CN113257811A - 半导体器件及其形成方法 - Google Patents

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吴俊廷
苏钦豪
王志彬
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例涉及半导体器件及其形成方法。半导体器件包括第一导电部件和第二导电部件。第一钝化层位于第一导电部件和第二导电部件之间。第二钝化层位于第一导电部件和第二导电部件之间并且在第一钝化层上方。第一钝化层接触第二钝化层的界面的最低部分位于第一导电部件的高度的40％以下或60％以上。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
接触件用于在半导体器件中的不同部件之中或之间建立电连接。例如，使用接触件来将一个金属层连接至另一金属层或另一器件层，否则诸如通过分离金属层的介电材料金属层彼此电隔离。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：第一导电部件；第二导电部件；第一钝化层，位于第一导电部件和第二导电部件之间；以及第二钝化层，位于第一导电部件和第二导电部件之间并且在第一钝化层上方，其中，第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下或60％以上。
根据本发明的另一个方面，提供了一种半导体器件，包括：第一导电部件；第二导电部件；第一钝化层，位于第一导电部件和第二导电部件之间；第二钝化层，位于第一导电部件和第二导电部件之间并且在第一钝化层上方；以及第三钝化层，位于第一导电部件和第二导电部件之间并且在第二钝化层上方，其中：第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下，以及第二钝化层与第三钝化层接触的界面的最低部分位于第一导电部件的高度的60％以上。
根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：形成导电层；去除导电层的部分以在由导电层形成的第一导电部件与由导电层形成的第二导电部件之间限定凹部；在第一导电部件和第二导电部件之间的凹部中形成第一钝化层；以及在第一导电部件和第二导电部件之间的凹部中并且在第一钝化层上方形成第二钝化层，其中，第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下或60％以上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图10是根据一些实施例的处于制造的各个阶段的半导体器件的图示。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
本文提供了一种用于制造半导体器件的技术。在一些实施例中，执行多阶段沉积工艺以形成介电阻挡结构，介电阻挡结构包括位于相邻导电部件之间的多个钝化层。导电部件中的金属收缩在导电部件之间的区域中引起拉伸应变。在一些实施例中，以这样的方式沉积钝化层，以便在钝化层之间提供没有位于拉应力最高的应力集中区域中的界面。已经发现，在一些实施例中，拉应力最大的应力集中区域对应于从导电部件的高度的约40％到导电部件的高度的约60％的延伸区域。在一些实施例中，钝化层之间的界面被定位成低于导电部件的高度的40％或高于60％。
转到图1，示出了根据一些实施例的在形成半导体器件100中使用的多个层。在半导体层105上方形成多个层。在一些实施例中，半导体层105是衬底的部分，包括外延层、单晶半导体材料(诸如但不限于Si、Ge、SiGe、InGaAs、GaAs、InSb、GaP、GaSb、InAlAs、GaSbP、GaAsSb和InP)、绝缘体上硅(SOI)结构、晶圆或由晶圆形成的管芯。在一些实施例中，半导体层105包括晶体硅。在一些实施例中，多个层包括器件层110、第一金属化层115和第二金属化层116。在一些实施例中，器件层110包括集成电路元件，例如FinFET晶体管2。在一些实施例中，器件层110包括未单独示出的其他电路元件，诸如平面晶体管、电容器、电阻器或其他合适的器件。在一些实施例中，第一金属化层115和第二金属化层116表示路由层(例如凸块下金属(UBM)层)，用于在位于第一金属化层115下方的半导体器件100的层与位于第一金属化层115上方的半导体器件100的层之间路由电信号。在一些实施例中，在器件层110和第一金属化层115之间形成一个或多个附加金属化层。因此，第一金属化层115可以是M1层(即，最靠近器件层110的第一金属化层)或Mx层，其中x是大于或等于2的整数。在一些实施例中，在第二金属化层116上方形成一个或多个附加金属化层。
在一些实施例中，通过使用图案化的硬掩模在半导体层105中蚀刻沟槽来在半导体层105中形成鳍4。因此，鳍4由半导体层105形成。在一些实施例中，例如在半导体层105上方形成(诸如生长)鳍4。通常，鳍4限定用于形成器件(诸如FinFET晶体管2)的有源区。在一些实施例中，在FinFET晶体管2附近形成诸如浅沟槽隔离(STI)的隔离结构6，以通过在半导体层105中形成凹部并用介电材料填充凹部来将FinFET晶体管2与相邻器件隔离。在一些实施例中，隔离结构6包括氧化硅或其他合适的材料。
在一些实施例中，在鳍4上方形成栅极结构8。根据一些实施例，通过形成包括在鳍4和隔离结构6上方的牺牲栅极介电层、牺牲多晶硅层和硬掩膜层的牺牲栅极结构来形成栅极结构8。在一些实施例中，执行图案化工艺以对与要形成的栅极结构的图案相对应的硬掩模层进行图案化，并且使用图案化的硬掩模层执行蚀刻工艺。蚀刻牺牲多晶硅层和牺牲栅极介质层，以限定牺牲栅极结构。在一些实施例中，硬掩模层的剩余部分在牺牲栅极结构上方形成覆盖层。在一些实施例中，牺牲栅极结构随后被包括栅极介电层和栅电极(未单独示出)的栅极结构8代替。
在一些实施例中，栅极介电层包括高k介电材料。如本文所用，术语“高k介电”是指具有大于或等于约3.9的介电常数k的材料，该介电常数是SiO2的k值。高k介电层的材料可以是任何合适的材料。高k介电层的材料的示例包括但不限于Al2O3、HfO2、ZrO2、La2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Al2OxNy、HfOxNy、ZrOxNy、La2OxNy、TiOxNy、SrTiOxNy、SrTiOxNy、SiNx、其硅酸盐及其合金。x的每个值独立地为0.5至3，并且y的每个值独立地为0至2。在一些实施例中，栅极介电层包括天然氧化物层，天然氧化物层包括通过暴露半导体器件100以氧化工艺流程的各个点导致在鳍4的裸露表面上形成的二氧化硅。在一些实施例中，在天然氧化物上方形成附加的介电材料层(例如二氧化硅、高k介电材料或其他合适的材料)以形成栅极介电层。
在一些实施例中，栅电极包括阻挡层、一个或多个功函数材料层、晶种层、金属填充层或其他合适的层。在一些实施例中，金属填充层包括钨(W)或其他合适的材料。在一些实施例中，通过原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)或其他合适工艺的至少一种来沉积替换栅极介电层和栅电极的一层或多层。
在一些实施例中，在栅极结构8附近形成侧壁间隔件10。在一些实施例中，通过在栅极结构8上沉积间隔件层并执行各向异性蚀刻工艺以去除间隔件层的水平部分来形成侧壁间隔件10。在一些实施例中，侧壁间隔件10包括氮化硅或其他合适的材料。
在一些实施例中，在形成栅极结构8之后，在鳍4中形成源极/漏极区12。例如，在一些实施例中，通过注入工艺掺杂鳍4的部分以形成源极/漏极区12在鳍4中，在一些实施例中，执行蚀刻工艺以使与侧壁间隔件10相邻的鳍4凹陷，并且执行外延生长工艺以形成源极/漏极区12。
在一些实施例中，器件层110包括第一介电层120。在一些实施例中，第一介电层120包括二氧化硅或低k材料。在一些实施例中，第一介电层120包括一层或多层低k介电材料。低k介电材料的k值(介电常数)低于3.9。一些低k介电材料的k值低于约3.5，并且可以具有低于约2.5的k值。在一些实施例中，用于第一介电层120的材料包括Si、O、C或H中的至少一种，例如SiCOH和SiOC，或其他合适的材料。诸如聚合物的有机材料可以用于第一介电层120。在一些实施例中，第一介电层120包括一层或多层含碳材料、有机硅酸盐玻璃、含致孔剂材料或它们的组合。在一些实施例中，第一介电层120包括氮。在一些实施例中，通过使用例如等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)或旋涂技术中的至少一种来形成第一介电层120。
在一些实施例中，在第一介电层120中形成栅极接触件122以接触栅极结构8或栅极结构8的栅电极。在一些实施例中，通过使用图案化蚀刻掩模来在第一介电层120中蚀刻凹部以暴露出栅极结构8并在凹部中形成导电材料，以形成栅极接触件122。在一些实施例中，导电材料包括钨、铝、铜、钴或其他合适的材料。在一些实施例中，栅极接触件122包括多个层，诸如阻挡层、晶种层和导电填充层。
在一些实施例中，第一金属化层115包括第二介电层125。在一些实施例中，第二介电层125包括二氧化硅或低k材料。在一些实施例中，第二介电层125包括一层或多层低k介电材料。在一些实施例中，用于第二介电层125的材料包括Si、O、C或H中的至少一种，例如SiCOH和SiOC，或其他合适的材料。诸如聚合物的有机材料可以用于第二介电层125。在一些实施例中，第二介电层125包括一层或多层含碳材料、有机硅酸盐玻璃、含致孔剂材料或它们的组合。在一些实施例中，第二介电层125包括氮。在一些实施例中，通过使用例如PECVD、LPCVD、ALCVD或旋涂技术中的至少一种来形成第二介电层125。在一些实施例中，第二介电层125包括与第一介电层120相同的材料组成。在一些实施例中，可以在第一介电层120和第二介电层125之间形成蚀刻停止层以在形成如下所述的导电部件130时提供蚀刻控制。在一些实施例中，选择第二介电层125的材料组成以具有相对于第一介电层120不同的蚀刻选择性。在一些这样的实施例中，第二介电层125可以直接接触第一介电层120。
在一些实施例中，第一导电部件130位于与栅极接触122接触的第二介电层125中。在一些实施例中，第一导电部件130包括金属。在一些实施例中，金属包括钨、铝、铜、钴或其他合适的材料。在一些实施例中，第一导电部件130包括硅化物材料。在一些实施例中，第一导电部件130包括多个层，诸如阻挡层、晶种层和导电填充层。在一些实施例中，第一导电部件130包括线部件，线特征在水平面中具有宽度(在页面上向左和向右延伸)和大于宽度的轴向长度(向页面内延伸和向页面外延伸)。在一些实施例中，第一导电部件130包括通孔部件，通孔部件在水平平面中具有小于约5的宽度与长度之比。在一些实施例中，通过使用镶嵌工艺来形成第一导电部件130，镶嵌工艺通过使用图案化的蚀刻掩模以在第二介电层125中蚀刻凹部并用第一导电部件130的材料填充凹部。在一些实施例中，第一导电部件130的材料过度填充凹部，并执行平坦化工艺以去除凹部外的部分。在一些实施例中，平坦化工艺包括化学机械平坦化(CMP)工艺。
在一些实施例中，第二金属化层116包括第三介电层126。在一些实施例中，第三介电层126包括二氧化硅或低k材料。在一些实施例中，第三介电层126包括一层或多层低k介电材料。在一些实施例中，用于第三介电层126的材料包括Si、O、C或H中的至少一种，例如SiCOH和SiOC，或其他合适的材料。诸如聚合物的有机材料可以用于第三介电层126。在一些实施例中，第三介电层126包括一层或多层含碳材料、有机硅酸盐玻璃、含致孔剂材料或它们的组合。在一些实施例中，第三介电层126包括氮。在一些实施例中，通过使用例如PECVD、LPCVD、ALCVD或旋涂技术中的至少一种来形成第三介电层126。在一些实施例中，第三介电层126包括与第一介电层120或第二介电层125中的至少一个相同的材料组成。在一些实施例中，蚀刻停止层可以形成在第二介电层125和第二介电层125之间，以在形成如下所描述的导电部件131时提供蚀刻控制。在一些实施例中，选择第三介电层126的材料组成以具有相对于第二介电层125不同的蚀刻选择性。在一些这样的实施例中，第三介电层126可以直接接触第二介电层125。
在一些实施例中，第二导电部件131位于与第一导电部件130接触的第三介电层126中。在一些实施例中，第二导电部件131包括金属。在一些实施例中，金属包括钨、铝、铜、钴或其他合适的材料。在一些实施例中，第二导电部件131包括硅化物材料。在一些实施例中，第二导电部件131包括与第一导电部件130相同的材料组成。在一些实施例中，第二导电部件131包括多层，例如阻挡层、晶种层和导电填充层。在一些实施例中，第二导电部件131包括线部件，线特征在水平面中具有宽度(在页面上左右延伸)和大于宽度的轴向长度(向页面内和页面外延伸)。在一些实施例中，第二导电部件131包括通孔部件，通孔部件在水平面中的宽度与长度之比小于约5。在一些实施例中，通过使用镶嵌工艺来形成第二导电部件131，镶嵌工艺通过使用图案化的蚀刻掩模以在第三介电层126中蚀刻凹部并用第二导电部件131的材料填充凹部。在一些实施例中，第二导电部件131的材料过填充凹部，并且执行平坦化工艺以去除凹部外的部分。在一些实施例中，平坦化工艺包括化学机械平坦化(CMP)工艺。
参考图2，根据一些实施例，在第三介电层126和第二导电部件131上方形成胶层140，在胶层140上方形成导电层145，并且在导电层145上方形成硬掩模层150。在一些实施例中，胶层140包括TaO、TiO、TiN或其他合适的材料。在一些实施例中，通过CVD、LPCVD、PECVD、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、ALD、PVD、脉冲激光沉积、溅射、蒸发沉积、气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)或其他合适的技术中的至少一种形成胶层140。在一些实施例中，导电层145包括钨、铝或其他合适的材料。在一些实施例中，导电层145被形成为具有大于或等于20千埃的高度146。在一些实施例中，第一导电部件130或第二导电部件131中的至少一个的高度148与导电层145的高度146之间的比率在约5,000埃与约10,000埃之间或在约7,000埃与约8500埃之间。在一些实施例中，通过CVD、ALD、PVD、脉冲激光沉积、溅射、蒸发沉积、电镀、化学镀或其他合适的技术中的至少一种形成导电层145。在一些实施例中，硬掩模层150包括氮化硅或其他合适的材料。
参考图3，根据一些实施例，对硬掩模层150和导电层145进行图案化。在一些实施例中，通过图案化从导电层145限定导电部件145A、145B、145C。在一些实施例中，导电部件145A、145B、145C包括线部件。在一些实施例中，线部件具有向图3的图示中页面内延伸的轴向长度。在一些实施例中，由于导电层145的图案化，在导电部件145A、145B、145C之间限定了凹部147。在一些实施例中，导电部件145A、145B、145C中的至少一个覆盖第二导电部件131。
在一些实施例中，使用通过形成一层或多层光刻堆叠件的减性蚀刻工艺或其他合适的蚀刻工艺来图案化硬掩模层150和导电层145。在形成光刻堆叠件的一些实施例中，光刻堆叠件包括在硬掩模层150上方形成的底部抗反射涂层(BARC)。在一些实施例中，BARC层是使用旋涂工艺施加的聚合物层。在一些实施例中，光刻堆叠件包括形成在BARC层上方的有机平坦化层(OPL)。在一些实施例中，OPL层包括使用旋涂工艺施加的光敏有机聚合物。在一些实施例中，OPL层包括介电层。在一些实施例中，光刻堆叠件包括在OPL层上方的光刻胶层。在一些实施例中，光刻胶层包括电磁辐射敏感材料，并且光刻胶层的性质(诸如溶解度)受电磁辐射影响。光刻胶层是负光刻胶或正光刻胶。在一些实施例中，还对OPL层的部分进行电磁辐射，电磁辐射使光刻胶层图案化以改变OPL层的被辐射部分相对于未被辐射部分的蚀刻选择性。在一些实施例中，使用辐射源和掩模版来曝光光刻胶层以在光刻胶层中限定图案。在一些实施例中，去除光刻胶层的部分以限定图案化的光刻胶层。在一些实施例中，使用图案化的光刻胶层作为模板来蚀刻下面的OPL层和BARC层，以在硬掩模层150上形成图案化的掩模，并且执行蚀刻工艺以图案化硬掩模层150。然后，去除光刻堆叠件，并且使用图案化的硬掩模层150执行蚀刻工艺以蚀刻导电层145以限定导电部件145A、145B、145C。
在一些实施例中，通过用于蚀刻导电层145的蚀刻工艺或通过另一后续蚀刻工艺来蚀刻胶层140，以暴露第三介电层126的顶面。在一些实施例中，胶层140未被蚀刻或仅被部分蚀刻并且第三介电层126的顶面未被暴露。
参考图4，根据一些实施例，去除硬掩模层150，在导电部件145A、145B、145C上形成包封层153，并且在包封层153上形成第一钝化层155A。实施例。在一些实施例中，包封层153和第一钝化层155A形成在限定在各个导电部件145A、145B、145C之间的凹部147内。在一些实施例中，包封层153是导电部件145A、145B、145C的相邻侧壁表面。在一些实施例中，形成包封层153，使得第一钝化层155A的侧壁位于凹部147内，通过包封层153与导电部件145A、145B、145C的侧壁间隔开。在一些实施例中，封装形成层153，使得位于凹部147内的第一钝化层155A的底表面通过包封层153与第三介电层126的顶面间隔开。在一些实施例中，包封层153包括SiN、TaN、TiN或其他合适的材料。在一些实施例中，通过CVD、ALD、PVD、脉冲激光沉积、溅射、蒸发沉积、电镀、化学镀或其他合适的技术中的至少一种来形成包封层153。在一些实施例中，包封层153的厚度在约1nm与5nm之间。
在一些实施例中，省略包封层153。在一些实施例中，在形成包封层153之后并且在形成第一钝化层155A之前执行蚀刻工艺。例如，在一些实施例中，在形成第一钝化层155A之前去除与胶层140相邻的包封层153的水平表面，并且形成第一钝化层155A以接触第三介电层126的顶面。在一些实施例中，在形成包封层153或第一钝化层155A之前不去除硬掩模层150，并且因此，导电部件145A、145B、145C的顶面通过硬掩模层150与衬底的底表面间隔开。
在一些实施例中，第一钝化层155A包括二氧化硅。在一些实施例中，使用高密度等离子体(HDP)工艺形成第一钝化层155A。在一些实施例中，HDP工艺使用包括硅烷(SiH4)、氧气和氩气的前体气体。在一些实施例中，HDP工艺包括沉积部件和溅射部件，在沉积部件中材料形成在半导体器件的表面上，在溅射部件中沉积材料被去除或重新定位。在一些实施例中，溅射部件从凹部147的上侧壁去除材料，并且将材料重新沉积在凹部147的下部区域中。在一些实施例中，沉积与溅射的比率取决于在沉积期间采用的气体比率。在一些实施例中，氩气和氧气充当溅射源。在一些实施例中，基于凹部147的纵横比来确定气体比率的特定值。在一些实施例中，HDP工艺在约350-450℃的温度下执行。
图4包括拉应力曲线160，拉应力曲线160示出了由于在半导体器件100的制造或操作期间由于温度变化而导致的导电部件145A、145B、145C的收缩而导致的沿X方向162的应力。在一些实施例中，导电部件145A、145B、145C的热膨胀系数大于第一钝化层155A的热膨胀系数。在一些实施例中，当导电部件145A、145B、145C相对于相邻材料收缩时，在X、Y和Z方向上产生拉应力。如图4所示，X方向162为水平方向，Y方向为垂直方向，Z方向为向页面内的方向。在一些实施例中，导电部件145A和导电部件145B沿相反方向产生拉应力，如图4中的箭头所示。类似地，导电部件145B和导电部件145C沿相反方向产生拉应力，如图4中的箭头所示。结果，施加在导电部件145A、145B、145C之间的区域上的在X方向162上的拉应力是累加的。通常，Y和Z方向的拉应力不是累加的。
根据一些实施例，X方向上的拉应力从角度从关联的导电部件145A、145B、145C的中心点165开始随以下关系而变化：
σ(Θ)＝σ·cos(Θ)。
随着角度的增加，X方向的拉应力减小。当Θ为零时，表示在中心点165的高度上处X方向上的拉应力为最大值。应力集中区域170定义在导电部件145A、145B、145C的高度的约40％到60％之间。
参考图5，根据一些实施例，在第一钝化层155A上方形成第二钝化层155B。在一些实施例中，第二钝化层155B是与第一钝化层155A相同的材料。在一些实施例中，第二钝化层155B是与第一钝化层155A不同的材料。在一些实施例中，第二钝化层155B和第一钝化层155A包括二氧化硅。
在一些实施例中，用于形成第二钝化层155B的HDP工艺的沉积参数与用于形成第一钝化层155A的沉积参数相同。在一些实施例中，修改用于形成第二钝化层155B的HDP工艺的沉积参数以改变沉积与溅射的比率。在一些实施例中，第二钝化层155B的厚度大于第一钝化层155A的厚度。在一些实施例中，相对于形成第一钝化层155A期间的HDP工艺的沉积时间，增加了形成第二钝化层155B期间的HDP工艺的沉积时间，以提供增加的第二钝化层的厚度155B。
如图5所示，根据一些实施例，在第一钝化层155A和第二钝化层155B之间限定了第一界面175。在一些实施例中，第一界面175位于导电部件145A、145B、145C之间的区域中，并且大致平行于半导体层105的上表面。在一些实施例中，第一界面175表示位于导电部件145A、145B、145C之间的第一钝化层155A和第二钝化层155B之间的界面的最低部分。在一些实施例中，第一界面175位于应力集中区域170的外部。在一些实施例中，第一界面175位于的高度小于导电部件145A、145B、145C的高度177的40％。举例来说，在导电部件145A、145B、145C的高度177为约30千埃的实施例中，从胶层140的顶面到第一钝化层155A和第二钝化层155B之间的第一界面175的最低部分位置的第一钝化层155A的高度174可以是约10千埃，因此，第一界面175的最低部分被定位在导电部件145A、145B，145C的高度177的约33％的高度。在一些实施例中，导电部件145A、145B、145C的高度177为至少20千埃。
参照图6，根据一些实施例，在第二钝化层155B上形成第三钝化层155C。在一些实施例中，第三钝化层155C是与第二钝化层155B相同的材料。在一些实施例中，第三钝化层155C是与第一钝化层155A相同的材料。在一些实施例中，第三钝化层155C是与第二钝化层155B或第一钝化层155A中的至少一个不同的材料。在一些实施例中，第一钝化层155A、第二钝化层155B和第三钝化层155C包括二氧化硅。
在一些实施例中，用于形成第三钝化层155C的沉积参数与用于形成第二钝化层155B的沉积参数相同。在一些实施例中，修改用于形成第三钝化层155C的沉积参数以改变沉积与溅的射比率。在一些实施例中，第三钝化层155C的厚度大于第二钝化层155B的厚度。在一些实施例中，HDP工艺的沉积时间相对于第二钝化层155B的形成期间的HDP工艺的沉积时间增加，以提供增加的第三钝化层155C的厚度。
如图6所示，根据一些实施例，在第二钝化层155B和第三钝化层155C之间限定了第二界面180。在一些实施例中，第二界面180位于导电部件145A、145B、145C之间的区域中，并且通常平行于半导体层105的上表面。在一些实施例中，第二界面180表示半导体层105的最低部分。第二钝化层155B与位于导电部件145A、145B、145C之间的第三钝化层155C之间的界面。在一些实施例中，第二界面180位于应力集中区域170的外部。在一些实施例中，第二界面180位于大于导电部件145A、145B、145C的高度的60％的高度。举例来说，在导电部件145A、145B、145C的高度177为约30千埃、并且第一钝化层155A的高度174从胶层140的顶面到最低部分第一钝化层155A与第二钝化层155B之间的第一界面175的位置约为10千埃的实施例中，从第一钝化层155A与第二钝化层155A之间的第一界面175的最低部分到第二钝化层155B与第三钝化层155C之间的第二界面180的最低部分的第二钝化层155B的高度178可为约10-15千埃。因此，在这样的示例中，第二界面180的最低部分位于导电部件145A、145B、145C的高度177的约66％至约83％的高度处。
根据一些实施例，在应力集中区域170外部提供第一界面175和第二界面180减轻了在导电部件145A、145B、145C之间的钝化层155A、155B、155C、155D中应力裂纹的形成。在一些实施例中，采用不同数量的钝化层155A、155B、155C、155D。在一些实施例中，钝化层155A、155B、155C、155D或附加的钝化层(如果存在)之间的界面的最低部分不位于应力集中区域170中。
参考图7，根据一些实施例，在第三钝化层155C上形成第四钝化层155D。在一些实施例中，第四钝化层155D是与第一钝化层155A、第二钝化层155B或第三钝化层155C中的至少一个相同的材料。在一些实施例中，第四钝化层155D是与第一钝化层155A、第二钝化层155B或第三钝化层155C中的至少一个不同的材料。在一些实施例中，第一钝化层155A、第二钝化层155B、第三钝化层155C和第四钝化层155D包括二氧化硅。
在一些实施例中，用于形成第四钝化层155D的沉积参数与用于形成第三钝化层155C的沉积参数相同。在一些实施例中，相对于用于形成第三钝化层155C的沉积参数来修改用于形成第四钝化层155D的沉积参数，以改变沉积与溅的射比率。在一些实施例中，第四钝化层155D的厚度不同于第三钝化层155C的厚度。在一些实施例中，HDP工艺的沉积时间相对于在第三钝化层155C的形成期间的HDP工艺的沉积时间增加，以相对于第三钝化155C的厚度提供第四钝化层155D的增加的厚度层。
如图7所示，根据一些实施例，在第三钝化层155C和第四钝化层155D之间限定了第三界面185。在一些实施例中，第三界面185位于导电部件145A、145B、145C之间的区域中，并且大致平行于半导体层105的上表面。在一些实施例中，第三界面185表示位于导电部件145A、145B和145C之间的第三钝化层155C和第四钝化层155D之间的界面的最低部分。在一些实施例中，第三界面185位于应力集中区域170的外部。在一些实施例中，第三界面185位于导电部件145A、145B、145C的顶面处或上方。在一些实施例中，第三界面185位于导电部件145A、145B、145C的顶面下方。
参考图8，根据一些实施例，在第四钝化层155D上方形成氮化物层200。在一些实施例中，用于氮化物层200的材料包括氮化硅(SIN)或氮氧化硅(SION)中的至少一种。在一些实施例中，通过使用例如PECVD、LPCVD、ALCVD或旋涂技术中的至少一种来形成氮化物层200。在一些实施例中，氮化物层200中的至少一种防止或减少集成电路元件对湿气的暴露，防止或减少对集成电路元件的机械损坏，或者防止或减少对集成电路元件的辐射损坏。
如图8所示，根据一些实施例，在第四钝化层155D和氮化物层200之间限定了第四界面190。在一些实施例中，第四界面190位于导电部件145A、145B、145C之间的区域中，并且大致平行于半导体层105的上表面。在一些实施例中，第四界面190表示位于导电部件145A、145B和145C之间的第四钝化层155D与氮化物层200之间的界面的最低部分。在一些实施例中，第四界面190位于应力集中区域170的外部。在一些实施例中，第四界面190位于导电部件145A、145B、145C的顶面处或上方。在一些实施例中，第四界面190位于导电部件145A、145B、145C的顶面下方。
参考图9，根据一些实施例，执行光刻和蚀刻以去除氮化物层200的部分、第四钝化层155D的部分、第三钝化层155C的部分、第二钝化层155B的部分，第一钝化层155A的部分和包封层153的部分以限定凹部206，凸块下金属(UBM)层205形成在凹部206中和氮化物层200上方。在一些实施例中，导电部件145A的顶面通过凹部206暴露。在一些实施例中，UBM层205接触导电部件145A。在一些实施例中，UBM层205包括多层导电材料，例如钛层、铜层或镍层中的至少一层。在一些实施例中，UBM层205的至少一层是使用镀工艺(例如电化学镀)形成的，但是根据形成材料的不同，可以使用其他形成工艺，例如溅射、蒸发或化学镀工艺。
参考图10，根据一些实施例，在UBM层205上方形成导电柱210。在一些实施例中，通过蒸发、电镀或丝网印刷将导电材料沉积在凹部206中，以在UBM层205上方形成导电柱210。在一些实施例中，导电材料包括多种金属或金属合金中的任何一种。在一些实施例中，通过蚀刻UBM层205的暴露部分以暴露氮化物层200的蚀刻工艺去除UBM层205的未被导电柱210覆盖的部分。在一些实施例中，在导电柱210下方的UBM层205的其余部分邻近于限定凹部206的氮化物层200、第四钝化层155D、第三钝化层155C、第二钝化层155B、第一钝化层155A和包封层153的侧壁设置。在一些实施例中，UBM层205设置在氮化物层200的顶面与导电柱210之间。在一些实施例中，导电柱210是铜柱。在一些实施例中，导电柱210是焊料柱，其中通过加热回流焊料以形成焊料凸块。
在一些实施例中，导电部件145A、145B、145C中的金属收缩引起导电部件之间的应力集中区域170中的拉应力。在一些实施例中，以这样的方式沉积钝化层155A、155B、155C、155D，以便钝化层155A、155B、155C、155D之间提供的界面175、180、185没有位于拉应力最高的应力集中区域170中。已经发现，在一些实施例中，拉应力最大的应力集中区域170对应于从导电部件145A、145B、145C的高度的约40％延伸至导电部件的高度的约60％的区域。导电部件145A、145B、145C。在一些实施例中，钝化层155A、155B、155C、155D之间的界面175、180、185被定位成低于导电部件145A、145B、145C的高度的40％或高于60％。
在一些实施例中，半导体器件包括第一导电部件和第二导电部件。第一钝化层位于第一导电部件和第二导电部件之间。第二钝化层位于第一导电部件和第二导电部件之间并且在第一钝化层上方。第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下或60％以上。
在一些实施例中，半导体器件包括在第一导电部件和第二导电部件上方的包封层。第一钝化层位于包封层上方。
在一些实施例中，半导体器件包括在第二钝化层上方的氮化物层和延伸穿过氮化物层的凸块下金属(UBM)层。
在一些实施例中，半导体器件包括与第二钝化层的侧壁接触的凸块下金属(UBM)层。
在一些实施例中，半导体器件包括凸块下金属(UBM)层，凸块下金属层延伸穿过第二钝化层和第一钝化层并且与第一导电部件或第二导电部件中的至少一个接触。
在一些实施例中，第一钝化层和第二钝化层具有相同的材料组成。
在一些实施例中，半导体器件包括第一导电部件和第二导电部件。第一钝化层位于第一导电部件和第二导电部件之间。第二钝化层位于第一导电部件和第二导电部件之间并且在第一钝化层上方。第三钝化层位于第一导电部件和第二导电部件之间并且在第二钝化层上方。第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下。第二钝化层与第三钝化层接触的界面的最低部分位于第一导电部件的高度的60％以上。
在一些实施例中，第一钝化层、第二钝化层和第三钝化层包括相同的材料组成。
在一些实施例中，第一钝化层，第二钝化层和第三钝化层包括二氧化硅。
在一些实施例中，半导体器件包括在第一导电部件和第二导电部件上方的包封层。第一钝化层位于包封层上方。
在一些实施例中，半导体器件包括在第三钝化层上方的氮化物层和延伸穿过氮化物层、第三钝化层、第二钝化层和第一钝化层的凸块下金属层(UBM)，以接触第一导电部件或第二导电部件中的至少一个。
在一些实施例中，半导体器件包括在第三钝化层上方的第四钝化层。
在一些实施例中，半导体器件包括在第三钝化层上方的氮化物层。
在一些实施例中，第一导电部件和第二导电部件包括金属。
在一些实施例中，形成半导体器件的方法包括：形成导电层；去除导电层的部分以在由导电层形成的第一导电部件与由导电层形成的第二导电部件之间限定凹部。在第一导电部件和第二导电部件之间的凹部中形成第一钝化层。在第一导电部件和第二导电部件之间的凹部中并且在第一钝化层上方形成第二钝化层。第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下或60％以上。
在一些实施例中，形成第一钝化层或形成第二钝化层中的至少一个包括执行高密度等离子体沉积工艺。
在一些实施例中，形成半导体器件的方法包括：在第一导电部件和第二导电部件之间的凹部中并且在第二钝化层上方形成第三钝化层。第一钝化层与第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下。第二钝化层与第三钝化层接触的界面的最低部分位于第一导电部件的高度的60％以上。
在一些实施例中，形成半导体器件的方法包括：在第一导电部件和第二导电部件上方形成包封层。第一钝化层位于包封层上方。
在一些实施例中，形成半导体器件的方法包括：蚀刻第二钝化层和第一钝化层以限定第二凹部；在第二凹部中形成凸块下金属(UBM)层。
在一些实施例中，第一钝化层和第二钝化层包括相同的材料组成。
前述内容概述了几个实施例的特征，使得本领域普通技术人员可以更好地理解本公开的各个方面。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现本文所述的各种实施例的相同目的和/或实现相同的优点。本领域普通技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本发明的精神和范围的情况下，它们可以在本文中进行各种改变，替换和变更。披露。
尽管已经用特定于结构特征或方法动作的语言描述了主题，但是应该理解，所附权利要求的主题不必限于上述特定特征或动作。而是，上述特定特征和动作被公开为实现至少一些实施例的示例形式。
本文提供了实施例的各种操作。描述某些或所有操作的顺序不应解释为暗示这些操作必定与顺序有关。受益于该描述，将意识到替代的排序。此外，将理解，并非所有操作都必须存在于本文提供的每个实施例中。而且，将理解，在一些实施例中并非所有操作都是必需的。
应当理解，例如出于简化和易于理解的目的，以具有相对于彼此的特定尺寸(诸如结构尺寸或方向)示出了本文所描绘的层、部件、元件等，在一些实施例中，它们实际尺寸上与本文所示的大体上不同。另外，存在用于形成本文提及的层、区域、部件、元件等的多种技术，例如蚀刻技术、平坦化技术、注入技术、掺杂技术，旋涂技术、溅射技术、生长技术或沉积技术(诸如CVD)中的至少一种。
此外，“示例性”在本文中用来表示用作示例、实例、说明等，并且不一定是有利的。如在本申请中使用的，“或”旨在表示包括性的“或”而不是排他性的“或”。另外，在本申请和本公开中使用的“一种”通常被解释为意指“一个或多个”，除非另有说明或从上下文中清楚地指向单数形式。而且，A和B等中的至少一个通常表示A或B、或者A和B两者。此外，在一定程度上，使用的“包括”、“具有”，“有”或其变体意为包括性的，类似于属于“包含”。除非另有说明，否则“第一”、“第二”等并非暗示时间方面、空间方面和顺序等。相反，这些术语仅用作部件、元件、项等的标识符、名称等。例如，第一元件和第二元件通常对应于元件A和元件B或两个不同的元件或两个一致的元件或相同元件。
此外，尽管已经相对于一个或多个实施例示出和描述了本公开，但是基于对本说明书和附图的阅读和理解，本领域普通技术人员将想到等同的变更和修改。本公开包括所有这样的修改和变更，并且仅由部件的范围限制。特别是关于上述组件(例如，元件、资源等)执行的各种功能，除非另有说明，用于描述此类组件的术语旨在与执行组件指定功能的任何组件相对应。所描述的组件(例如，在功能上等效)，即使在结构上不等同于所公开的结构。另外，尽管本公开的特定部件可能已经关于几个实施方式中的仅一个实施方式被公开，但是根据任何给定的或特定的应用可能期望和有利的，这种部件可以与其他实施方式的一个或多个其他部件组合。

Claims (10)

1.一种半导体器件，包括：
第一导电部件；
第二导电部件；
第一钝化层，位于所述第一导电部件和所述第二导电部件之间；以及
第二钝化层，位于所述第一导电部件和所述第二导电部件之间并且在所述第一钝化层上方，其中，所述第一钝化层与所述第二钝化层接触的界面的最低部分位于所述第一导电部件的高度的40％以下或60％以上。
2.根据权利要求1所述的半导体器件，包括：
包封层，在所述第一导电部件和所述第二导电部件上方，其中，所述第一钝化层位于所述包封层上方。
3.根据权利要求1所述的半导体器件，包括：
氮化物层，在所述第二钝化层上方；以及
凸块下金属层，延伸穿过所述氮化物层。
4.根据权利要求1所述的半导体器件，包括：
凸块下金属层，与所述第二钝化层的侧壁接触。
5.根据权利要求1所述的半导体器件，包括：
凸块下金属层，延伸穿过所述第二钝化层和所述第一钝化层并且与所述第一导电部件或所述第二导电部件中的至少一个接触。
6.根据权利要求1所述的半导体器件，其中，所述第一钝化层和所述第二钝化层具有相同的材料组成。
7.一种半导体器件，包括：
第一导电部件；
第二导电部件；
第一钝化层，位于所述第一导电部件和所述第二导电部件之间；
第二钝化层，位于所述第一导电部件和所述第二导电部件之间并且在所述第一钝化层上方；以及
第三钝化层，位于所述第一导电部件和所述第二导电部件之间并且在所述第二钝化层上方，其中：
所述第一钝化层与所述第二钝化层接触的界面的最低部分位于所述第一导电部件的高度的40％以下，以及
所述第二钝化层与所述第三钝化层接触的界面的最低部分位于所述第一导电部件的高度的60％以上。
8.根据权利要求7所述的半导体器件，其中，所述第一钝化层、所述第二钝化层和所述第三钝化层包括相同的材料组成。
9.根据权利要求7所述的半导体器件，其中，所述第一钝化层、所述第二钝化层和所述第三钝化层包括二氧化硅。
10.一种形成半导体器件的方法，包括：
形成导电层；
去除所述导电层的部分以在由所述导电层形成的第一导电部件与由所述导电层形成的第二导电部件之间限定凹部；
在所述第一导电部件和所述第二导电部件之间的所述凹部中形成第一钝化层；以及
在所述第一导电部件和所述第二导电部件之间的所述凹部中并且在所述第一钝化层上方形成第二钝化层，其中，所述第一钝化层与所述第二钝化层接触的界面的最低部分位于第一导电部件的高度的40％以下或60％以上。
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