TW202312269A - 用於半導體元件製造的積體電路圖案化的方法 - Google Patents

用於半導體元件製造的積體電路圖案化的方法 Download PDF

Info

Publication number
TW202312269A
TW202312269A TW110147775A TW110147775A TW202312269A TW 202312269 A TW202312269 A TW 202312269A TW 110147775 A TW110147775 A TW 110147775A TW 110147775 A TW110147775 A TW 110147775A TW 202312269 A TW202312269 A TW 202312269A
Authority
TW
Taiwan
Prior art keywords
layer
substrate
etching
semiconductor substrate
plasma
Prior art date
Application number
TW110147775A
Other languages
English (en)
Inventor
何韋德
唐沛陞
吳漢威
龍元祥
林華泰
王辰戎
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202312269A publication Critical patent/TW202312269A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

在對積體電路進行圖案化的方法中，當設置於測試基板上的具有已知厚度的測試層經歷傾斜角度電漿蝕刻時，接收測試層厚度變化數據。確定由傾斜角度電漿蝕刻引起的每個基板位置的重疊偏移數據。基於接收到的厚度變化數據確定重疊偏移數據。重疊偏移數據與半導體基板上的第一層的第一電路圖案與設置於基板上的第一層上的第二層的對應的第二電路圖案之間的重疊相關聯。在微影操作的期間，基於重疊偏移數據調整基板的位置，以在第二層上圖案化抗蝕劑層。第二層基於遮罩的投影佈局圖案並使用傾斜角電漿蝕刻來圖案化。

Description

蝕刻監測與進行
在積體電路(IC)設計的期間，在基板上生成用於IC處理的不同步驟的多個IC佈局圖案。佈局圖案包含對應於要在基板上製造的結構的幾何形狀。幾何形狀可以藉由電漿蝕刻來產生，例如藉由使用電漿束的電漿蝕刻基板上的頂層以產生形狀。此外，可以藉由傾斜角電漿蝕刻來微調形狀。因此，需要控制蝕刻位置以在基板上的頂層產生圖案的精確形狀與位置。
以下揭露提供用於實施本揭露之一些實施方式或實例之不同特徵。下文描述組件及配置之特定實例以簡化本揭露之一些實施方式。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括附加特徵可形成在第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露之一些實施方式在各種實例中可重複參考符號及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施方式及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在……之下」、「在……下方」、「下面的」、「在……上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之（諸等）元件或（諸等）特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位（經90度旋轉或在其它方位）且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。除非另有明確說明，假定具有相同圖式符號的每個元件具有相同的材料成分並且具有在相同厚度範圍間的厚度。
在電漿蝕刻製程中，將一種或多種蝕刻氣體提供給電漿蝕刻器，例如電漿蝕刻裝置。蝕刻氣體在電漿蝕刻器內被轉化為電漿，並且轉化的電漿作為電漿束被引導到用於電漿蝕刻的基板。在一些實施方式中，基於進入電漿蝕刻器的蝕刻氣體的流速來確定，例如計算或調整電漿束的強度。因此，藉由調節進入電漿蝕刻器的蝕刻氣體的流量，以控制電漿束的強度。
在一些實施方式中，電漿蝕刻器包含蝕刻控制電路，並且蝕刻控制電路向電漿束施加電場或施加磁場，以對電漿束產生傾斜角，因此電漿蝕刻器可以產生傾斜角電漿蝕刻。當電漿束遠離電漿蝕刻器的電漿束產生器時，包括帶電粒子（例如帶電離子）的電漿束經歷更大的發散。在一些實施方式中，電漿束的發散對於具有傾斜角的電漿束更深，因為發散可能取決於電漿束產生器與正被蝕刻的基板的位置之間的距離。因此，在傾斜角電漿蝕刻的期間，與基板上更靠近電漿束產生器的位置相比，基板上遠離電漿束產生器的蝕刻位置接收更發散的電漿束。因此，由電漿束引起的蝕刻速率可能取決於基板的蝕刻位置與電漿束產生器之間的距離。在一些實施方式中，與靠近電漿束產生器的基板的蝕刻位置相比，遠離電漿束產生器的基板的蝕刻位置經歷較低的蝕刻速率，因此產生非均勻的蝕刻速度。
在一些實施方式中，在設置於下層上的上層的不同蝕刻位置產生不同的蝕刻速率導致上層的電路圖案與下層的電路圖案之間的重疊測量偏移（即，測量誤差）。在微影及/或蝕刻操作的期間，產生上層的電路圖案以及在微影及/或蝕刻的期間基於重疊偏移數據(overlay offset data)移動基板時，非常需要考慮非均勻蝕刻的影響。如上所述，重疊偏移誤差可能至少部分是由非均勻的蝕刻速率引起的。在一些實施方式中，均勻的氧化物的第一層，例如氧化矽，或是均勻的半導體的第一層，例如矽層，設置於基板上。基板上的第一層被電漿蝕刻器蝕刻。在膜厚度測量操作中測量第一層的剩餘部分，且確定剩餘的第一層的厚度。基於剩餘的第一層的確定的厚度，非均勻蝕刻速率被確定（例如，計算）。在一些實施方式中，第一層是具有已知厚度的非均勻測試層。
第1A圖與第1B圖繪示根據本揭露之一些實施方式之用於圖案化與蝕刻半導體元件的製程100與微影系統150的示意圖。第1A圖繪示藉由保護層設置器104在基底基板102上設置保護層，以產生基板112。在一些實施方式中，在基底基板102上形成待圖案化或蝕刻的目標層，且形成保護層於目標層上。在一些實施方式中，保護層為軟遮罩(soft mask)，例如光阻層(photoresist layer)，藉由抗蝕劑(resist)塗佈機進行塗覆。在一些實施方式中，保護層非由光阻材料製成，而是由所用材料的硬遮罩層製成，在半導體製程中作為蝕刻遮罩且藉由化學氣相沉積 (CVD)沉積的硬遮罩層。在一些實施方式中，用於電漿蝕刻製程的硬遮罩是絕緣材料，例如氧化矽、氮化矽、SiON、碳化矽(SiC)、五氧化二鉭(Ta 2O 5)、氧化鋁或氮化鋁(AlN)。在一些其他的實施方式中，硬遮罩由非晶矽、多晶矽、氮化鈦或任何其他導電材料製成。在一些實施方式中，軟遮罩或硬遮罩由晶圓圖案化模組106圖案化，並且軟遮罩或硬遮罩的部分被移除，以在軟遮罩或硬遮罩中產生圖案。因此，晶圓圖案化模組106產生圖案遮罩基板114。圖案遮罩基板114由乾式蝕刻器108（例如電漿蝕刻器）蝕刻，並且軟遮罩或硬遮罩的移除部分下方的層被蝕刻，而軟遮罩或硬遮罩的剩餘部分用於防止蝕刻。乾式蝕刻器108產生蝕刻基板116。製程100在關於第2A圖、第2B圖、第2C圖與第2D圖中更詳細地描述。
第1B圖繪示用於在晶圓上產生抗蝕劑圖案的微影系統150的示意圖。微影系統150繪示用圖案化束31（例如紫外(ultraviolet；UV)光或極紫外(extreme ultraviolet；EUV)光）對基板112的曝光。微影系統150可以包含晶圓移動裝置，例如，載物台160、步進機、掃描儀、步進掃描系統、直接寫入系統、使用接觸及/或接近遮罩的裝置等，提供有一個或多個光學元件205a、光學元件205b，例如，用輻射束（例如UV輻射束或EUV輻射束）照射圖案化光學元件，前述的光學元件例如遮罩(reticle)，前述的遮罩例如具有輻射束29的反射遮罩205。圖案化光學元件的照射可以產生圖案化束31，以及用於將圖案化束31投影到基板112上的光學系統的一個或多個縮小投影光學元件205d、縮小投影光學元件205e。載物台控制器170可以耦合至晶圓移動裝置（例如載物台160），用於在基板112與圖案化光學元件（例如反射遮罩205）之間產生受控的相對運動。藉由受控的相對運動，基板112的不同晶粒被圖案化。
如進一步繪示，第1B圖的微影系統150包含輻射源101以產生輻射束29，輻射束29用於照射基板112的頂部上的抗蝕劑層。在一些實施方式中，因為氣體分子吸收EUV光，當輻射源101是EUV輻射源時，微影系統150在操作時保持在真空環境下，以避免EUV強度損失。此外，微影系統150包含輻射控制器430，以控制輻射束29的強度。在一些實施方式中，輻射控制器430藉由調整微影操作的投影時間來調整輻射，以圖案化抗蝕劑層並提供閾值內的臨界尺寸(critical dimension；CD)均勻性(CD uniformity；CDU)，例如，對於5奈米臨界尺寸，臨界尺寸均勻性在1-2%的均勻性之間。
在一些實施方式中，在微影操作之前及/或之後進行的其他製程，可能會在基板112的頂部上的軟遮罩或硬遮罩層中產生的電路圖案與在軟遮罩或硬遮罩層下方的其他層中已經設置的其他電路圖案之間產生重疊偏移(overlay offset)。因此，在一些實施方式中，在剩餘晶圓的微影操作之前，載物台控制器170使用測試晶圓或第一次處理的晶圓將基板112移動測量的重疊偏移量，以補償在一個或多個製程中產生的重疊偏移。
第2A圖、第2B圖、第2C圖與第2D圖繪示根據本揭露之一些實施方式之蝕刻基板步驟的示意圖。第2A圖、第2B圖、第2C圖與第2D圖與藉由第1A圖的圖案化與蝕刻製程100產生的基板一致。應當理解，可以在第2A至2D圖所示的製程之前、期間與之後提供額外的操作，且對於前述方法的附加實施方式，下面描述的一些操作可以被替換或消除。操作或製程的順序可以互換。
第2A圖繪示基板112，例如第1A圖之具有基底基板102（或待圖案化的目標層）及遮罩層202，例如硬遮罩層或軟遮罩層，設置於基底基板102之上。遮罩層202由保護層設置器104設置。基板112在微影操作中由晶圓圖案化模組106圖案化，並產生圖案遮罩基板114。如第2B圖所示，在遮罩層202中產生開口204A、開口204B與開口204C。如第2C圖所示，用與第1A圖的乾式蝕刻器108一致的乾式蝕刻器的電漿束225轟擊圖案遮罩基板114。電漿束225與圖案遮罩基板114的表面的垂直線216具有角度214，因此，乾式蝕刻器對圖案遮罩基板114進行傾斜角電漿蝕刻，並且產生蝕刻基板116。電漿蝕刻進行一個預定的時間量，並且如第2D圖所示，開口204A、開口204B與開口204C延伸到蝕刻基板116的基底基板102中。此外，用於鰭式場效應電晶體(FinFET)的蝕刻圖案，例如鰭片206A與鰭片206B，被形成於剩下的遮罩層202下方。如第2D圖所示，在一些實施方式中，鰭片206A的寬度208小於鰭片206B的寬度210，並且在鰭片206A與鰭片206A上方的剩餘遮罩層202之間產生偏置212。然而，在一些實施方式中，鰭片206B與鰭片206B上方的剩餘遮罩層202之間實質上沒有偏置(bias)。在一些實施方式中，開口204A、開口204B與開口204C是溝槽，並且更靠近電漿束225的溝槽經歷更高的蝕刻速率，因此產生偏置212（例如，偏移）。因此，在一些實施方式中，更靠近電漿束的溝槽具有更高的深度。在一些實施方式中，偏置212在1奈米(nm)與3nm之間。
如第2B圖所示，在一些實施方式中，保護遮罩層202是光阻層。在一些實施方式中，保護遮罩層202是上述的硬遮罩層。如第2B圖所示，圖案化保護遮罩層202，並且在保護遮罩層202中產生開口204A、開口204B與開口204C，以暴露基底基板102，且產生圖案遮罩基板114。當保護層為光阻層時，開口204A、開口204B與開口204C藉由對光罩成像、對光阻層進行顯影以及移除開口204A、開口204B與開口204C中的光阻之微影製程產生。當保護遮罩層202為硬遮罩時，在保護遮罩層202的頂部塗覆光阻層（未示出）。圖案化光阻層且藉由上述的顯影製程移除位於開口204A、開口204B與開口204C之上的光阻層。然後，藉由一或多個蝕刻操作，在保護遮罩層202中形成開口204A、開口204B與開口204C。
第3A圖、第3B圖與第3C圖繪示根據本揭露之一些實施方式之電漿蝕刻系統的示意圖與傾斜角電漿蝕刻的示意圖。第3A圖繪示電漿蝕刻系統300的示意圖。電漿蝕刻系統300包含其中具有電漿蝕刻腔320的電漿蝕刻器319。電漿蝕刻器319包含電漿束產生器305，電漿束產生器305包含電漿腔302與圍繞電漿腔302的電控制電路306。電漿束產生器305通過電壓源336連接地301。電漿束產生器305通過管路332連接至電漿蝕刻器319的流速控制器316，例如可調閥。流速控制器316經由管路318連接至電漿蝕刻系統300的蝕刻氣體供應源310。蝕刻氣體供應源310包含蝕刻氣體，蝕刻氣體包含氣體O 2、C xF y（例如C 3F 8、C xH yF z）中的一種或組合，例如、CH 3F 8、Ar、N 2、H 2、CO、CO 2、B xCl y、Cl 2、NH 3、N xF y、HBr或CH 4。蝕刻氣體供應源310、流速控制器316與電漿束產生器305連接至電漿蝕刻系統300的蝕刻控制器335（例如，蝕刻控制電路）並由蝕刻控制器335控制。蝕刻控制器335命令蝕刻氣體供應源310通過管路318將蝕刻氣體供應源310的蝕刻氣體釋放到流速控制器316。蝕刻控制器335命令流速控制器316允許蝕刻氣體的預定流速，由蝕刻控制器335確定，通過管路332到達電漿束產生器305。蝕刻控制器335命令電漿束產生器305的電控制電路306在電漿腔302中施加高壓並從電漿束產生器305中的蝕刻氣體產生電漿束225。電漿束225從電漿束產生器305的開口334離開電漿束產生器305。
電漿蝕刻器319還包含載物台304，並且載物台304保持與圖案遮罩基板114一致的基板303。載物台304通過電壓源338連接地301。此外，載物台304還連接至蝕刻控制器335。在一些實施方式中，如第3A圖所示，蝕刻控制器335命令載物台304與電漿束產生器305的電控制電路306，使電漿束225在與基板303的表面具有傾斜角的方向323上離開電漿束產生器305。在一些實施方式中，電漿室的電控制電路306向電漿束225施加電場或磁場，以感應電漿束225的方向323。在一些實施方式中，如第2C圖所示，並非施加電場或磁場產生以傾斜角電漿蝕刻，而是相對於當電漿束225垂直於基底基板102的表面時，基板旋轉（傾斜）一預定角度，例如角度214。第3A圖還繪示電漿束225（傾斜角束）的方向與到基板303的表面的垂直線312的角度214。在一些實施方式中，角度214在60度與150度之間。
電漿蝕刻器319還包含連接至蝕刻控制器335且由蝕刻控制器335控制的可調節閥314。電漿蝕刻器319的排出氣體333通過可調節閥314離開電漿蝕刻器319。在一些實施方式中，排出氣體333是排出的蝕刻氣體。在一些實施方式中，排出氣體333通過幫浦（未示出）被幫浦送出電漿蝕刻腔320之外，幫浦（未示出）耦合到可調節閥314以抽吸排出氣體333。
第3B圖與第3C圖繪示傾斜角電漿蝕刻的示意圖。如圖所示，電漿束225包含多個電漿射線（子束）423，其中每條射線包含多個離子。因此，電漿束225離電漿束產生器305越遠，電漿射線423變得發散且較不聚焦，例如，因為電漿射線423的離子相互排斥且隨著電漿束離電漿束產生器305的開口334越遠，發散度增加。隨著電漿射線變得較不聚焦，即活性樣品（離子）的密度降低，電漿束225產生的蝕刻速率降低。因此，如第2C、第3B圖與第3C圖，靠近電漿束產生器305的開口204A（例如，溝槽）中的電漿束225產生比遠離電漿束產生器305的開口204B（例如，溝槽）中的電漿束225更高的蝕刻速率。在一些實施方式中，在電漿束產生器305距離30cm處的每條電漿射線423的發散度在0.5nm到0.75nm之間。
第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖與第4G圖繪示根據本揭露之一些實施方式之下層的電路圖案與對應的上層的電路圖案以及傾斜角電漿蝕刻的蝕刻速率圖。第4A圖繪示在第一製程中設置於基底基板102上的第一層404。在第一層404中，三個結構404A、404B與404C（例如，溝槽）藉由溼式蝕刻、電漿蝕刻或其組合中的一種產生。一組三個結構設置於三個結構404A、404B與404C（例如，溝槽）中，作為下層的電路圖案的一部分。在第二製程中，第二層設置於第一層404上，然後在第一組三個結構404A、404B與404C上產生第二組三個結構406A、406B與406C，第二組三個結構406A、406B與406C作為上層的電路圖案的一部分。
理想地，第二組三個結構406A、406B及406C分別與第一組三個結構404A、404B與404C完全對齊，或者第二組三個結構406A、406B及406C與第一組三個結構404A、404B與404C之間的重疊誤差(overlay error)小於預定的標準。在一些實施方式中，三個結構406A、406B與406C由非均勻的傾斜角電漿蝕刻產生。如圖所示，箭頭410、420與431表示第二層不同位置的蝕刻速率，且箭頭410、420與431的長度表示蝕刻速率。因此，基底基板102的邊緣周圍的蝕刻速率箭頭410高於基底基板102內部的蝕刻速率箭頭420與431。在一些實施方式中，基底基板102安裝於載物台上，例如第3A圖的載物台304，且在傾斜角電漿蝕刻的期間，載物台旋轉基底基板102。如第4B圖所示，在一些實施方式中，基體基板102的邊緣周圍的蝕刻速率增加，而基底基板102的中央周圍的蝕刻速率降低，並且產生非均勻的蝕刻。此外，如圖所示，理想情況下應該相同的三個結構406A、406B與406C的寬度408A、408B與408C彼此不相等。此外，在三個結構404A、404B與404C（下層的電路圖案）與三個結構406A、406B與406C（上層的電路圖案）之間產生不同的偏移，例如重疊偏移。在一些實施方式中，寬度408A、408B或408C在5nm與10nm之間。
另外，如第4B圖所示，不同的重疊偏置212在基底基板102的不同位置產生，因此重疊偏移可以取決於基底基板102的位置。在一些實施方式中，當光罩（遮罩）的電路圖案被成像時 例如，在微影操作中投影到晶圓上，投影圖像覆蓋晶圓的一或多個預定部分。因此，雖然在晶圓的一部分中重疊偏移可以近似為常數，但是重疊偏移可以在晶圓內變化。如圖所示，第4B圖中的重疊偏移是在水平方向（方向X）上，因為佈局圖案在方向Y上被拉伸。此外，佈局圖案可能在方向X上被拉伸，因此可能導致在方向Y上的重疊偏移。晶圓內的偏移變化在下面關於第5C圖與第5F圖描述。
第4C圖繪示具有不同蝕刻速率的基底基板102（例如晶圓）的區域415、區域425與區域435的示意圖。區域415對應於最高蝕刻速率箭頭410、區域425對應於低於蝕刻速率箭頭410的蝕刻速率箭頭420，並且區域435對應於最低蝕刻速率的蝕刻速率箭頭431。在一些實施方式中，區域415、區域425與區域435逐漸改變。在一些實施方式中，第4C圖的蝕刻速率圖對應於在上層經歷傾斜角電漿蝕刻之後上層與下層之間的重疊偏移圖。在一些實施方式中，在對應於最高蝕刻速率的區域415中，產生2nm與3nm之間的重疊偏移。在一些實施方式中，在對應於最低蝕刻速率的區域435中，產生0.5nm與1nm之間的重疊偏移，並且在區域425中產生1.5nm與2nm之間的重疊偏移。
第4D圖與第4A圖一致，其區別在於第4D圖之用於蝕刻（例如傾斜角電漿蝕刻）的圖案化硬遮罩416與電漿束225、層406及產生結構406A、結構406B與結構406C。如圖所示，硬遮罩在接收最高蝕刻速率箭頭410的位置具有偏移222。在一些實施方式中，第4D圖的基板在蝕刻操作的期間安裝於旋轉載物台上。第4E圖與第4B圖一致，且第4E圖繪示通過在微影操作的期間施加偏移222，以產生圖案化硬遮罩416，結構406A、結構406B與結構406C與結構404A、結構404B與結構404C之間的偏移得到校正。
第4F圖與第4D圖一致，其區別在於結構404A、結構404B、結構404C形成於電漿蝕刻所產生的開口中，且開口的頂部的蝕刻速率高於開口的底部的蝕刻速率。第4G圖與第4F圖一致，其區別在於相較於結構406A、406B與406C的底部，第4G圖的電漿蝕刻在結構406A、406B與406C的頂部產生更高的蝕刻速率。如上所述，電漿束225（例如電漿束225的電漿射線423）隨著電漿束225遠離第3A圖的電漿束產生器305的開口334而變得更發散且更不聚焦。在一些實施方式中，較聚焦的電漿束225相較於較不聚焦的電漿束225蝕刻得更快。因為與結構406A、結構406B與結構406C的底部相比，電漿束225更靠近結構406A、結構406B與結構406C的頂部，故電漿束225更聚焦於結構406A、406B與406C的頂部，因此可更快地蝕刻結構406A、結構406B與結構406C的頂部。
第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第5F圖與第5G圖繪示根據本揭露之一些實施方式之在經歷傾斜電漿蝕刻之前與之後設置在半導體基板上的被圖案化或蝕刻的目標層、被蝕刻後的目標層的厚度圖、光罩的佈局圖案投影在晶圓上的區域，以及用於測量目標層的厚度的膜厚度測量系統。第5A圖、第5B圖、第5C圖、第5D圖、第5E圖與第5F圖繪示晶圓504，例如測試晶圓。如第5A圖所示，均勻膜層502設置於晶圓504上。在一些實施方式中，層502是半導體層，例如矽層。在一些實施方式中，層502是絕緣層，例如氧化矽層或金屬層，例如TiN、TaN或其他金屬或金屬合金。如第5A圖所示，具有均勻膜層502的晶圓504被電漿束225蝕刻，因此具有均勻膜層502的晶圓504經歷傾斜角電漿蝕刻。第5B圖繪示在具有均勻膜層502的晶圓504上進行傾斜角電漿蝕刻的結果。如圖所示，在膜層502上產生非均勻蝕刻並且蝕刻膜層502的頂面506是傾斜的。如第5B圖所示，蝕刻膜層502的厚度與傾斜角電漿蝕刻的蝕刻速率成反比。因此，最靠近電漿束225的區域接收最高蝕刻速率且蝕刻膜層502的厚度是最小的，而離電漿束225最遠的區域接收最低蝕刻速率且蝕刻膜層502的厚度是最大的。如第5C圖所示，晶圓504上的區域530具有最高蝕刻速率的蝕刻膜層502的最低剩餘厚度、晶圓504上的區域520具有最低蝕刻速率的蝕刻膜層502的最高剩餘厚度，並且區域525具有蝕刻膜層502的中等剩餘厚度，介於區域520與區域530的厚度之間，因此區域525具有介於區域520與區域530的蝕刻速率之間的中等蝕刻速率。在一些實施方式中，蝕刻速率與蝕刻膜層502的厚度在區域520、區域525與區域530之間逐漸變化。第5C圖對應於在上層經歷傾斜角電漿蝕刻之後，上層與下層之間的重疊偏移圖。
第5D與第5A一致，其區別在於當晶圓504安裝於載物台上時（例如，第3A圖的載物台304），在傾斜角電漿蝕刻的期間，載物台沿方向510旋轉。第5E圖與第5B圖一致，與第5B圖相比，雖然產生非均勻的蝕刻，但非均勻性相較第5B圖降低。如圖所示，與最高蝕刻速率相關的蝕刻膜層502的最低剩餘厚度出現於晶圓504的邊緣周圍，而與最低蝕刻速率相關的蝕刻膜層502的最高剩餘厚度出現於晶圓504的中央周圍。在一些實施方式中，第5E圖的蝕刻速率圖與第4C圖一致。在一些實施方式中，載物台與方向510相反地旋轉。第5F圖繪示晶圓504的區域540，其中當晶圓504被相對於第1B圖所描述的載物台160、步進器或掃描儀投影時，光罩的佈局圖案在不同的投影處被投影。藉由比較第5C圖與第5F圖，繪示不同的區域540經歷不同的蝕刻速率，因此經歷不同的重疊偏移。如圖所示，在第5E圖中，晶圓504圍繞晶圓的中央軸545旋轉，例如晶圓504的旋轉中心。如圖所示，最高蝕刻速率發生於晶圓504的邊緣上的邊緣點542，而最低蝕刻速率發生於在晶圓的中央的中央點544。因為第5E圖中的晶圓504是旋轉的，而第5B圖中的晶圓504是靜止的（例如不旋轉），蝕刻速率在第5E圖中是平均的，因此在第5E圖中的最高與最低蝕刻速率之間的差小於在第5B圖中的最高與最低蝕刻速率之間的差。在一些實施方式中，當晶圓504旋轉時，中央點544經歷最高蝕刻速率而邊緣點542經歷最低蝕刻速率，儘管最高與最低蝕刻速率之間的差小於在第5B圖中的最高與最低蝕刻速率之間的差。在一些實施方式中，當晶圓504旋轉時，中央點544與邊緣點542實質上經歷相同的蝕刻速率。如圖所示，在膜層502上產生非均勻蝕刻，並且蝕刻膜層502的頂面508具有凸塊形狀。
在一些實施方式中，如第5C圖所示，在晶圓504的直徑的兩端的確定（例如，測量或計算）蝕刻速率。因此，在直徑的第一端532與第二端534確定蝕刻速率。在一些實施方式中，當晶圓504不旋轉時，第一端532具有最低蝕刻速率，因為第一端532離電漿束產生器305最遠，且第二端534具有最高蝕刻速率，因為第二端534是最靠近電漿束產生器305。基於確定的蝕刻速率，確定在第一端532的第一重疊偏移與在第二端534的第二重疊偏移。在一些實施方式中，第一端532具有最低偏移（例如零偏移），且第二端534具有最高偏移。在一些實施方式中，最高與最低偏移（例如最高與最低偏移之間的差）以及最低與最高偏移的位置被饋送到微影系統中，並且微影系統使用饋送的數據並將光罩的佈局圖案的每次投影的偏移合併到區域540中。在一些實施方式中，重疊偏移被確定為與蝕刻速率成正比的值。在一些實施方式中，重疊偏移不沿垂直於第一端532與第二端534之間的線的方向改變，並且擬合函數(fitting function)在整個晶圓上內插第一端532與第二端534的重疊偏移。
在一些實施方式中，基於與區域相關聯的重疊誤差，針對每個區域540個別地調整用於圖案化抗蝕劑層的微影操作的投影時間，以提供閾值內的臨界尺寸(CD)均勻性，例如，在整個晶圓上3奈米臨界尺寸的臨界尺寸均勻性(CDU)在1至2%均勻性之間。
在一些實施方式中，確定（例如測量）在第一端532與第二端534的電漿束225的能量密度。此外，確定電漿束225的角度214，並且將撞擊在基板上的能量密度計算為電漿束的能量密度乘以角度214的正切。在一些實施方式中，蝕刻速率與撞擊在基板上的能量密度成正比，且重疊偏移與蝕刻速率成正比。因此，在一些實施方式中，第一端532與第二端534之間的重疊偏移差與在第一端532與第二端534的電漿束225的能量密度之間的差成正比。
第5G圖繪示包含膜厚度測量裝置630的膜厚度測量系統500。膜厚度測量裝置630包含一或多個雷射光源、一個或多個光偵測器與處理單元632。膜厚度測量系統500還包含與第1B圖的載物台控制器170一致的載物台控制器650，載物台控制器650耦合至載物台602。第5G圖繪示具有膜層502的晶圓504被放置於薄膜厚度測量系統500的載物台602上。在一些實施方式中，膜層502的厚度在蝕刻之前是均勻的厚度，其值為約50 nm與約60 nm。在一些實施方式中，薄膜厚度測量裝置630產生聚焦光束619（例如雷射束）用於掃描膜層502並產生來自膜層502的反射光束。反射光束由膜厚度測量裝置630的一或多個光偵測器偵測並基於反射光束產生偵測訊號。在一些實施方式中，處理單元632使用偵測到的訊號來產生與膜層502的厚度成正比的厚度變化訊號634。在一些實施方式中，膜厚度測量裝置630命令載物台控制器650移動晶圓504使得在膜層502的不同位置測量膜層502的厚度。因此，在一些實施方式中，厚度變化訊號634是顯示膜層502在膜層502的不同位置的厚度之厚度訊號。在一些實施方式中，膜層502在規則網格上（例如在矩形網格上）採樣，並且可以生成膜層502的厚度圖。在一些實施方式中，在蝕刻均勻厚度的膜層502之後，膜層的厚度在整個膜層502上在20埃(A)到50A之間變化。
如關於第5B圖與第5E圖所描述的藉由例如第3A圖的電漿束產生器305蝕刻膜層502，並且進行傾斜角電漿蝕刻。因此，厚度變化訊號634與在膜層502的不同位置，例如在晶圓504的不同位置的傾斜角電漿蝕刻的蝕刻速率成反比。
第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G、第6H、第6I、第6J、第6K、第6L、第6M與第6N圖繪示根據本揭露之一些實施方式之包含磁隨機存取記憶體(magnetic random access memory；MRAM)的半導體元件與包含MRAM的半導體元件的順序製造製程的剖面圖。與上述實施方式相同或相似的傾斜角電漿刻蝕製程可用於以下實施方式中，因此可省略其詳細說明。
第6A圖繪示磁性隧道接面(magnetic tunnel junction；MTJ)MRAM的剖面圖。如第6A圖所示，MRAM的MTJ單元設置於基板201之上。在一些實施方式中，基板201包含合適的元素半導體，例如矽、金剛石或鍺；合適的合金或化合物半導體，例如IV族化合物半導體（矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、GeSn、SiSn、SiGeSn）、III-V族化合物半導體（例如，砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、磷化鎵(GaAsP)或磷化鎵銦(GaInP)），或其類似物。此外，基板201可包含磊晶層(epi-layer)，其可以被應變以提高性能，及/或可包含絕緣體上矽(SOI)結構。
各種電子元件（未示出），例如電晶體（例如，MOS FET），設置於基板201上。MOS FET可包含平面MOS FET、鰭式場效應電晶體(fin FET)及/或閘極全環場效應電晶體(gate-all-around FET)。第一層間介電(inter-metal dielectric；ILD)層10設置於基板201上，以覆蓋電子元件。第一ILD層10可以被稱為金屬間介電(inter-metal dielectric；IMD)層。第一ILD層10包含一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電質（例如碳摻雜氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺），上述之組合，或其類似物。在一些實施方式中，第一ILD層10通過諸如CVD、可流動CVD(FCVD)或旋塗玻璃製程之類的製程形成，但是可以利用任何可接受的製程。隨後，進行平坦化製程，例如化學機械研磨(CMP)及/或回蝕製程等。
此外，藉由例如鑲嵌製程形成下金屬佈線13。下金屬佈線13包含一或多層導電材料，例如Cu、Cu合金、Al或任何其他合適的導電材料。如第6A圖所示，每個MTJ單元設置於下金屬佈線13之上。雖然第6A圖繪示三個MTJ單元，但MTJ單元的數量不限於三個。
如第6A圖所示，在第一ILD層10上形成作為蝕刻停止層的第一絕緣層20。在一些實施方式中，第一絕緣層20包含與第一ILD層10不同的材料，並且第一絕緣層20包含碳化矽、氮化矽、氧化鋁，或任何其他合適的材料。在一些實施方式中，第一絕緣層20的厚度在從約10奈米到約25奈米的範圍間。
在第一絕緣層20上形成第二ILD層25。第二 ILD層包含一或多個介電層，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電質（例如碳摻雜氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺），上述之組合，或其類似物。在一些實施方式中，第一ILD層10的材料與第二ILD層25的材料相同。在一些其他的實施方式中，用於第一ILD層10與第二ILD層25的介電材料不同。
在一些實施方式中，通孔接觸19形成為與下金屬佈線13接觸並且穿過第二ILD層25與第一絕緣層20，作為蝕刻停止層。在一些實施方式中，通孔接觸19包含襯墊層15與主體層17。在一些實施方式中，襯墊層15包含一或多層Ti、TiN、Ta或TaN，或其他合適的材料，並且主體層17包含一或多層W、Cu、Al、Mo、Co、Pt、Ni及/或其合金，或其他合適的材料。
如第6B圖所示，MRAM單元包含下電極54、MTJ膜堆疊55與上電極56。MRAM單元結構具有如第6A圖所示的漸縮形狀。MRAM單元結構在底部（下電極54）的寬度大於在頂部（上電極56）的寬度。在一些實施方式中，下電極54的厚度在從大5奈米至約20奈米的範圍間。在一些實施方式中，MTJ膜堆疊55的厚度在從約15奈米至約50奈米的範圍間。
在一些實施方式中，作為側壁間隔層的第一絕緣覆蓋層27形成於MRAM單元結構的相對側壁上。第一絕緣覆蓋層27包含一或多層絕緣材料。在一些實施方式中，使用氮化物基(nitride-based)的絕緣材料。在一些特定的實施方式中，基於氮化物的絕緣材料是基於氮化矽的絕緣材料，例如SiON、SiON、SiCN與SiOCN。在一些實施方式中，第一絕緣覆蓋層27的厚度T1在約5奈米至約30奈米的範圍間，而在一些其他的實施方式中，在約10奈米至約20奈米的範圍間。
此外，在第一絕緣覆蓋層27上形成第二絕緣覆蓋層80。第二絕緣覆蓋層80包含一或多層不同於第一絕緣覆蓋層27的絕緣材料。在一些實施方式中，使用鋁基(aluminum-based)的絕緣材料。在一些特定的實施方式中，鋁基絕緣材料包含氧化鋁、氮化鋁、氧氮化鋁、碳化鋁及/或氧碳化鋁。在一些實施方式中，Al、O、C及/或N在厚度方向上的濃度非均勻。在一些特定的實施方式中，Al的濃度從第二絕緣覆蓋層80的底部到頂部逐漸降低，而O、C及/或N的濃度從第二絕緣覆蓋層80的底部到頂部逐漸增加。在一些實施方式中，第二絕緣覆蓋層80的厚度T2小於第一絕緣覆蓋層27的厚度T1。在一些實施方式中，厚度T2在約1奈米至約10奈米的範圍間，而在一些其他的實施方式中，在約3奈米至約5奈米的範圍間。
此外，第三ILD層30設置於MRAM單元結構之間的空間中。第三ILD層30包含一或多層介電層，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電質（例如碳摻雜氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺），上述之組合，或其類似物。在一些實施方式中，第一ILD層10的材料、第二ILD層25的材料與第三ILD層30的材料相同。在一些其他的實施方式中，至少兩個ILD層由不同的介電材料製成。
此外，第四ILD層設置於第三ILD層30之上。在一些實施方式中，第四ILD層是多層結構且包含第一介電層35，作為形成於第三ILD層30、形成於第一介電層35上的第二介電層37及形成於第二介電層37上的第三介電層40之上的蝕刻停止層。在一些其他的實施方式中，第四ILD層是沒有第一介電層或第二介電層中的一個的雙層結構。
在一些實施方式中，第一介電層35與第二介電層37由與第三介電層40不同的材料製成且包含一或多層SiN(Si 3N 4)、SiON、SiOCN、SiCN、SiC，或任何其他合適的材料。在一些實施方式中，第一介電層35與第二介電層37由彼此不同的材料製成。
第三介電層40包含一或多層介電層，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低k介電質（例如碳摻雜氧化物）、極低k介電質（例如多孔碳摻雜的二氧化矽）、聚合物（例如聚酰亞胺），上述之組合，或其類似物。
在一些實施方式中，第一ILD層10的材料、第二ILD層25的材料、第三ILD層30的材料與第三介電層40的材料相同。在一些其他的實施方式中，至少兩個層由不同的介電材料製成。在一些實施方式中，第三介電層40的厚度大於第一介電層35與第二介電層37的厚度。
導電接觸45形成為與上電極56接觸，如第6A圖所示。導電接觸45與下金屬佈線13及/或通孔接觸19相同或相似，例如由Cu、Al、Ta、Ti、Mo、Co、Pt、Ni、W、TiN及/或TaN，及/或其合金，或其他合適的材料製成。
如第6A圖所示，在一些實施方式中，上電極56的頂面與第一絕緣覆蓋層27及/或第二絕緣覆蓋層80的頂面實質上齊平。在一些實施方式中，進行傾斜角電漿蝕刻，以產生MRAM單元的組件，例如上電極56或MTJ膜堆疊55。
應理解到，可以在第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G、第6H、第6I、第6J、第6K、第6L、第6M與第6N圖所示的製程之前、期間與之後提供額外的操作，且下面描述的一些操作可以被替換或消除。材料、配置、尺寸及/或製程與關於第6A圖描述的前述實施方式相同或相似，可採用在以下的實施方式中，並且可以省略對其的詳細說明。
如第6B圖所示，在基板201上的第一ILD層10中形成下金屬佈線13。在一些實施方式中，在下金屬佈線13下方提供通孔接觸207。而後，如第6C圖所示，在第6B圖的結構上形成作為蝕刻停止層的第一絕緣層20，且在第一絕緣層20上形成第二ILD層25。此外，如第6C圖所示，藉由使用一或多種微影與蝕刻操作形成通孔接觸開口22，以暴露下金屬佈線13的頂面。隨後，形成包含襯墊層15與主體層17的通孔接觸19，如第6D圖所示。進行一或多種形膜操作(film forming operation)，例如CVD、PVD，包含濺射、ALD、電化學鍍及/或電鍍，並進行平坦化操作（例如CMP），以製造通孔接觸19。
而後，如第6E圖所示，依次形成用於下電極54的第一導電層54A、用於MTJ膜堆疊55的堆疊層55A以及用於上電極56的第二導電層56A。在一些實施方式中，用於硬遮罩的層601進一步形成於第二導電層56A上。
藉由使用一或多個微影與蝕刻操作，第6E圖所示的MRAM單元結構被圖案化為包含下電極54、MTJ膜堆疊55與上電極56，如第6F圖所示。在一些實施方式中，在圖案化第二導電層56A、堆疊層55A與第一導電層54A之後，部分地凹陷第二ILD層25。在一些實施方式中，凹陷的量D1在約1奈米至約30奈米的範圍間。
隨後，如第6G圖所示，形成第一絕緣覆蓋層27，以覆蓋MRAM單元結構。第一絕緣覆蓋層27可以藉由CVD、PVD或ALD，或任何其他合適的膜沉積方法形成。在一些實施方式中，第一絕緣覆蓋層27在低於約150℃的較低溫度範圍（例如約100℃至約150℃的範圍間），藉由CVD、PVD或ALD形成。當第一絕緣覆蓋層27在較高溫度下形成時，例如約200℃至約300℃（或更高）的範圍間，由於第一絕緣覆蓋層直接形成於MTJ膜堆疊55上，成膜製程可能對MTJ膜堆疊55造成損壞。如第6G圖所示，共形地形成第一絕緣覆蓋層27。
而後，如第6H圖所示，形成第二絕緣覆蓋層80，以覆蓋MRAM單元結構。第二絕緣覆蓋層80可以藉由CVD、PVD或ALD，或任何其他合適的膜沉積方法形成。如圖所示。參照第6H圖，共形地形成第二絕緣覆蓋層80。如上所述，在一些實施方式中，第二絕緣覆蓋層80包含鋁基絕緣材料。鋁基絕緣材料，例如AlO(Al 2O 3)、AlN、AlC、AlOC與AlON，可以藉由以下的操作形成。首先，在第一絕緣覆蓋層27上形成鋁層。鋁層例如是藉由使用三甲基鋁(TMA)的金屬有機CVD(MOCVD)或ALD形成。然後，在鋁層上進行使用NH 3、CO 2及/或CO氣體的電漿處理，以將鋁層轉化為AlO、AlN、AlC、AlOC或AlON。在電漿處理的鋁層中Al、O、C及/或N的濃度非均勻，特別是沿垂直方向。AlON層可以由AlO與AlN兩層製成。在一些實施方式中，厚度小於約1奈米的鋁薄層保留在該層的底部。鋁層的化學氧化可以使用氧化溶液來執行。在一些實施方式中，AlO、AlOC、AlC、AlN及/或AlON層可以藉由CVD、PVD或ALD，或其他合適的方法使用適當的氣體源直接形成。在一些實施方式中，第二絕緣覆蓋層80在約300℃至約450℃的溫度範圍間藉由CVD、PVD或ALD形成。雖然可以採用較低的形成溫度（例如，低於300℃），但是由於形成第一絕緣覆蓋層27以覆蓋MTJ膜堆疊55，因此較高的形成溫度（約300℃至約450℃）可能不會損壞MTJ膜堆疊55。
接著，如第6I圖所示，形成第三ILD層30，以完全覆蓋第二絕緣覆蓋層80。在一些實施方式中，對第三ILD層30進行回蝕操作，然後進行CMP操作，如第6J圖所示。由於在第二絕緣覆蓋層80與第三ILD層30之間的CMP操作選擇性高，因此CMP操作可以利用第二絕緣覆蓋層80作為停止層。當CMP操作在第二絕緣覆蓋層80的頂面停止時，可以防止第三ILD層30的過度蝕刻，因此在一些實施方式中，MRAM單元結構上的第二絕緣覆蓋層80的頂面與第三ILD層30的頂面是實質齊平的。
隨後，如第6K圖所示，在第6J圖的結構上形成包含第一介電層35、第二介電層37與第三介電層40的第四ILD層。第四ILD層的介電層可以藉由CVD、PVD或ALD，或其他合適的成膜方法形成。在一些實施方式中，第三介電層40藉由諸如CVD、可流動CVD(FCVD)或旋塗玻璃製之的製程形成，但是可以利用任何可接受的製程。隨後，進行平坦化製程，例如化學機械研磨(CMP)及/或回蝕製程等。
然後，如第6L圖所示，藉由使用一或多種微影與蝕刻操作形成接觸開口42。由於第二絕緣覆蓋層80與第四ILD層之間蝕刻操作的選擇性高，因此蝕刻操作可以利用第二絕緣覆蓋層80作為蝕刻停止層。
接著，如第6M圖與第6N圖，藉由乾式及/或溼式蝕刻移除第二絕緣覆蓋層80的一部分與第一絕緣覆蓋層27的一部分，從而暴露上電極56。在一些實施方式中，移除第二絕緣覆蓋層80的部分，然後移除第一絕緣覆蓋層27的部分。在一些實施方式中，使用一或多種溼式蝕刻操作。在一些特定的實施方式中，進行溼式蝕刻操作以移除第二絕緣覆蓋層80，並且進行乾式蝕刻操作以移除第一絕緣覆蓋層27。如上所述，製造第二絕緣覆蓋層80的溫度高於製造第一絕緣覆蓋層27的溫度，因此第二絕緣覆蓋層80在乾式蝕刻操作中是「硬」層。因此，使用溼式蝕刻移除第二絕緣覆蓋層80是有利的。相對地，第一絕緣覆蓋層是在低溫下製成的，因此在乾式蝕刻操作中是「軟」層。因此，可以利用乾式蝕刻操作移除第一絕緣覆蓋層27，並抑制對上電極56的損壞。在一些其他的實施方式中，也可以進行溼式蝕刻操作，以移除第一絕緣覆蓋層27。藉由使用溼式蝕刻，可以抑制對MTJ膜堆疊55的損壞。在一些實施方式中，乾式蝕刻藉由上述傾斜角電漿蝕刻來進行。
隨後，如第6N圖所示，填充導電材料於接觸開口42中，以形成接觸暴露的上電極56的導電接觸45。在一些實施方式中，在第一及/或第二絕緣覆蓋層的蝕刻的期間，第三ILD層30及/或第一介電層35也被輕微地側向蝕刻。當側向蝕刻第三ILD層30時，導電接觸45的底部具有比頂部更寬的寬度。在一些實施方式中，第三ILD層30的側向蝕刻量在約1奈米至約2奈米的範圍間。當第一介電層35被側向蝕刻時，導電接觸45在其側面上具有突起。在一些實施方式中，第一介電層35的側向蝕刻量在約1奈米至約2奈米的範圍間。在一些實施方式中，側向蝕刻藉由上述的傾斜角電漿蝕刻來進行。應理解到，第6N圖所示的元件經過進一步的半導體製程，以形成各種特徵，例如互連金屬層、介電層、鈍化層等。
第7圖繪示根據本揭露之一些實施方式之用於在蝕刻上層之後減少上層的電路圖案與下層的對應電路圖案之間的重疊偏移的製程700的流程圖。製程700或製程700的一部分可由第1B圖的系統進行。在一些實施方式中，製程700或製程700的一部分由以下參照第9A圖與第9B圖描述的計算機系統900進行及/或控制。在一些實施方式中，製程700或製程700的一部分由第8圖描述的控制系統800進行。
方法包含操作S710，其中在測試晶圓上的層經歷傾斜角電漿蝕刻之後，接收該層的厚度變化數據，如關於第5A圖至第5E圖所解釋的。如關於第5G圖所繪示與描述的，膜厚度測量裝置630接收包含厚度變化數據的層502的厚度變化訊號634。參照將於以下描述的第8圖，厚度變化訊號634（或數據）經由主控制器840發送到分析器模組830。
在操作S720中，基於厚度變化數據，確定由生產晶圓的非均勻蝕刻引起的重疊偏移數據。參照將於以下描述的第8圖，分析器模組830最初基於厚度變化訊號634確定傾斜角電漿蝕刻的蝕刻速率。在一些實施方式中，晶圓上每個位置的傾斜角電漿蝕刻的蝕刻速率與厚度變化數據成反比，厚度變化數據被包含在厚度變化訊號634中。另外，分析器模組830可以基於晶圓上每個位置的蝕刻速率來確定重疊偏移數據。
在操作S730中，基於重疊偏移數據，調整在微影操作中的半導體基板位置，重疊偏移數據可以根據晶圓的位置而變化。如上所述，分析器模組830可以確定晶圓上每個位置的重疊偏移數據。當在微影操作中遮罩上的電路圖案成像（例如投影）於晶圓上時，投影圖像覆蓋晶圓的預定部分，因此重疊偏移可以在晶圓的預定部分內的方向X與方向Y上近似為常數（定值）。根據重疊偏移數據確定的方向X與方向Y常數被傳送到第1B圖的載物台控制器170。在一些實施方式中，在微影操作之前，載物台控制器170將載物台160在方向X與方向Y上移動重疊偏移值的一部分，以補償將在後續步驟中藉由傾斜角電漿蝕刻創建的重疊偏移。在一些實施方式中，載物台控制器170在方向X與方向Y上在重疊偏移值的50%到120%（例如80%）之間移動載物台160。在一些實施方式中，取決於偏移數據的正負(+/-)值，載物台控制器170沿偏移的相反方向移動載物台160，以補償偏移。在一些實施方式中，重疊偏移值隨著光罩佈局圖案在晶圓上的每次投影而變化，因此對於光罩在晶圓上的每次投影，載物台控制器170以不同的值移動載物台160，以補償將在後續步驟中創建的重疊偏移。
第8圖繪示根據本揭露之一些實施方式之用於在蝕刻上層之後減少上層的電路圖案與下層的對應電路圖案之間的重疊偏移的控制系統800。控制系統800包含彼此耦合的分析器模組830與主控制器840。在一些實施方式中，控制系統800包含蝕刻控制器335、輻射控制器430、膜厚度測量裝置630、載物台控制器170、載物台控制器650以及流速控制器316，流速控制器316結合第3A圖的可調閥來控制流速。在一些實施方式中，蝕刻控制器335或分析器模組830直接控制流速控制器316與蝕刻氣體供應源310。在一些實施方式中，蝕刻控制器335或分析器模組830控制流速控制器316與蝕刻氣體供應源310通過主控制器840。此外，分析器模組830包含厚度到蝕刻速率轉換器832與偏移計算器834。在一些實施方式中，通過主控制器840從膜厚度測量裝置630發送厚度變化訊號634到分析器模組830。在一些實施方式中，晶圓上每個位置的傾斜角電漿蝕刻的蝕刻速率由厚度到蝕刻速率轉換器832確定，使得蝕刻速率與厚度變化數據成反比，厚度變化數據被包含在厚度變化訊號634中。另外，分析器模組830的偏移計算器834基於確定的晶圓上每個位置的蝕刻速率來確定重疊偏移數據。在一些實施方式中，重疊偏移數據與蝕刻速率成正比，使得較高的蝕刻速率產生較高的重疊偏移，且較低的蝕刻速率不產生重疊偏移或產生較低的重疊偏移。在一些實施方式中，分析器模組被包含在主控制器840中。在一些實施方式中，主控制器840或分析器模組830通過主控制器840命令膜厚度測量裝置630進行薄膜的膜厚度測量。例如，測試晶圓上的氧化物層或半導體層。在一些實施方式中，分析器模組830進行設置流速控制器316的操作，以產生電漿束產生器305的蝕刻氣體的一或多個第一流速，以產生一或多個對應的電漿束。
如上所述，在光罩的佈局圖案的每個投影中，基板（晶圓）的預定部分被成像，因此在微影操作的期間，光罩被成像到基板的第5F圖的不同的非重疊區域540上。在一些實施方式中，偏移計算器834將基板劃分為不同的非重疊區域540，並基於第5B圖或第5E圖的蝕刻膜層502的剩餘厚度計算每個非重疊區域540內的偏移數據。在一些實施方式中，對於每個區域540，偏移計算器834使用厚度變化訊號634並計算每個區域540內的點的重疊偏移數據。在一些實施方式中，偏移計算器834確定與計算每個區域540內的點的重疊偏移數據的平均值及/或中間值，並且分配給區域540。在一些實施方式中，偏移計算器834確定用於多個重疊區域的重疊偏移數據的移動平均值及/或中間值，其覆蓋整個基板並生成整個基板的移動平均值或中間值的圖。
在一些實施方式中，在如上所述的微影的期間，補償重疊偏移之前，重疊偏移，例如在方向X上的傾斜角電漿蝕刻之後的重疊偏移誤差（3σ誤差(3-sigma error)）是4.8奈米，並且在補償後變為3.9奈米。另外，重疊偏移，例如在方向Y上的傾斜角電漿蝕刻之後的重疊偏移誤差（3σ誤差）是4.0奈米，並且在補償後變為3.9奈米。
在一些實施方式中，除了測量測試晶圓上的剩餘厚度以確定重疊偏移之外，另一個晶圓經過處理並且基於處理的晶圓確定重疊偏移。在一些實施方式中，從處理的晶圓確定的重疊偏移與從測試晶圓的厚度測量確定的重疊偏移一起使用，例如，使用加權組合來組合，以確定重疊偏移誤差。
第9A圖與第9B圖繪示根據本揭露之一些實施方式之用於在蝕刻上層之後減少上層的電路圖案與下層的對應電路圖案之間的重疊偏移的裝置。在一些實施方式中，計算機系統900用於進行第8圖的模組的功能，第8圖的模組包含主控制器840、分析器模組830、蝕刻控制器335、輻射控制器430、載物台控制器170、載物台控制器650以及流速控制器316。在一些實施方式中，計算機系統900用於進行第7圖的製程700。
第9A圖是計算機系統的示意圖，其中計算機系統是在積體電路的微影期間進行補償重疊偏移的裝置的功能。上述實施方式的全部或部分製程、方法及/或操作可以通過計算機硬體與在其上執行的計算機程序來實現。在第9A圖中，計算機系統900提供有計算機901，包含光碟只讀記憶體（例如，CD-ROM或DVD-ROM）之光碟驅動器905與磁碟驅動器906、鍵盤902、滑鼠903與監視器904。
第9B圖繪示計算機系統900的內部結構的圖。在第9B圖中，除了光碟驅動器905與磁碟驅動器906之外，計算機901還配備有一個或多個處理器，例如微處理單元(micro processing unit；MPU)911、ROM 912在其中存儲程序（例如啟動程序）、隨機存取記憶體(random access memory；RAM)913連接至MPU 911並且其中應用程序的命令被臨時地存儲且提供臨時的存儲區域、硬碟914在其中存儲應用程序、系統程序與數據，以及連接MPU 911、ROM 912等的匯流排915。應注意到，計算機901可以包含用於提供到LAN的連接的網卡（未示出）。
上述實施方式中用於使計算機系統900執行積體電路的微影期間補償重疊偏移的功能之程序可以存儲在光碟921或磁碟922中，這些光碟921或磁碟922插入到光碟驅動器905或磁碟驅動器906中，並傳輸到硬碟914。或者，程序可以通過網絡（未示出）傳輸到計算機901並存儲在硬碟914中。在執行時，程序加載到RAM 913中。程序可以從光碟921或磁碟922加載，也可以直接從網絡加載。程序不一定必須包含例如操作系統(operation system；OS)或第三方程序以使計算機901執行控制系統的功能，以在前述的實施方式中的積體電路的微影期間補償重疊偏移。此程序可以只包含一個命令部分，以在受控制模式下調用適當的功能（模組）並獲得所需的結果。
根據本揭露之一些實施方式，一種用於半導體元件製造的積體電路圖案化的方法包含當具有已知厚度的測試層設置於半導體測試基板上進行傾斜角電漿蝕刻時，接收測試層的厚度變化數據。方法包含確定由傾斜角電漿蝕刻引起的每個半導體基板位置的重疊偏移數據。重疊偏移數據是基於接收到的厚度變化數據來確定的，且重疊偏移數據與半導體基板上的第一層的複數第一電路圖案與設置於半導體基板上的第一層上的第二層的對應的複數第二電路圖案之間的重疊相關聯。方法更包含在微影操作的期間，基於重疊偏移數據調整半導體基板的位置，以藉由將對應於第二電路圖案的遮罩的佈局圖案投影到抗蝕劑層上，圖案化第二層上的抗蝕劑層。方法更包含基於在抗蝕劑層上的遮罩的投影的該佈局圖案並使用傾斜角電漿蝕刻，圖案化第二層。在一實施方式中，重疊偏移數據是基於傾斜角電漿蝕刻時測試層的蝕刻速率來確定的。
在一實施方式中，方法更包含確定晶圓在具有最高蝕刻速率的第一點與具有最低蝕刻速率的第二點的重疊偏移，以及在第一點與第二點之間擬合插值函數。在一實施方式中，傾斜角電漿蝕刻引起第二層的非均勻蝕刻，且其中重疊偏移數據取決於半導體基板位置。在一實施方式中，藉由重疊偏移數據調整半導體基板的位置，以使3σ重疊偏移誤差小於或等於4奈米。在一實施方式中，微影操作更包含分別地調整微影操作的投影時間，以為光罩的佈局圖案的每個投影在第二層上圖案化抗蝕劑層，以為一整個晶圓上的3奈米臨界尺寸提供1%至2%的臨界尺寸均勻性。在一實施方式中，基於重疊偏移數據調整半導體基板的位置更包含基於對應於半導體基板的區域內的四個點的重疊偏移數據的至少四個值的平均值，調整半導體基板的位置，其中在每個投影中，遮罩的佈局圖案對應於第二電路圖案被投影到抗蝕劑層上。
根據本揭露之一些實施方式，一種用於半導體元件製造的積體電路圖案化的方法包含在測試基板的整個表面區域上設置已知厚度的測試層，以及以傾斜角度的電漿蝕刻，蝕刻測試基板的測試層。方法包含在傾斜角電漿蝕刻之後，確定每個半導體基板位置的測試層的測試層厚度變化。方法更包含確定由傾斜角電漿蝕刻引起的每個半導體基板位置的重疊偏移數據。重疊偏移數據是基於確定的測試層厚度變化來確定的，且重疊偏移數據與半導體基板上的第一層的複數第一電路圖案與設置於半導體基板上的第一層上的第二層的對應的第二電路圖案之間的重疊相關聯。方法更包含在微影操作的期間，基於重疊偏移數據調整半導體基板的位置，以藉由將對應於第二電路圖案的遮罩的佈局圖案投影到抗蝕劑層上，圖案化第二層上的抗蝕劑層。半導體基板的位置是基於半導體基板的區域內的重疊偏移數據的一值調整的，在每個投影中，對應於第二電路圖案的遮罩的佈局圖案被投影到抗蝕劑層上。方法更包含基於在抗蝕劑層上的遮罩的投影的佈局圖案並使用傾斜角電漿蝕刻，圖案化第二層。在一實施方式中，傾斜角電漿蝕刻產生在測試基板上的測試層的非均勻蝕刻。在一實施方式中，測試層是一薄膜，且測試層厚度變化是藉由薄膜厚度測量操作來測量的。在一實施方式中，傾斜角電漿蝕刻是離子束蝕刻。在一實施方式中，方法更包含當測試基板以均勻速度旋轉時，以斜角度電漿蝕刻，蝕刻測試基板的測試層，以及當半導體基板以均勻速度旋轉時，基於遮罩在抗蝕劑層上投影的佈局圖案並使用傾斜角度電漿蝕刻，圖案化第二層。在一實施方式中，基於重疊偏移數據的一值調整半導體基板的位置更包含基於在半導體基板的區域內的重疊偏移數據的中間值調整半導體基板的位置，其中在每個投影中，對應於第二電路圖案的遮罩的佈局圖案被投影到抗蝕劑層上。在一實施方式中，電漿蝕刻為相對於電漿蝕刻的離子束，傾斜半導體基板的表面，或是以傾斜角度撞擊電漿蝕刻的離子束到半導體基板上。
根據本揭露之一些實施方式，一種用於製造半導體元件的系統，包含主控制器與耦合至主控制器的分析器模組。系統包含電漿蝕刻裝置，電漿蝕刻裝置包含配置以產生電漿束的電漿束產生器、蝕刻腔、配置以將基板保持在蝕刻腔中的載物台、耦合至電漿束產生器的流速控制器，以及耦合至電漿束產生器並配置以引起對電漿束的傾斜角的蝕刻控制電路。系統更包含曝光裝置，曝光裝置包含反射遮罩、耦合至一載物台控制器的載物台，使得載物台控制器耦合至主控制器、具有設置於基板上的光阻層的基板、配置以產生輻射束的輻射源、照明光學系統與投影光學系統。照明光學系統包含一或多個第一光學組件，配置以將輻射束投影到反射遮罩上。投影光學系統包含一或多個第二光學組件，配置以將來自反射遮罩的反射輻射束投影到基板的光阻層上。分析器模組配置以接收由傾斜角度電漿蝕刻引起的每個半導體基板位置的重疊偏移數據。當均勻厚度半導體層經歷傾斜角度電漿蝕刻於預定時間量時，重疊偏移數據是基於接收到的厚度變化數據來確定的，且重疊偏移數據與半導體基板上的第一層的複數第一電路圖案與設置於半導體基板上的第一層上的第二層的對應的複數第二電路圖案之間重疊相關聯。在一實施方式中，蝕刻控制電路配置以向該電漿束施加一電場或施加一磁場，以引起對電漿束的傾斜角。在一實施方式中，電漿蝕刻裝置更包含膜厚度測量裝置。電漿蝕刻裝置配置以對設置在測試晶圓上的均勻厚度半導體層進行預定時間量的傾斜角電漿蝕刻，其中膜厚度測量裝置配置以測量測試晶圓上的剩餘半導體層的厚度值並將測量的厚度值發送到分析器模組，且其中分析器模組配置以基於測量的厚度值確定每個半導體基板位置的重疊偏移數據。在一實施方式中，主控制器配置以從分析器模組接收每個半導體基板位置的重疊偏移數據、發送每個半導體基板位置的重疊偏移數據至曝光裝置的載物台控制器，以及在開啟該輻射源之前，命令曝光裝置的載物台控制器藉由重疊偏移數據移動載物台，以投影反射遮罩的佈局圖案到基板的光阻層上。在一實施方式中，曝光裝置更包含輻射控制器，耦合至輻射源。主控制器配置以命令輻射控制器調整輻射源開啟的時間量，以調整於基板的光阻層上成像反射遮罩的佈局圖案的投影能量。在一實施方式中，電漿蝕刻裝置的流速控制器耦合至主控制器，且主控制器配置以命令流速控制器調整電漿束的強度。
在一些實施方式中，可以在蝕刻操作之前進行的積體電路的微影操作中補償由蝕刻操作引起的重疊偏移。重疊偏移可以藉由確定蝕刻製程的非均勻性來計算，並且計算的偏移可以藉由微影操作的期間的遮罩偏移來實現。藉由蝕刻具有已知厚度的層並測量蝕刻層的剩餘厚度來確定蝕刻製程的非均勻性。因此，如上所述，確定重疊偏移誤差是一個快速的製程並且確定整個基板的重疊偏移誤差。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施方式作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
10:第一層間介電層（第一ILD層） 13:下金屬佈線 15:襯墊層 17:主體層 19:通孔接觸 20:第一絕緣層 22:通孔接觸開口 25:第二ILD層 27:第一絕緣覆蓋層 29:輻射束 30:第三ILD層 31:圖案化束 35:第一介電層 37:第二介電層 40:第三介電層 42:接觸開口 45:導電接觸 54:下電極 54A:第一導電層 55:MTJ膜堆疊 55A:堆疊層 56:上電極 56A:第二導電層 80:第二絕緣覆蓋層 100:製程 101:輻射源 102:基板 104:保護層設置器 106:晶圓圖案化模組 108:乾式蝕刻器 112:基板 114:圖案遮罩基板 116:蝕刻基板 150:微影系統 160:載物台 170:載物台控制器 201:基板 202:遮罩層 204A:開口 204B:開口 204C:開口 205:反射遮罩 205a:光學元件 205b:光學元件 205d:光學元件 205e:光學元件 206A:鰭片 206B:鰭片 207:通孔接觸 208:寬度 210:寬度 212:偏置 214:角度 216:垂直線 222:偏移 225:電漿束 300:電漿蝕刻系統 301:地 302:電漿腔 303:基板 304:載物台 305:電漿束產生器 306:電控制電路 310:蝕刻氣體供應源 312:垂直線 314:可調節閥 316:流速控制器 318:管路 319:電漿蝕刻器 320:電漿蝕刻腔 323:方向 332:管路 333:排出氣體 334:開口 335:蝕刻控制器 336:電壓源 338:電壓源 404:第一層 404A:結構 404B:結構 404C:結構 406:層 406A:結構 406B:結構 406C:結構 408A:寬度 408B:寬度 408C:寬度 410:箭頭 415:區域 416:硬遮罩 420:箭頭 423:電漿射線 425:區域 430:輻射控制器 431:箭頭 435:區域 500:膜厚度測量系統 502:層 504:晶圓 506:頂面 508:頂面 510:方向 520:區域 525:區域 530:區域 532:第一端 534:第二端 540:區域 542:邊緣點 544:中央點 545:中央軸 601:層 602:載物台 619:聚焦光束 630:膜厚度測量裝置 632:處理單元 634:厚度變化訊號 650:載物台控制器 700:製程 800:控制系統 830:分析器模組 832:厚度到蝕刻速率轉換器 834:偏移計算器 840:主控制器 900:計算機系統 901:計算機 902:鍵盤 903:滑鼠 904:監視器 905:光碟驅動器 906:磁碟驅動器 911:微處理單元(MPU) 912:ROM 913:隨機存取記憶體(RAM) 914:硬碟 915:匯流排 921:光碟 922:磁碟 S710:操作 S720:操作 S730:操作 D1:量 T1:厚度 T2:厚度 X:方向 Y:方向
本揭露之一些實施方式的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1A圖與第1B圖繪示根據本揭露之一些實施方式之用於圖案化與蝕刻半導體元件的製程與微影系統的示意圖。 第2A圖、第2B圖、第2C圖與第2D圖繪示根據本揭露之一些實施方式之蝕刻基板步驟的示意圖。 第3A圖、第3B圖與第3C圖繪示根據本揭露之一些實施方式之電漿蝕刻系統的示意圖與傾斜角電漿蝕刻的示意圖。 第4A圖、第4B圖、第4C圖、第4D圖、第4E圖、第4F圖與第4G圖繪示根據本揭露之一些實施方式之下層的電路圖案與對應的上層的電路圖案以及傾斜角電漿蝕刻的蝕刻速率圖。 第5A圖、第5B圖、第5C圖、第5D圖、第5E圖、第5F圖與第5G圖繪示根據本揭露之一些實施方式之在經歷傾斜電漿蝕刻之前與之後設置在半導體基板上的被圖案化或蝕刻的目標層、被蝕刻後的目標層的厚度圖、光罩的佈局圖案投影在晶圓上的區域，以及用於測量目標層的厚度的膜厚度測量系統。 第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G、第6H、第6I、第6J、第6K、第6L、第6M與第6N圖繪示根據本揭露之一些實施方式之包含磁隨機存取記憶體(magnetic random access memory；MRAM)的半導體元件與包含MRAM的半導體元件的順序製造製程的剖面圖。 第7圖繪示根據本揭露之一些實施方式之用於在蝕刻上層之後減少上層的電路圖案與下層的對應電路圖案之間的重疊偏移的製程的流程圖。 第8圖繪示根據本揭露之一些實施方式之用於在蝕刻上層之後減少上層的電路圖案與下層的對應電路圖案之間的重疊偏移的控制系統。 第9A圖與第9B圖繪示根據本揭露之一些實施方式之用於在蝕刻上層之後減少上層的電路圖案與下層的對應電路圖案之間的重疊偏移的裝置。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:製程
102:基板
104:保護層設置器
106:晶圓圖案化模組
108:乾式蝕刻器
112:基板
114:圖案遮罩基板
116:蝕刻基板

Claims (20)

  1. 一種用於半導體元件製造的積體電路圖案化的方法，包含： 當具有一已知厚度的一測試層設置於一半導體測試基板上進行一傾斜角電漿蝕刻時，接收該測試層的一厚度變化數據； 確定由該傾斜角電漿蝕刻引起的每個半導體基板位置的一重疊偏移數據，其中該重疊偏移數據是基於接收到的該厚度變化數據來確定的，其中該重疊偏移數據與一半導體基板上的一第一層的複數第一電路圖案與設置於該半導體基板上的該第一層上的一第二層的對應的複數第二電路圖案之間的一重疊相關聯； 在一微影操作的期間，基於該重疊偏移數據調整該半導體基板的一位置，以藉由將對應於該些第二電路圖案的一遮罩的佈局圖案投影到一抗蝕劑層上，圖案化該第二層上的該抗蝕劑層；以及 基於在該抗蝕劑層上的該遮罩的投影的該佈局圖案並使用該傾斜角電漿蝕刻，圖案化該第二層。
  2. 如請求項1所述之方法，其中該重疊偏移數據是基於該傾斜角電漿蝕刻時該測試層的一蝕刻速率來確定的。
  3. 如請求項1所述之方法，更包含： 確定一晶圓在具有最高蝕刻速率的一第一點與具有最低蝕刻速率的一第二點的重疊偏移；以及 在該第一點與該第二點之間擬合一插值函數。
  4. 如請求項1所述之方法，其中該傾斜角電漿蝕刻引起該第二層的非均勻蝕刻，且其中該重疊偏移數據取決於該些半導體基板位置。
  5. 如請求項1所述之方法，其中藉由該重疊偏移數據調整該半導體基板的該位置，以使3σ重疊偏移誤差小於或等於4奈米。
  6. 如請求項1所述之方法，該微影操作更包含： 分別地調整該微影操作的一投影時間，以為一光罩的佈局圖案的每個投影在該第二層上圖案化該抗蝕劑層，以為一整個晶圓上的3奈米臨界尺寸提供1%至2%的臨界尺寸均勻性。
  7. 如請求項1所述之方法，其中基於該重疊偏移數據調整該半導體基板的該位置更包含： 基於對應於該半導體基板的一區域內的四個點的該重疊偏移數據的至少四個值的一平均值，調整該半導體基板的該位置，其中在每個投影中，該遮罩的該些佈局圖案對應於該些第二電路圖案被投影到該抗蝕劑層上。
  8. 一種用於半導體元件製造的積體電路圖案化的方法，包含： 在一測試基板的整個表面區域上設置已知厚度的一測試層； 以一傾斜角度的一電漿蝕刻，蝕刻該測試基板的該測試層； 在該傾斜角電漿蝕刻之後，確定每個半導體基板位置的該測試層的一測試層厚度變化； 確定由該傾斜角電漿蝕刻引起的每個半導體基板位置的一重疊偏移數據，其中該重疊偏移數據是基於確定的該測試層厚度變化來確定的，其中該重疊偏移數據與一半導體基板上的一第一層的複數第一電路圖案與設置於該半導體基板上的該第一層上的一第二層的對應的複數第二電路圖案之間的一重疊相關聯； 在一微影操作的期間，基於該重疊偏移數據調整該半導體基板的一位置，以藉由將對應於該些第二電路圖案的一遮罩的佈局圖案投影到一抗蝕劑層上，圖案化該第二層上的一抗蝕劑層，其中該半導體基板的該些位置是基於該半導體基板的一區域內的該重疊偏移數據的一值調整的，在每個投影中，對應於該些第二電路圖案的該遮罩的該些佈局圖案被投影到該抗蝕劑層上；以及 基於在該抗蝕劑層上的該遮罩的投影的該些佈局圖案並使用該傾斜角電漿蝕刻，圖案化該第二層。
  9. 如請求項8所述之方法，其中該傾斜角電漿蝕刻產生在該測試基板上的該測試層的非均勻蝕刻。
  10. 如請求項8所述之方法，其中該測試層是一薄膜，且該測試層厚度變化是藉由一薄膜厚度測量操作來測量的。
  11. 如請求項8所述之方法，其中該傾斜角電漿蝕刻是離子束蝕刻。
  12. 如請求項8所述之方法，更包含： 當該測試基板以一均勻速度旋轉時，以該斜角度電漿蝕刻，蝕刻該測試基板的該測試層；以及 當該半導體基板以該均勻速度旋轉時，基於該遮罩在該抗蝕劑層上投影的該些佈局圖案並使用該傾斜角度電漿蝕刻，圖案化該第二層。
  13. 如請求項8所述之方法，其中基於該重疊偏移數據的一值調整該半導體基板的該位置更包含： 基於在該半導體基板的一區域內的該重疊偏移數據的一中間值調整該半導體基板的該位置，其中在每個投影中，對應於該些第二電路圖案的該遮罩的該些佈局圖案被投影到該抗蝕劑層上。
  14. 如請求項8所述之方法，該電漿蝕刻滿足下列兩者之一： 相對於該電漿蝕刻的一離子束，傾斜該半導體基板的一表面；或 以一傾斜角度，撞擊該電漿蝕刻的該離子束到該半導體基板上。
  15. 一種用於製造半導體元件的系統，包含： 一主控制器； 一分析器模組，耦合至該主控制器； 一電漿蝕刻裝置，包含： 一電漿束產生器，配置以產生一電漿束； 一蝕刻腔； 一載物台，配置以將一基板保持在該蝕刻腔中； 一流速控制器，耦合至該電漿束產生器；以及 一蝕刻控制電路，耦合至該電漿束產生器並配置以引起對該電漿束的一傾斜角； 一曝光裝置，包含： 一反射遮罩； 一載物台，耦合至一載物台控制器，其中該載物台控制器耦合至該主控制器； 一基板，具有設置於該基板上的一光阻層； 一輻射源，配置以產生一輻射束； 一照明光學系統，包含一或多個第一光學組件，配置以將該輻射束投影到該反射遮罩上；以及 一投影光學系統，包含一或多個第二光學組件，配置以將來自該反射遮罩的一反射輻射束投影到該基板的該光阻層上， 其中該分析器模組配置以： 接收由該傾斜角度電漿蝕刻引起的每個半導體基板位置的一重疊偏移數據，其中當一均勻厚度半導體層經歷該傾斜角度電漿蝕刻於一預定時間量時，該重疊偏移數據是基於接收到的厚度變化數據來確定的，且其中該重疊偏移數據與一半導體基板上的一第一層的複數第一電路圖案與設置於該半導體基板上的該第一層上的一第二層的對應的複數第二電路圖案之間一重疊相關聯。
  16. 如請求項15所述之系統，其中該蝕刻控制電路配置以向該電漿束施加一電場或施加一磁場，以引起對該電漿束的該傾斜角。
  17. 如請求項15所述之系統，其中該電漿蝕刻裝置更包含： 一膜厚度測量裝置，其中該電漿蝕刻裝置配置以對設置在一測試晶圓上的該均勻厚度半導體層進行該預定時間量的該傾斜角電漿蝕刻，其中該膜厚度測量裝置配置以測量該測試晶圓上的剩餘半導體層的厚度值並將測量的該些厚度值發送到該分析器模組，且其中該分析器模組配置以基於測量的該些厚度值確定每個半導體基板位置的該重疊偏移數據。
  18. 如請求項15所述之系統，其中該主控制器配置以： 從該分析器模組接收每個半導體基板位置的該重疊偏移數據； 發送每個半導體基板位置的該重疊偏移數據至該曝光裝置的該載物台控制器；以及 在開啟該輻射源之前，命令該曝光裝置的該載物台控制器藉由該重疊偏移數據移動該載物台，以投影該反射遮罩的佈局圖案到該基板的該光阻層上。
  19. 如請求項18所述之系統，其中該曝光裝置更包含： 一輻射控制器，耦合至該輻射源，其中該主控制器配置以： 命令該輻射控制器調整該輻射源開啟的一時間量，以調整於該基板的該光阻層上成像該反射遮罩的該些佈局圖案的一投影能量。
  20. 如請求項18所述之系統，其中該電漿蝕刻裝置的該流速控制器耦合至該主控制器，且該主控制器配置以命令該流速控制器調整該電漿束的一強度。
TW110147775A 2021-08-31 2021-12-20 用於半導體元件製造的積體電路圖案化的方法 TW202312269A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/462,569 US11749570B2 (en) 2021-08-31 2021-08-31 Etch monitoring and performing
US17/462,569 2021-08-31

Publications (1)

Publication Number Publication Date
TW202312269A true TW202312269A (zh) 2023-03-16

Family

ID=84695360

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110147775A TW202312269A (zh) 2021-08-31 2021-12-20 用於半導體元件製造的積體電路圖案化的方法

Country Status (3)

Country Link
US (2) US11749570B2 (zh)
CN (1) CN115527852A (zh)
TW (1) TW202312269A (zh)

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10049918B2 (en) 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Directional patterning methods
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR102434050B1 (ko) * 2016-12-02 2022-08-19 에이에스엠엘 네델란즈 비.브이. 에치 파라미터를 변화시키는 방법
US20220102118A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Etch apparatus for compensating shifted overlayers

Also Published As

Publication number Publication date
CN115527852A (zh) 2022-12-27
US11749570B2 (en) 2023-09-05
US20240030073A1 (en) 2024-01-25
US20230062426A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US9478421B2 (en) Optically tuned hardmask for multi-patterning applications
US11705369B2 (en) Fully self-aligned via with selective bilayer dielectric regrowth
US10495970B2 (en) Critical dimension uniformity
US11953826B2 (en) Lined photobucket structure for back end of line (BEOL) interconnect formation
US10490416B2 (en) Structures and methods for improved lithographic processing
US9984930B2 (en) Method for processing a carrier
TW202002075A (zh) 半導體元件製造方法
US5580826A (en) Process for forming a planarized interlayer insulating film in a semiconductor device using a periodic resist pattern
TW202312269A (zh) 用於半導體元件製造的積體電路圖案化的方法
US11894270B2 (en) Grating replication using helmets and topographically-selective deposition
US8034721B2 (en) Manufacturing method of semiconductor device
CN110660661A (zh) 半导体元件制造方法
KR100724271B1 (ko) 반도체 소자의 제조 방법
US11776810B2 (en) Method of forming a semiconductor device
US11392036B2 (en) Photoresist and method
US20230010146A1 (en) Semiconductor device and manufacturing methods thereof
US20240047223A1 (en) Substrate processing method and substrate processing apparatus
US20230260790A1 (en) Semiconductor device and methods of formation
US20230062401A1 (en) Test structure for void and topography monitoring in a flash memory device
TW202333209A (zh) 半導體裝置的形成方法
JP2009088225A (ja) 半導体装置の製造方法、半導体製造装置及び記憶媒体
JP4394627B2 (ja) 自己整合パターンの製造方法およびそれを用いた半導体装置
CN115050624A (zh) 制造半导体装置的方法与半导体制造工具