CN1155219A - Mpeg解码系统中的系统时钟恢复装置 - Google Patents

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Abstract

一个MPEG解码系统中的系统时钟恢复装置,包括:一解包装置,用于解开所接收的流,输出表示视频解码时间的解码时间数据、系统时钟值和视频基本流;一检测器,利用解包器的视频基本流检测视频缓冲检验器(VBV)的延迟值,并产生一个检测指示信号,指示被检测的VBV延迟值的时间点;和一系统时钟发生器,按照解包装置的解码时间数据和系统时钟值、检测器的VBV延迟值和检测指示信号,改变当前系统时钟和当前系统定时时钟。

Description

MPEG解码系统中的系统时钟恢复装置
本发明涉及一个MPEG解码系统中的系统时钟恢复装置,特别是涉及这样一个MPEG解码系统的系统时钟恢复装置,该装置,即使在传送流中的程序时钟基准(PCR)或程序流中的系统时钟基准(SCR)出现跳动,也能产生正确的系统时钟。
在MPEG编码系统中,一个或多个原始的视频和音频和其它的数据流被结合成为适合存储或传送的单一或多个数据流。为了执行这个系统编码,视频和音频数据按照MPEG国际标准被编码,所得到的被压缩的原始流被包起来,形成被包的原始流(PES)包。多个PES包结合,形成程序流(以后称做PS流)或传送流(以后称做TS流),以便记录在存储介质上或被传送。
PS流被设计用在无错误情况,而TS流被设计用在可能产生错误的情况,例如,在具有损失或噪音的介质上进行存储或发送。由于PS和TS流可以互相转化,TS流的结构就将结合图1A-1D在下面进行描述。
图1A中的视频信号基本流包括在每一个图象中都有的一个图象启动码和视频缓冲检验器(VBV)延迟值(VBV_延迟),并且该视频信号基本流被用于形成如图1B中所示的PES包。PES包包括PES包数据,它具有图象启动码,VBV延迟数据,视频数据和一个PES包头。PES包头包括一个解码定时标记(DTS),它表示一个解码时间。如图1C所示,TS包包括一个TS包头,TS包头包括一个表示系统时钟值的PCR和一个TS流中的有效负载。部分PES包被装载于有效负载之中。多个TS包被复合而形成TS流,如图1D所示。在图1D中,“V”表示视频数据,“A”表示音频数据,“D”表示其它数据,音频数据和其它数据被封包的情况与视频数据类似。并且,在PS流的情况中,SCR表示系统时钟值的方式与PCR相同。
在“MPEG-2系统CD,ISO/IEC 1-13818,1993年11月8日,第89-93页”中公开了与系统时钟的恢复有关的锁相环电路(PLL)和与SCR和PCR有关的技术。接收TS流或PS流的解码系统中的PLL电路根据PCR或SCR恢复系统时钟。被恢复的时钟被用于产生复合视频采样时钟和色副载波。
不过,由于重新复合或网络传送,在实际存在于解码系统中的PCR或SCR值和在编码系统中产生的原始值之间就产生一个差。这样,计时的跳动就会造成系统时钟频率的波动,引起麻烦,恢复系统时钟不能被用于解码系统。
为了解决上述问题,本发明的目的是提供一个MPEG解码系统中的系统时钟恢复装置,以便即使程序时钟基准或系统时钟基准产生跳动,利用被接收的传送流或程序流,也能产生正确的系统时钟。
为了实现本发明的上述目的,提供一个在解码系统中的系统时钟恢复装置,以便对接收的MPEG的传送流或程序流形式的系统编码流进行解码,系统时钟恢复装置包括:
解包装置,用于解开所接收的流,并输出表示视频解码时间的解码时间数据、系统时钟值和视频基本流;
检测装置,利用解包装置的视频基本流,检测视频缓冲检验器(VBV)的延迟值,并产生一个检测指示信号,以指示VBV的延迟值的检测时间点;和
系统时钟产生装置,按照解码时间数据和解包装置的系统时钟值和VBV延迟值和检测装置的检测指示信号,改变当前系统时钟和当前系统定时时钟。
最佳实施例结合附图予以描述,其中:
图1A-1D是解释MPEG的传送流的结构的视图。
图2是本发明最佳实施例系统时钟恢复装置的方块图。
图3A-3B是解释包含程序时钟基准(PCR)跳动或系统时钟基准(SCR)跳动的系统定时时钟(STC)和一个解码定时标记(DTS)之间关系的视图。
图4是图2的系统时钟发生器的详细方块图。
本发明的最佳实施例在下面结合附图予以详细描述。
图2示出利用图1所示TS流的系统时钟恢复装置,解包装置10解开所接收的TS流,得到视频基本流,DTS和PCR。这里,PCR通过重新复合而被检测,与DTS的检测时间点无关,或与下面描述的VBV延迟值(VBV延迟)的检测时间点无关。结果是,PCR有跳动。解包装置10输出所得到的DTS和PCR到系统时钟发生器30,并输出视频基本流到第一检测器21。解包装置10被设计成,通过一个内部锁存器被锁存,直到VBV延迟值(VBV_延迟)从具有相同DTS的PES包被检出为止。
第一检测器21检测来自接收视频基本流的图象启动码,并把收到的视频基本流和检测到的图象启动码一起输送到第二检测器22。第二检测器22根据在第一检测器22中检测到的图象启动码检测在每个图象中存在的VBV延迟值。每当VBV延迟值已经被检出的时候,第二检测器22就输出显示VBV延迟值的检测的检测指示信号(VBV检测),和所检出的VBV延迟值(VBV_延迟)到系统时钟发生器30。第二检测器22还把来自第一检测器21的数据输入输送到VBV缓冲器23。VBV缓冲器23按照系统时钟发生器30提供的STC把存储数据送给可变长度解码器24。VBV缓冲器23按照显示数据存储程度的缓冲器占有率把存储数据送给可变长度解码器24。具体地说,当缓冲器占有率满足下面等式(1)
          VBV_延迟n=(90,000×Bn)/R           (1)的时候,VBV缓冲器23就输出存储数据到可变长度解码器24。
此处,VBV延迟n是第n个图象的VBV延迟值,Bn是用与第n个图象相应等式(1)计算的一个缓冲器占有率,R是视频基本流的传送速率。VBV缓冲器23输出存储数据给可变长度解码器24,是在缓冲器占有率变成Bn的时刻,从这一时刻起,可变长度解码启动。因此,当实际的VBV缓冲器23的缓冲器占有率变成Bn的时候,该时间点就变成可变长度解码的启动时间点。可变长度解码器24执行与VBV缓冲器23提供的数据有关的公知的可变长度解码操作并输出解码数据。
同时,系统时钟发生器30,即使当PCR出现跳动的时候,利用解包器10的DTS和PCR、第二检测器22的VBV延迟值和检测指示信号,产生正确的系统时钟。在解释系统时钟发生器30以前,在出现PCR跳动和不出现PCR跳动两种情况之间的可变长度解码启动时间点的差,将在下面结合图3A-3B予以描述。
图3A表示当PCR中出现跳动时STC和DTS之间的关系。图3B表示当PCR中没出现跳动时STC和DTS之间的关系。图3A的(真实VBV延迟_STCn)点表示第n个图象的VBV延迟值在第二检测器22中被检出时刻上的STC值。图3B中点(理想VBV延迟STCn)表示PCR中无跳动情况下,在第二检测器22中,第n个图象的VBV延迟值被检出时刻上的STC值。同时,图3A和3B中的STCn和DTSn分别表示系统定时时钟和第n个图象的解码定时标记。
STC的值,与当实际VBV缓冲器23的缓冲器占有率变成Bn时刻上,可变长度解码操作的启动时间点上,VBV延迟值(VBV_延迟n)和VBV延迟检测时间值(理想VBV延迟STCn)的和一致。因此,如果在理想无跳动的情况下,当VBV缓冲器23的实际缓冲器占有率等于用第n个图象的VBV延迟值(VBV_延迟n)计算的缓冲器占有率Bn时,STCn的值就等于DTSn的值。不过,当存在跳动时,当实际缓冲器占有率等于计算的缓冲器占有率Bn时,STCn的值就有一个由于跳动引起的STC差。因此,STCn的值就与DTSn的值不匹配。
图4中所示系统时钟发生器30包括:一个第一减法器S1,用于接收DTSn和VBV延迟值(VBV_延迟n),它们分别与来自解包装置10的第n个图象和第二检测器22有关;和一个由其余方块组成的PLL电路。
图4中,由解包装置10提供的PCR被分别提供给第二减法器S2和选择器34。选择器34根据解包器10的PCR的值产生系统时钟,并且当解码系统被接通并且有一个信道改变的时候,受所加负载信号的控制,把来自解包器10的PCR发送到计数器35。在这种情况下,PCR的值等于计数器35的输出值。因此,一个电压控制振荡器(VCO)33在预定的振荡频率上振荡。VCO33产生的STC被加到选择器34上。来自VCO33的系统时钟的频率在MPEG情况下是27MHz。当负载信号LOAD未被加于其上的时候,选择器34提供来自VCO33的时钟输出。
同时,第一减法器S1从表示解码时间的STCn中减去VBV延迟值(VBV_延迟n),并输出参考图3B描述的VBV延迟检测时间值(理想_VBV_延迟STCn)。因此,当PCR中出现跳动的时候,第一减法器S1输出一个有效的VBV延迟检测时间值。这里,当选择器34把VCO33的时钟提供给计数器35的时候,第一计数器37接收由分频器36产生频率为90KHz的时钟,分频器36以1/300频率比分频输入时钟的频率。第一计数器37是一个33位计数器,它通过表示检测VBV延迟值的一个检测指示信号(VBV_检测)能够被予置,该VBV延迟值涉及第n个图象,并且根据90KHz输入时钟计数由第一减法器S1所加的VBV延迟检测时间值(理想VBV_延迟_STCn),从而输出计数结果。第一计数器37的输出通过乘法器39提供给加法器A,乘法器将输入乘以300。第二计数器38是一个9位计数器,它通过加在清零端的90KHz时钟清零,并且计数由选择器34输出又加到时钟端的频率为27MHz的系统时钟。每当计数值变到300,第二计数器38就设定计数值到“0”。计数器38的输出被加到加法器A。加法器A把乘法器39和第二计数器38的输出相加并把加得的结果提供给第二减法器S2。
第二减法器S2从解包装置10的PCR的值中减去计数器35的输出值并把所得值提供给数字/模拟(D/A)转换器31。一个增益控制器32控制D/A转换器31的输出信号的增益,以便用于VCO33中。因此,VCO33产生跳动被补偿频率点的STC。
关于传送流的上述实施例已经被描述了。但是,对于本领域普通技术人员来说,显然,程序流也可以以和传送流相同的方式被运用于可变长度解码系统中。
如上所述,本发明的MPEG解码系统的系统时钟恢复装置,即使在程序时钟基准(PCR),或系统时钟基准(SCR)中出现跳动,也能产生正确的系统时钟。正确系统时钟产生使数据能准确地被可变长度解码。并且,正确的系统时钟可以防止在VBV缓冲器中,由于不正确系统计时时钟而造成的上溢和下溢。
上面只是对于本发明的某个实施例作了专门描述,很显然,对其可以进行许多修改而不脱离本发明的精神和范围。

Claims (9)

1、一个解码系统中的系统时钟恢复装置,用于对收到的MPEG的传送流或程序流形式的系统编码流进行解码,该系统时钟恢复装置包括:
解包装置,用于解开所收到的流,并输出表示视频解码时间的解码时间数据、系统时钟值和视频基本流;
检测装置,利用上述解包装置的视频基本流检测视频缓冲检验器(VBV)的延迟值,并产生一个检测指示信号,指示被检测的VBV的延迟值的时间点;以及
系统时钟发生装置,用于按照上述解包装置的解码时间数据和系统时钟值和VBV延迟值和上述检测装置的检测指示信号。
2、按照权利要求1的系统时钟恢复装置,其中上述检测装置包括:
一个第一检测器,利用视频基本流检测图象启动码;和
一个第二检测器,根据上述第一检测器检测的图象启动码检测VBV延迟值。
3、按照权利要求1的系统时钟恢复装置,其中上述系统时钟发生装置包括:
一个减法器,用于从解码时间数据值中减去VBV延迟值,并产生一个VBV延迟检测时间值;和
一个锁相环(PLL)电路,按照上述解包装置的系统时钟值,产生当前系统时钟,并且按照所检测的指示信号和上述减法器的VBV延迟检测时间值,改变当前系统时钟的频率。
4、按照权利要求3的系统时钟恢复装置,其中上述减法器对同一个图象从解码时间数据值中减去VBV延迟值。
5、按照权利要求3的系统时钟恢复装置,其中上述VBV延迟检测时间值是时间点的时间值,这个时间点为在系统时钟值中不存在跳动时检测VBV延迟值的时间点。
6、按照权利要求3的系统时钟恢复装置,其中上述PLL电路包括:
一个减法器,用于计算上述解包装置的系统时钟值和当前系统时钟值之间的差值;
一个振荡器,用于执行按照上述减法器计算的差值改变当前系统时钟的频率的振荡操作;和
一个计数部分,利用所检测的指示信号、VBV延时检测时间值和上述振荡器的系统时钟,产生当前系统的时钟值。
7、按照权利要求6的系统时钟恢复装置,其中上述计数部分包括:
一个分频器,把当前系统时钟频率分为1/300倍,并输出该分频系统时钟;
一个第一计数器,它能够通过检测指示信号被预置,并利用上述分频器的被分频的系统时钟作时钟,计算VBV延迟检测时间值;
一个第二计数器,它通过上述分频器的被分频的系统时钟清零,并且利用当前系统时钟作为时钟执行计数操作;
一个乘法器,把上述第一计数器的输出值乘以300;和
一个加法器,把上述第一计数器的输出值和上述第二计数器的输出值相加。
8、按照权利要求6的系统时钟恢复装置,还包括一个选择器,用于按照上述解包装置的系统时钟产生系统时钟,并有选择地提供上述振荡器的系统时钟和所产生的系统时钟给上述计数器,以响应上述解码系统的电源接通或信道改变。
9、按照权利要求8的系统时钟恢复装置,其中,当电源接通或信道改变的时候,上述选择器提供所产生的系统时钟给上述计数器,而在其它情况下,把上述振荡器的系统时钟提供给上述计数器。
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