CN115515395A - 一种电路阵列和电子设备 - Google Patents
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Abstract
本发明公开了一种电路阵列和电子设备，电路阵列包括阵列排布的多个电路单元；电路单元包括受热电路和至少部分围绕受热电路的加热电路；加热电路包括写入模块、存储模块和加热模块；写入模块通过存储模块与加热模块电连接；写入模块用于写入数据信号至存储模块；加热模块用于根据存储模块中存储的信号控制加热温度。采用上述技术方案，使得受热电路均能够处于最佳工作温度，确保受热电路在低温环境下仍可以稳定工作，进而提高电路阵列的性能和使用寿命。
Description
技术领域
本发明涉及电路技术领域，尤其涉及一种电路阵列和电子设备。
背景技术
传感器阵列或电池阵列由于其微型化和柔性化的特点，低温下的性能及工作效率大幅降低，严重影响正常使用及使用寿命，致使其性能及工作效率降低。若要保持传感器或电池阵列的性能时，不可避免的增加阵列中传感器或电池的数量，导致厚度和/或尺寸增加。
因此，如何在低温环境下，确保传感器阵列或电池阵列具有较佳的性能，成为当前亟待解决的技术问题。
发明内容
本发明提供了一种电路阵列和电子设备，以使得传感器阵列或电池阵列在低温环境下具有较佳的性能。
根据本发明的一方面，提供了一种电路阵列，包括：阵列排布的多个电路单元；所述电路单元包括受热电路和至少部分围绕所述受热电路的加热电路；
所述加热电路包括写入模块、存储模块和加热模块；所述写入模块通过所述存储模块与所述加热模块电连接；所述写入模块用于写入数据信号至所述存储模块；所述加热模块用于根据所述存储模块中存储的信号控制加热温度。
根据本发明的另一方面，提供了一种电子设备，包括：上述电路阵列。
本发明的技术方案，通过将加热电路和受热电路集成于同一电路单元中，使得加热电路和受热电路可以集成在同一基板上，有利于电路阵列的轻薄化和制备工艺的简单化；通过将加热电路和受热电路集成在一起，可实现单个受热电路的精准位点的加热，可操控性强，在电路阵列的局部温度较低时，可以使得仅对温度较低的区域进行加热，有利于电路阵列的低功耗；此外，加热电路中的写入模块可以写入不同电位的数据信号，且通过存储模块存储相应的信号，使得加热电路的加热模块可以实现不同的加热功率和加热时间，进而实现不同的温度控制，使得受热电路均能够处于最佳工作温度，确保受热电路在低温环境下仍可以稳定工作，进而提高电路阵列的性能和使用寿命。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种电路阵列的结构示意图；
图2为本发明实施例提供的一种电路单元的结构示意图；
图3为本发明实施例提供的一种受热电路的结构示意图；
图4为本发明实施例提供的一种加热电路的具体结构示意图；
图5为本发明实施例提供的又一种电路阵列的结构示意图；
图6为本发明实施例提供的一种电路阵列的膜层俯视结构示意图；
图7为本发明实施例提供的沿图6中AA’截面的一种电路阵列的剖面结构示意图；
图8为本发明实施例提供的沿图6中BB’截面的一种电路阵列的剖面结构示意图；
图9为本发明实施例提供的沿图6中CC’截面的一种电路阵列的剖面结构示意图；
图10为本发明实施例提供的一种加热电路的结构示意图；
图11为本发明实施例提供的又一种加热电路的具体结构示意图；
图12为本发明实施例提供的一种加热电路的驱动时序图；
图13为本发明实施例提供的又一种加热电路的结构示意图；
图14为本发明实施例提供的又一种加热电路的具体结构示意图；
图15为本发明实施例提供的又一种加热电路的结构示意图；
图16为本发明实施例提供的又一种加热电路的具体结构示意图；
图17为本发明实施例提供的一种电子设备的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术所述，传感器阵列或电池阵列虽然厚度较小，却无法满足性能要求；若为了满足性能要求，需要增加传感器或电池的数量，这将不利于电路阵列的低功耗，也不利于电路阵列的微型化；同时传感器或电池长期处于低温环境严重影响正常使用，还会导致使用寿命缩短，非常不环保。
为解决上述技术问题，本发明实施例提供一种电路阵列，包括阵列排布的多个电路单元；电路单元包括受热电路和至少部分围绕受热电路的加热电路；加热电路包括写入模块、存储模块和加热模块；写入模块通过存储模块与加热模块电连接；写入模块用于写入数据信号至存储模块；加热模块用于根据存储模块中存储的信号控制加热温度。
采用上述技术方案，通过将加热电路和受热电路集成于同一电路单元中，使得加热电路和受热电路可以集成在同一基板上，有利于电路阵列的轻薄化和制备工艺的简单化；通过将加热电路和受热电路集成在一起，可实现单个受热电路的精准位点的加热，可操控性强，在电路阵列的局部温度较低时，可以使得仅对温度较低的区域进行加热，有利于电路阵列的低功耗；此外，加热电路的写入模块可以写入不同电位的数据信号，且通过存储模块存储相应的信号，使得加热电路的加热模块可以实现不同的加热功率和加热时间，进而实现不同的温度控制，使得受热电路均能够处于最佳工作温度，确保受热电路在低温环境下仍可以稳定工作，进而提高电路阵列的性能和使用寿命。
以上是本发明的核心思想，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。以下将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
图1为本发明实施例提供的一种电路阵列的结构示意图，图2为本发明实施例提供的一种电路单元的结构示意图。参考图1和图2，电路阵列01包括阵列排布的多个电路单元02；电路单元02包括受热电路10和至少部分围绕受热电路的加热电路20；加热电路20包括写入模块21、存储模块22和加热模块23；写入模块21通过存储模块22与加热模块23电连接；写入模块21用于写入数据信号至存储模块22；加热模块23用于根据存储模块22中存储的信号控制加热温度。
其中，电路阵列01可采用刚性基板或柔性基板，受热电路10和加热电路20可集成在同一基板上，受热电路10和加热电路20之间可互不连接，加热电路20可至少为与其同属一个电路单元02中的受热电路10加热，使得受热电路10工作在所需的温度范围内。加热模块23包括但不限于金属电阻丝或晶体管等有源或无源器件。
图3为本发明实施例提供的一种受热电路的结构示意图。参考图3，受热电路10包括但不限于传感器或薄膜电池等工作模块11，受热电路10还可包括驱动模块12，驱动模块12可通过第一电极14和第二电极15与传感器或薄膜电池等工作模块11电连接，以驱动工作模块11工作。驱动模块12可采用非晶硅、金属氧化物、低温多晶硅等材料制备。传感器或薄膜电池等工作模块11可以通过溅射、沉积、光刻等工艺直接制备在驱动模块12远离基板13的一侧；或者，还可以通过巨量转移或贴附工艺的方式将传感器或薄膜电池等工作模块11转移至驱动模块12远离基板13的一侧。
示例性的，当工作模块11包括传感器时，工作模块11可以包括需要在高温条件下工作的传感器，例如可以是半导体气敏传感器，可检测一氧化碳、乙醇、氢气、甲烷等危险气体。半导体气敏传感器需要在一定的温度下工作，在一定的温度下，被测气体到达半导体气敏传感器的半导体表面并与吸附在半导体表面的氧气发生化学反应的过程中伴随电荷转移，可引起半导体气敏传感器内的半导体电阻的阻值发生变化，通过测量半导体电阻的阻值变化就可以实现对危险气体的检测；当温度过低时，氧气无法很好的吸附在半导体表面，会导致半导体气敏传感器的检测精度和精测灵敏度较低，无法及时检测到危险气体。例如，以检测甲烷为例，半导体表面在接触空气后会吸附氧气，氧气会捕获并固定半导体内的电子，半导体表面接触到甲烷后，甲烷会与氧气反应，半导体导电性能提升，电阻减小，通过测得半导体电阻变化即可得到空气中甲烷的含量。
示例性的，继续参考图1和图2，加热电路20也可采用非晶硅、金属氧化物、低温多晶硅等材质制备，与受热电路10可制备在同一基板上。加热电路20的写入模块21可接收数据信号Vdata，并将数据信号Vdata传输至存储模块22；存储模块22可存储数据信号Vdata，并将存储的数据信号Vdata传输至加热模块23，以在写入模块21不再写入数据信号Vdata时，存储模块22仍可以将数据信号Vdata传输至加热模块23，使得加热模块23可以持续根据数据信号Vdata持续进行相应功率的加热。需要说明的是，加热电路20还可以包括别的结构，存储模块22除了存储数据信号Vdata外，还可以存储其他信号，本发明实施例对此不做限定。
在一可选的实施例中，加热电路20可位于工作模块11靠近基板13的一侧(图中未示出)，以便于以较快的速度和较大的效率加热。可以理解的是，加热电路20还可以位于驱动模块12远离工作模块11的一侧或位于工作模块11远离驱动模块12的一侧(图中未示出)，或者，加热电路20还可以与驱动模块12同层设置(图中未示出)，可根据实际情况设定受热电路10和加热电路20的相对位置，本发明实施例对此不做限定。
本发明实施例，通过将加热电路和受热电路集成于同一电路单元中，使得加热电路和受热电路可以集成在同一基板上，有利于电路阵列的轻薄化和制备工艺的简单化；通过将加热电路和受热电路集成在一起，可实现单个受热电路的精准位点的加热，可操控性强，在电路阵列的局部温度较低时，可以使得仅对温度较低的区域进行加热，有利于电路阵列的低功耗；此外，加热电路的写入模块可以写入不同电位的数据信号，且通过存储模块存储相应的信号，使得加热电路的加热模块可以实现不同的加热功率和加热时间，进而实现不同的温度控制，使得受热电路均能够处于最佳工作温度，确保受热电路在低温环境下仍可以稳定工作，进而提高电路阵列的性能和使用寿命。
可选的，图4为本发明实施例提供的一种加热电路的具体结构示意图。参考图4，写入模块21包括写入晶体管T1、数据信号端DATA和第一扫描端SCAN1；写入晶体管T1的栅极与第一扫描端SCAN1电连接，写入晶体管T1的第一极与数据信号端DATA电连接，写入晶体管T1的第二极与存储模块22电连接。
具体的，第一扫描端SCAN1可以输出第一扫描信号scan1，第一扫描信号scan1的使能电平可以控制写入晶体管T1的导通，写入晶体管T1导通时，数据信号端DATA的数据信号Vdata可以写入存储模块22；第一扫描信号scan1的非使能电平可以控制写入晶体管T1的断开。
示例性的，以写入晶体管T1为N沟道晶体管为例，第一扫描信号scan1的使能电平为高电平，非使能电平为低电平。数据信号端DATA可以在数据写入阶段提供数据信号Vdata，第一扫描端SCAN1可以提供第一扫描信号scan1，控制写入晶体管T1的导通或断开。当第一扫描信号scan1为高电平时，写入晶体管T1导通，数据信号Vdata可以写入存储模块22；当第一扫描信号scan1为低电平时，写入晶体管T1断开，数据信号Vdata停止写入存储模块22。可以理解的是，写入晶体管T1也可以为P沟道晶体管，此时，第一扫描信号scan1的使能电平为低电平，非使能电平为高电平时，不同之处在于第一扫描信号scan1用于控制写入晶体管T1的导通或断开的电信号的电位相反，相同之处可参照上文的描述，在此不再赘述。
为便于描述和理解，下文中提到的晶体管均以N沟道晶体管为例进行说明，不再赘述P沟道晶体管时的情况。
可选的，图5为本发明实施例提供的又一种电路阵列的结构示意图。参考图5，电路阵列01还包括信号驱动电路03、温度传感器04和信号处理电路05。信号驱动电路03与多条扫描线031电连接；位于同一个行的至少部分加热电路20的写入模块21与同一条扫描线031电连接；信号驱动电路03用于为加热电路20的写入模块21提供扫描信号。温度传感器04与信号处理电路05电连接；信号处理电路05与多条数据线051电连接；位于同一个列的至少部分加热电路20的写入模块21与同一条数据线051电连接；温度传感器04用于检测电路阵列01的温度值；信号处理电路05用于根据温度传感器04检测的温度值为加热电路20的写入模块21提供相应的数据信号Vdata；写入模块21用于根据扫描信号将数据信号Vdata写入至存储模块22。
示例性的，信号驱动电路01可为加热电路20的写入模块21提供第一扫描信号scan1，扫描线031可与写入模块21的第一扫描端SCAN1电连接，信号处理电路可为加热电路20提供数据信号Vdata，数据线051可与写入模块21的数据端DATA电连。温度传感器04可将检测到的电路阵列01的温度值传输至信号处理电路05，信号处理电路05可根据温度传感器04检测的温度值输出合适大小的数据信号Vdata，使得加热电路20的加热模块23可以以合适的加热功率加热。信号驱动电路03可包括阵列基板上栅驱动集成(Gate Driven onArray，GOA)电路，该GOA电路可以依次向各行的写入模块21提供第一扫描信号scan1的使能电平，使得每次只有位于该行的各加热电路20中的写入模块21中的写入晶体管T1可以导通，信号处理电路05可以分别向该行的各加热电路20中的写入模块21提供相同或不同的数据信号Vdata，各加热电路20中的存储模块22可以根据接收的数据信号Vdata存储相应的信号，进而使得各加热电路20中的加热模块23可以根据存储模块22的存储信号进行加热，可以精准控制位于该行的各加热电路20中的加热模块23的加热功率；位于该行的各加热电路20中的存储模块22可以存储各写入模块21写入的数据信号Vdata，当信号处理电路05向位于该行的各写入模块21提供第一扫描信号scan1的非使能电平时，由于存储模块22中存储的数据信号Vdata，使得位于该行的各加热模块23仍可以继续加热；在上一行加热电路20的各存储模块22完成对数据信号Vdata的存储后，控制完位于该行的各加热模块23的加热功率后，GOA电路开始向上一行的各加热电路20中的写入模块21提供第一扫描信号scan1的非使能电平，并向下一行的各加热电路20中的写入模块21提供第一扫描信号scan1的使能电平，以能够对下一行的各加热电路20中的加热模块23的加热功率进行控制，以此类推，可以分别对电路阵列01中所有加热电路20中的加热模块23的加热功率进行控制。
如此，通过温度传感器04可以检测出电路阵列01中各行或各个受热电路所在区域的温度，信号驱动电路03和信号处理电路05可以控制加热电路20进行加热，使得电路阵列01中的受热电路10可以处于最佳的工作温度；信号驱动电路03通过多条扫描线031与位于同一行的加热电路20的写入模块21电连接，以及信号处理电路05通过多条数据线051与位于同一列的加热电路20的写入模块21电连接，从而可实现单个受热电路10的精准位点的加热，有利于电路阵列01的低功耗，并使各个受热电路10均能够处于最佳工作温度，确保受热电路10在低温环境下仍可以稳定工作，进而提高受热电路10的性能和使用寿命。
可以理解的是，加热电路20还可以包括其他模块，信号驱动电路03还可以向写入模块21和/或其他模块提供除第一扫描信号scan1之外的其他扫描信号，本发明实施例对此不做具体限定；信号处理电路05还可以向写入模块21和/或其他模块提供除数据信号Vdata之外的其他信号，例如初始化信号、复位信号、脉冲信号等，本发明实施例对此也不做具体限定。
可选的，继续参考图4，存储模块22包括存储电容C1和固定信号端GND。存储电容C1的第一极板与写入模块21电连接于第一节点N1；存储电容C1的第一极板还与加热模块23电连接于第一节点N1；存储电容C1的第二极板与固定信号端GND电连接。
示例性的，存储电容C1的第二极板一直与固定信号端GND电连接，存储电容C1的第二极板一直有固定信号写入，当储存电容C1的第一极板也有信号写入时，储存电容C1的两端均有信号写入，存储电容C1可以根据第一极板和第二极板的电位进行信号存储。当写入模块21停止将数据信号Vdata写入第一节点N1时，在存储电容C1及与储存电容C1的第二极板连接的固定信号端GND的作用下，加热模块23可以根据存储模块22中的存储信号继续加热。
可选的，继续参考图4，加热模块23包括至少一个加热晶体管T2、第一电源端VDD和第二电源端VSS。加热晶体管T2的栅极与存储模块22电连接，加热晶体管T2的第一极与第一电源端VDD电连接，加热晶体管T2的第二极与第二电源端VSS电连接。
示例性的，写入模块21可以将数据信号Vdata写入存储模块22，存储模块22内存储的信号可以控制加热晶体管T2的栅极电压，结合第一电源端VDD或第二电源端VSS可以控制加热晶体管T2的打开程度，从而控制加热晶体管T2的电阻，可以实现对加热晶体管T2内电流大小的控制，其中，加热晶体管T2内的电流从第一电源端VDD流向第二电源端VSS。加热晶体管T2的电阻远大于金属电阻丝的电阻，同样的加热功率下，加热晶体管T2内具有更小的电流，通过加热晶体管T2进行加热，可以降低导线的电流密度，加热效果更好。
可以理解的是，加热模块23可以仅包括一个加热晶体管T2，也可以包括多个加热晶体管T2。当加热模块23包括多个加热晶体管T2时，多个加热晶体管T2可以并联连接，多个加热晶体管T2的栅极均与存储模块22电连接，多个加热晶体管T2的第一极均与第一电源端VDD电连接，多个加热晶体管T2的第二极均与第二电源端VSS电连接。多个加热晶体管T2并联，可以增加加热模块23的耐压值，并实现更高的加热功率。
需要说明的是，图中仅示例性的示出了加热模块23包括两个加热晶体管T21和T22，加热模块23中加热晶体管T2的数量可根据实际需求设定，本发明实施例对此不做具体限定。
在一可选的实施例中，第二电源端VSS可复用为固定信号端GND，如此，可减少与第二电源端VSS或固定信号端GND电连接的连接走线的数量，有利于电路阵列01的轻薄化。
此外，在信号端复用的前提下，膜层结构也可以复用或器件结构设置为一体结构，以减少连接走线和连接孔的数量，节省空间，提高电路阵列01的集成度并降低制备成本。
示例性的，图6为本发明实施例提供的一种电路阵列的膜层俯视结构示意图，图7为本发明实施例提供的沿图6中AA’截面的一种电路阵列的剖面结构示意图，图8为本发明实施例提供的沿图6中BB’截面的一种电路阵列的剖面结构示意图，图9为本发明实施例提供的沿图6中CC’截面的一种电路阵列的剖面结构示意图。参考图6-图9，受热电路10的驱动模块12包括驱动晶体管，驱动晶体管的栅极123与扫描控制线L-123电连接；驱动晶体管的第一极121与驱动线L-121电连接；驱动晶体管的第二极122通过过孔H-14与第一电极14(图中未示出)电连接；受热电路10还包括电源信号线L-124，电源信号线L-124通过过孔H-15与第二电极15(图中未示出)电连接。扫描控制线L-123用于向驱动晶体管传输扫描控制信号；驱动线L-121用于向驱动晶体管传输作用于工作模块11的驱动信号；电源信号线L-124用于向工作模块11提供电源信号，使得工作模块11内形成通路。
其中，驱动晶体管的栅极123与扫描控制线L-123可为一体结构，驱动晶体管的第一极121与驱动线L-121可为一体结构，以减少连接走线和连接孔的数量，节省空间，提高电路阵列01的集成度并降低制备成本。
继续参考图6-图9，加热电路20包括写入晶体管T1、存储电容C1，以及加热晶体管T21和T22，写入晶体管T1栅极与扫描线031电连接，写入晶体管T1的第一极201与数据线051电连接，写入晶体管T1的第二极202与存储电容C1的第一极板C1-1电连接于第一节点N1；存储电容C1的第二极板C1-2与固定信号端GND电连接，固定信号端GND通过过孔H-GND与固定信号线(图中未示出)电连接；加热晶体管T21的栅极和加热晶体管T22的栅极均与第一节点N1电连接，加热晶体管T21的第一极和加热晶体管T22的第一极均与第一电源端VDD电连接，第一电源端VDD通过过孔H-VDD与第一电源线L-VDD电连接，加热晶体管T21的第二极和加热晶体管T22的第二极均与第二电源端VSS电连接，第二电源端VSS通过过孔H-VSS与第二电源信号线(图中未示出)电连接。
其中，写入晶体管T1栅极与扫描线031可为一体结构，写入晶体管T1的第一极201与数据线051可为一体结构，存储电容C1的第一极板C1-1与加热晶体管T21栅极和加热晶体管T22的栅极可为一体结构，如此，可不必在写入晶体管T1栅极与扫描线031之间和写入晶体管T1的第一极201与数据线051之间，以及存储电容C1的第一极板C1-1与加热晶体管T21栅极和加热晶体管T22的栅极之间设置连接走线和连接孔；固定信号端GND可复用为第二电源端VSS，固定信号线可复用为第二电源线(图中未示出)，用于连接第二电源端VSS与第二电源线的过孔H-VSS可复用过孔H-GND，加热晶体管T21的第二极和加热晶体管T22的第二极与存储电容C1的第二极板C1-2可为一体结构，进一步节省空间，降低制备成本。
在一可选的实施例中，继续参考图6-图9，受热电路10中的驱动晶体管的部分结构、加热电路20中的写入晶体管T1的部分结构、存储电容C1的部分结构、以及加热晶体管T2的部分结构可同层设置。
示例性的，电路阵列01包括位于基板13一侧的第一导电层1031以及位于第一导电层1031远离基板13一侧的第二导电层1032，其中第一导电层1031和第二导电层1032之间设置有介电层。第一导电层1031包括驱动晶体管的栅极123和驱动线L-123、第一电源线L-VDD、加热晶体管T21的栅极和加热晶体管T22的栅极、存储电容C1的第一极板C1-1、以及写入晶体管T1的栅极203和扫描线031，其中，第一电源线L-VDD可通过过孔H-LVDD经过扫描控制线L-123和扫描线031；第二导电层1032包括驱动晶体管的源漏极(121和122)和驱动线L-121、电源信号线L-124、加热晶体管T21的源漏极和加热晶体管T22的源漏极、存储电容C1的第二极板C1-2、以及写入晶体管T1的源漏极(201、202)和数据线051。如此，受热电路10和加热电路20中的部分结构同层设置，可节省空间，减少制备工序，有利于电路阵列的轻薄化和低成本化。
继续参考图6，加热模块23中的加热晶体管T21和加热晶体管T22位于加热电路20中最靠近受热电路10的一侧，便于加热模块23中的加热晶体管T21和加热晶体管T22为受热电路10加热，可以最大程度的将加热晶体管T21和加热晶体管T22产生的热量传递给受热电路10，提高加热效率，降低电路阵列01的能耗。
可选的，图10为本发明实施例提供的一种加热电路的结构示意图。参考图10，加热电路20还包括初始化模块24；初始化模块24分别与存储模块22和加热模块23电连接；初始化模块24用于写入初始化信号Vref至存储模块22，并将加热晶体管T2的阈值电压Vth补偿至存储模块23。
示例性的，在一个加热周期中，加热电路20可以依次执行初始化阶段t1、数据写入阶段t2和加热阶段t3。在初始化阶段t1，初始化模块24可以将初始化信号Vref写入存储模块22，以及将始化信号Vref传输至加热晶体管T2的栅极，以对存储模块22和加热晶体管T2进行初始化；加热晶体管T2的源极电压和栅极电压均可以存储于存储模块22中，阈值电压Vth可补偿至存储模块23。
如此，通过设置初始化模块24，可以在初始化阶段对加热晶体管T2进行初始化，并将储阈值电压Vth补偿至加热晶体管T2的栅极，可使得加热晶体管T2的加热功率不受其自身阈值电压Vth的影响，避免温度变化造成储阈值电压Vth漂移，影响加热晶体管T2的加热功率，提高了加热电路20的可控性和加热精度。
可选的，图11为本发明实施例提供的又一种加热电路的具体结构示意图。参考图11，初始化模块包括第二扫描端SCAN2、初始化信号端REF、第一初始化晶体管T3和第二初始化晶体管T4；第一初始化晶体管T3的栅极和第二初始化晶体管T4的栅极均与第二扫描端SCAN2电连接；第一初始化晶体管T3的第一极与加热晶体管T2的第二极电连接；第一初始化晶体管T3的第二极与存储模块22电连接于第二节点P；写入模块21也与存储模块22电连接于第二节点P；第二初始化晶体管T4的第一极与初始化信号端REF电连接；第二初始化晶体管T4的第二极与存储模块22电连接于第三节点Q；加热晶体管T2的栅极也与存储模块22电连接于第三节点Q。
示例性的，图12为本发明实施例提供的一种加热电路的驱动时序图，结合参考图11和图12，在初始化阶段t1，第二扫描端SCAN2输出第二扫描信号scan2的使能电平，第一初始化晶体管T3和第二初始化晶体管T4导通，初始化信号Vref通过第一初始化晶体管T3写入第三节点Q；由于在初始化阶段t1之前，加热晶体管T2处于断开状态，电阻R的第一端和第二端的电压相同，均为Vss，即加热晶体管T2的源极电压为Vss，因此第二电源信号Vss通过第一初始化晶体管T3写入第二节点P；此时，加热晶体管T2的栅源电压Vgs＝Vref-Vss＞阈值电压Vth，加热晶体管T2导通；加热晶体管T2导通后，加热晶体管T2的栅极电位保持为Vref，第一电源端VDD与加热晶体管T2的第二极之间形成通路，加热晶体管T2的源极电压逐渐上升，直至达到加热晶体管T2导通的临界状态，Vgs＝Vref-Vs＝Vth，此时加热晶体管T2的源极电压Vref-Vth，第二节点P的电位为Vref-Vth，第三节点Q的电位为Vref，阈值电压Vth可补偿至存储模块22。在数据写入阶段t2，第二扫描端SCAN2输出第二扫描信号scan2的非使能电平，第一初始化晶体管T3和第二初始化晶体管T4断开，第一扫描端SCAN1输出第一扫描信号scan1的使能电平，写入晶体管T1导通，数据信号Vdata写入存储模块22，第二节点P的电位由Vref-Vth变化为Vdata，该数据信号Vdata也可存储入存储模块22，在存储模块22的耦合作用下，第三节点Q处的电位由Vref变为Vth+Vdata。在加热阶段t3，第二扫描端SCAN2输出第二扫描信号scan2的非使能电平，第一扫描端SCAN1输出第一扫描信号scan1的非使能电平，第一初始化晶体管T3、第二初始化晶体管T4和写入晶体管T1均断开，加热晶体管T2导通，加热晶体管T2内的电流为I＝k(Vth+Vdata-Vss-Vth)2，可避免温度变化造成储阈值电压Vth漂移，影响加热晶体管T2的加热功率，提高了加热电路20的可控性和加热精度。
可以理解的是，图中的第一初始化晶体管T3、第二初始化晶体管T4和写入晶体管T1均以N沟道晶体管为例，第一扫描信号scan1的使能电平和第二扫描信号scan2的使能电平均为高电平，非使能电平均为低电平。
可选的，继续参考图11，存储模块22包括存储电容C1；存储电容C1的第一极板电连接于第二节点P，存储电容C1的第二极板电连接于第三节点Q。
示例性的，存储电容C1具有耦合作用，当存储电容C1两端的第二节点P和第三节点Q均有信号写入或信号传输时，存储电容C1可以根据第二节点P的电位和第三节点Q的电位进行信号存储，例如在初始化阶段T1，加热晶体管T2的源极信号Vref-Vth传输至第二节点P，初始化信号Vref写入第三节点Q，存储电容C1可存储第二节点P的电位和第三节点Q的电位；当第二节点P或第三节点Q浮置时，存储电容C1可使浮置节点的电位随着另一节点的电位变化而变化，且两者变化量相同，例如在数据写入阶段T2，第三节点Q浮置，第二节点P的电位由Vref-Vth变化为Vdata，第二节点P的电位变化量为Vdata-(Vref-Vth),第三节点Q的电位变化量也为Vdata-(Vref-Vth)，即第三节点Q的电位变化为Vref+(Vdata-(Vref-Vth))，即在数据写入阶段T2，第三节点Q的电位经存储电容C1耦合为Vdata+Vth；从而避免加热晶体管T2导通时，阈值电压Vth漂移对加热功率影响；当第二节点P或第三节点Q均浮置时，存储电容C1还起到保持作用，使得第二节点P的电位和第三节点Q的电位均保持不变，例如在加热阶段T3，第二节点P或第三节点Q均浮置，第三节点Q的电位可保持不变，使得加热模块23以稳定的加热功率为受热电路10加热，便于控制加热温度。
可选的，图13为本发明实施例提供的又一种加热电路的结构示意图。参考图13，加热电路20还包括加热控制模块25；存储模块22通过加热控制模块25与加热模块23电连接；加热控制模块25用于根据存储模块22中存储的信号，向加热模块23提供加热控制信号；加热模块23具体用于根据加热控制信号控制加热温度。
示例性的，加热控制模块25可以接收存储模块22中存储的信号，并根据存储信号可以调节输出至加热模块23的加热控制信号的大小，进而控制加热模块23的加热功率，如此，可以提高加热电路20的加热精度，有利于控制加热温度。其中，加热控制信号包括但不限于电流信号，还可以是电压信号，本发明实施例对此不做限定。
可以理解的是，在不矛盾的其前提下，图13所示的加热电路20可以和上述加热电路20中的初始化模块24结合，使得加热晶体管T2的加热功率不受其自身阈值电压Vth的影响，提高加热电路20的可控性和加热精度。
可选的，图14为本发明实施例提供的又一种加热电路的具体结构示意图。参考图14，加热控制模块25包括第一电源端VDD和加热控制晶体管T5；加热控制晶体管T5的栅极与存储模块22电连接，加热控制晶体管T5的第一极与第一电源端VDD电连接，加热控制晶体管T5的第二极与加热模块23电连接。
示例性的，数据信号Vdata可写入至存储模块22，存储模块22可存储数据信号Vdata，并根据存储的数据信号Vdata控制加热控制晶体管T5的栅极电位，通过控制数据信号Vdata的大小，可以控制加热控制晶体管T5的打开程度，进而控制提供至加热模块23的电流的大小，由此控制加热模块23的加热功率，可以提高加热电路20的加热精度，有利于加热温度的控制。
可选的，继续参考图14，加热模块23包括至少一个加热晶体管T2、脉冲信号端PWM和第二电源端VSS；加热晶体管T2的栅极耦接于脉冲信号端PWM，加热晶体管T2的第一极与加热控制模块25电连接，加热晶体管T2的第二极与第二电源端VSS电连接。其中，加热控制模块25向加热模块23提供加热控制信号的时间与脉冲信号端PWM的脉冲信号pwm的至少一个有效脉冲的时间交叠。
示例性的，脉冲信号端PWM的脉冲信号pwm的有效脉冲为高电平，在加热控制模块25向加热模块23提供加热控制信号的时间内，通过控制脉冲信号端PWM的脉冲信号pwm的占空比可以调整加热晶体管T2的加热时间，例如在一段加热控制模块25向加热模块23提供加热控制信号的时间内，可使得脉冲信号端PWM的脉冲信号pwm的占空比为60％，此时，在该时间段内，加热晶体管T2进行加热的时间占比为60％，通过调整加热晶体管T2进行加热的时间可以控制加热晶体管T2产生的热量，可以进一步提高加热电路20的加热精度，有利于加热温度的精准控制。
可选的，图15为本发明实施例提供的又一种加热电路的结构示意图，参考图15，加热电路20还包括感温模块26；感温模块26与加热模块23电连接；感温模块26用于获取该感温模块26所属电路单元02的温度信号，并根据温度信号，输出脉冲信号pwm至加热模块23。
示例性的，根据感温模块26可以检测出该感温模块26所属电路单元02中的受热电路10的工作温度，当受热电路10的工作温度较低时，感温模块26可以输出较高占空比的脉冲信号pwm，增加加热周期内加热晶体管T2的加热时间，可以在短时间内快速提高受热电路10的工作温度；当受热电路10的工作温度较高时，感温模块26可以输出较高低占空比的脉冲信号pwm，减少加热周期内加热晶体管T2的加热时间，降低加热速度，便于精准控制加热温度。
可选的，图16为本发明实施例提供的又一种加热电路的具体结构示意图。参考图16，感温模块26包括感温电路261、感温晶体管T6；感温电路261至少包括温敏电阻R1；感温电路261的输出端与感温晶体管T6的栅极电连接；感温晶体管T6的第一极与加热晶体管T2的栅极电连接；感温晶体管T2的第二极与脉冲信号端PWM电连接。其中，当感温模块26检测到的温度值大于或等于第一温度阈值时，感温电路261的输出端输出的电信号包括感温晶体管T6的非使能电平；当感温模块26检测到的温度值小于或等于第二温度阈值时，感温电路261的输出端输出的电信号包括感温晶体管T6的使能电平。
示例性的，第一温度阈值可小于第二温度阈值，当感温模块26检测到的温度值较大时，感温电路261的输出端输出的电信号的电位比较低，为感温晶体管T6的非使能电平，感温晶体管T6断开，加热晶体管T2的栅极电压为低电平，加热晶体管T2不加热；当感温模块26检测到的温度值较小时，感温电路261的输出端输出的电信号的电位比较高，为感温晶体管T6的使能电平，感温晶体管T6导通，脉冲信号端PWM的脉冲信号pwm可传输至加热晶体管T2的栅极电压，可通过控制脉冲信号pwm的占空比控制加热晶体管T2的加热时间。如此，可实现单个电路单元02的工作温度的精准控制，提高电路阵列01的性能及使用寿命。
可选的，继续参考图16，感温电路26还包括第二电阻R2、第三电阻R3、第四电阻34和保持电容C2；温敏电阻R1的第一端与第四电阻R4第一端均与偏压信号源BIAS电连接；温敏电阻R1的第二端与第二电阻R2的第一端电连接于第一输出节点M；第二电阻R2的第二端和第三电阻R3的第一端均与接地信号源GND1电连接；第三电阻R3的第二端和第四电阻R4的第二端电连接于第二输出节点K；保持电容C2的第一极板与第一输出节点M电连接，保持电容C2的第二极板与第二输出节点K电连接；保持电容C2的第二极板还与感温晶体管T6的栅极电连接。
示例性的，温敏电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、偏压信号源BIAS以及接地信号源GND1可形成惠斯通电桥；其中，保持电容C2起到耦合和电位保持的作用，在温敏电阻R1未检测时，保持电容C2两端分别输出不同电位的分压信号，R1检测到温度时，第一输出节点M的电位变化，保持电容C2耦合使得第二输出节点K的电位也发生变化，第二输出节点K的电位由保持电容C2耦合为Vout＝Vbias*(R1/(R1+R2)-R4/(R3+R4)),其中，Vbias为偏压信号源BIAS的电位；此外，保持电容C2还可以在温敏电阻R1不再变化后，保持第二输出节点K的电位不发生变化，使得感温晶体管T6可以持续导通或断开，直至受热电路10的工作温度发生变化。
当感温模块26检测到的温度值较大时，温敏电阻R1的阻值较小，第二输出节点K的电位Vout较小，感温晶体管T6断开，加热晶体管T2的栅极电压为低电平，加热晶体管T2不加热；当感温模块26检测到的温度值较小时，温敏电阻R1的阻值较大，第二输出节点K的电位Vout较大，感温晶体管T6导通，脉冲信号端PWM的脉冲信号pwm可传输至加热晶体管T2的栅极电压，可通过控制脉冲信号pwm的占空比控制加热晶体管T2的加热时间，通过惠斯通电桥检测温度变化，灵敏度更高，可以减少温度检测的延迟和误差。
基于同一发明构思，本发明实施例还提供一种电子设备，图17为本发明实施例提供的一种电子设备的结构示意图，参考图17，该电子设备001包括本发明任一实施例提供的电路阵列01。本发明实施例提供的电子设备001可包括充放电装置或气体检测装置等装置，本发明实施例对此不作特殊限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (16)
1.一种电路阵列，其特征在于，包括：阵列排布的多个电路单元；所述电路单元包括受热电路和至少部分围绕所述受热电路的加热电路；
所述加热电路包括写入模块、存储模块和加热模块；所述写入模块通过所述存储模块与所述加热模块电连接；所述写入模块用于写入数据信号至所述存储模块；所述加热模块用于根据所述存储模块中存储的信号控制加热温度。
2.根据权利要求1所述的电路阵列，其特征在于，所述加热模块包括至少一个加热晶体管、第一电源端和第二电源端；
所述加热晶体管的栅极与所述存储模块电连接，所述加热晶体管的第一极与所述第一电源端电连接，所述加热晶体管的第二极与所述第二电源端电连接。
3.根据权利要求2所述的电路阵列，其特征在于，所述加热电路还包括初始化模块；
所述初始化模块分别与所述存储模块和所述加热模块电连接；所述初始化模块用于写入初始化信号至所述存储模块，并将所述加热晶体管的阈值电压补偿至所述存储模块。
4.根据权利要求3所述的电路阵列，其特征在于，所述初始化模块包括第二扫描端、初始化信号端、第一初始化晶体管和第二初始化晶体管；
所述第一初始化晶体管的栅极和所述第二初始化晶体管的栅极均与所述第二扫描端电连接；
所述第一初始化晶体管的第一极与所述加热晶体管的第二极电连接；所述第一初始化晶体管的第二极与所述存储模块电连接于第二节点；所述写入模块也与所述存储模块电连接于所述第二节点；
所述第二初始化晶体管的第一极与所述初始化信号端电连接；所述第二初始化晶体管的第二极与所述存储模块电连接于第三节点；所述加热晶体管的栅极也与所述存储模块电连接于所述第三节点。
5.根据权利要求4所述的电路阵列，其特征在于，所述存储模块包括存储电容；
所述存储电容的第一极板电连接于第二节点，所述存储电容的第二极板电连接于第三节点。
6.根据权利要求1所述的电路阵列，其特征在于，所述加热电路还包括加热控制模块；
所述存储模块通过所述加热控制模块与所述加热模块电连接；所述加热控制模块用于根据所述存储模块中存储的信号，向所述加热模块提供加热控制信号；
所述加热模块具体用于根据所述加热控制信号控制加热温度。
7.根据权利要求6所述的电路阵列，其特征在于，所述加热控制模块包括第一电源端和加热控制晶体管；
所述加热控制晶体管的栅极与所述存储模块电连接，所述加热控制晶体管的第一极与所述第一电源端电连接，所述加热控制晶体管的第二极与所述加热模块电连接。
8.根据权利要求6所述的电路阵列，其特征在于，所述加热模块包括至少一个加热晶体管、脉冲信号端和第二电源端；
所述加热晶体管的栅极耦接于所述脉冲信号端，所述加热晶体管的第一极与所述加热控制模块电连接，所述加热晶体管的第二极与所述第二电源端电连接；
其中，所述加热控制模块向所述加热模块提供加热控制信号的时间与所述脉冲信号端的脉冲信号的至少一个有效脉冲的时间交叠。
9.根据权利要求8所述的电路阵列，其特征在于，所述加热电路还包括感温模块；
所述感温模块与所述加热模块电连接；所述感温模块用于获取该所述感温模块所属所述电路单元的温度信号，并根据所述温度信号，输出脉冲信号至所述加热模块。
10.根据权利要求9所述的电路阵列，其特征在于，所述感温模块包括感温电路、感温晶体管；所述感温电路至少包括温敏电阻；
所述感温电路的输出端与所述感温晶体管的栅极电连接；所述感温晶体管的第一极与所述加热晶体管的栅极电连接；所述感温晶体管的第二极与所述脉冲信号端电连接；
其中，当所述感温模块检测到的温度值大于或等于第一温度阈值时，所述感温电路的输出端输出的电信号包括所述感温晶体管的非使能电平；当所述感温模块检测到的所述温度值小于或等于第二温度阈值时，所述感温电路的输出端输出的电信号包括所述感温晶体管的使能电平。
11.根据权利要求10所述的电路阵列，其特征在于，所述感温电路还包括第二电阻、第三电阻、第四电阻和保持电容；
所述温敏电阻的第一端与所述第四电阻第一端均与偏压信号源电连接；所述温敏电阻的第二端与所述第二电阻的第一端电连接于第一输出节点；所述第二电阻的第二端和所述第三电阻的第一端均与接地信号源电连接；所述第三电阻的第二端和所述第四电阻的第二端电连接于第二输出节点；
所述保持电容的第一极板与所述第一输出节点电连接，所述保持电容的第二极板与所述第二输出节点电连接；所述保持电容的第二极板还与所述感温晶体管的栅极电连接。
12.根据权利要求1或6所述的电路阵列，其特征在于，所述存储模块包括存储电容和固定信号端；
所述存储电容的第一极板与所述写入模块电连接于第一节点；所述存储电容的第一极板还与所述加热模块电连接于所述第一节点；
所述存储电容的第二极板与所述固定信号端电连接。
13.根据权利要求1所述的电路阵列，其特征在于，所述写入模块包括写入晶体管、数据信号端和第一扫描端；
所述写入晶体管的栅极与所述第一扫描端电连接，所述写入晶体管的第一极与所述数据信号端电连接，所述写入晶体管的第二极与所述存储模块电连接。
14.根据权利要求1所述的电路阵列，其特征在于，所述受热电路包括传感器或薄膜电池。
15.根据权利要求1所述的电路阵列，其特征在于，还包括：信号驱动电路、温度传感器和信号处理电路；
所述信号驱动电路与多条扫描线电连接；位于同一个行的至少部分所述加热电路的所述写入模块与同一条所述扫描线电连接；所述信号驱动电路用于为所述加热电路的所述写入模块提供扫描信号；
所述温度传感器与所述信号处理电路电连接；所述信号处理电路与多条数据线电连接；位于同一个列的至少部分所述加热电路的所述写入模块与同一条所述数据线电连接；所述温度传感器用于检测所述电路阵列的温度值；所述信号处理电路用于根据所述温度值为所述加热电路的所述写入模块提供相应的所述数据信号；所述写入模块用于根据所述扫描信号将所述数据信号写入至所述存储模块。
16.一种电子设备，其特征在于，包括：权利要求1-15任一项所述的电路阵列。
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| CN202211254521.0A Active CN115515395B (zh) | 2022-10-13 | 2022-10-13 | 一种电路阵列和电子设备 |
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Citations (5)
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|---|---|---|---|---|
| JP2009520258A (ja) * | 2005-12-19 | 2009-05-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アクティブ・マトリックス温度制御アレイ |
| CN110335564A (zh) * | 2019-06-29 | 2019-10-15 | 上海天马有机发光显示技术有限公司 | 一种阵列基板、显示面板及显示装置 |
| CN112071342A (zh) * | 2020-08-31 | 2020-12-11 | 西安交通大学 | 一种非易失性存储器的写入方法和装置 |
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-
2022
- 2022-10-13 CN CN202211254521.0A patent/CN115515395B/zh active Active
Patent Citations (5)
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