CN1154981C

CN1154981C - 数据记录设备及方法

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Publication number: CN1154981C
Application number: CNB971206465A
Authority: CN
Inventors: 原雅明
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-09-18
Filing date: 1997-09-18
Publication date: 2004-06-23
Anticipated expiration: 2017-09-18
Also published as: CN1180888A; JPH1091961A; JP3748089B2; US6044055A

Abstract

一种数据记录设备及方法和记录介质，其中在根据MCAV(改型的恒定角速度)方案将数据记录在相变盘上以便能以高密度记录及高速度随机存取时，使用具有被延时的前端脉冲及后端脉冲的记录脉冲形成标记及间隔，由此适应于低线速度区域及高线速度区域中的每个区域。这是通过分别改变构成记录脉冲的前端脉冲和后端脉冲的上升沿和下降沿的位置来改变前端脉冲和后端脉冲的宽度来实现的。因此，实现了适应各种线速度的记录补偿。

Description

数据记录设备及方法

本发明涉及数据记录设备及方法和记录介质。尤其是涉及这样一种记录设备及方法，它适于通过在其上形成标记及间隔，而将数据记录到诸如相变光盘的记录介质上，以及涉及这样一种记录介质。

现在相变光盘作为一种下一代高密度记录介质吸引了各方面的注意。信息记录到相变盘上是利用记录膜的特性(相变)来实现的，这就是，当加热到高于熔点的给定温度(例如约600℃)并接着迅速冷却时它变为非晶状态，并当加热到低于熔点的温度(例如约400℃)再接着缓慢冷却时它再次结晶，如图1中所示。记录信息的再现是利用：在非晶状态中光的反射不同于在结晶状态中光的反射。非晶部分及结晶部分通常分别被称为标记及间隔。因此，可以说，信息记录到相变光盘上是通过在其上形成相应于信息的标记及间隔来实现的。

顺便地说，作为以Mini-Disc(商标)为特征的磁光盘，其磁调制图案能直接地重写，但难以提供高速记录及再现。另一方面，虽然光调制图案能高速记录及再现，但直接实现改写需要使用专门记录膜。

相反地，在利用相变盘时，同时有效地进行记录数据擦除和新数据记录的直接改写能通过在中功率(擦除电平)及高功率(记录电平)之间转换而形成标记及间隔来容易地实现，如图2中所示。通过用在记录膜中不会引起相变的低功率(再现电平)的激光的照射来进行记录数据的再现。更具体的是基于这样一个原理：在非晶状态中的标记具有小反射率，而结晶状态中的间隔具有大反射率，通过用激光照射盘所获得的反射光量的差别使数据再现出来。

除上述能容易地实现直接改写的优点外，在以下各点上相变盘也优于磁光盘，这些优点有利于增加记录密度：

(1)拾取器(光拾取器)的结构可作得简单。

(2)再现信号具有大幅值及大C/N比(载波与噪音比)。

(3)因为记录层具有小导热性及高擦除温度，使得相邻轨道上的标记难以彼此影响，由此能获得高轨道密度。

(4)可以通过不但使用反射率的不同而且使用反射光束相位之间的差而再现数据的细小标记来获得高信号密度。

记录在相变盘上的数据纯粹是热记录的数据。因此，为实现高密度记录，数据记录及擦除时的热控制是非常重要的。

对于相变盘的数据记录方案，标记边缘记录方案是公知的，其中形成各种长度的标记及间隔且信息就位于标记及间隔的长度上。在标记边缘记录方案中，可能发生这样的情况，即记录电平的激光施加一个长的时间以形成相对长的标记。在该情况下，由于记录膜的热聚集效应，将形成滴状标记，在其后半部分的盘的径向上变得较厚。因为该滴状标记的后边缘偏离了理想位置，当它们再现时误差率增大。

已公知了一种记录方案A，其中可防止标记的径向宽度在后半部分中增大，通过多脉冲驱动一光发射装置如发射激光的激光二极管可对后半部分减小照射光量。

在记录方案A中，假定T代表相应于如图3A中所示一个时钟(数据速率)的脉冲宽度，具有长度nT(n为整数)的标记通过用由等式(1)表达的信号A驱动激光二极管来形成。(以下在适当的地方，用于驱动光发射装置如激光二极管的信号称为记录脉冲)。

A＝1.5M+(n-2)(0.5S+0.5M)+0.5S....(1)

式中M表示具有长度T的H电平部分及S表示具有长度T的L电平部分。

(相反地，M及S可用来分别表示L电平及H电平)。

因此，例如当数据(见图3B)为2M时，即当n＝2时，根据式(1)，激光二极管用1.5M+0.5S的记录脉冲A驱动，即用1.5T的H电平(记录电平)部分及0.5T的L电平(擦除电平)部分驱动，其如图3C中所示。当数据(见图3B)为3M时，即当n＝3时，激光二极管用图3C中所示记录脉冲A：1.5M+0.5S+0.5M+0.5S来驱动。类似地，当数据(见图3B)为5M时，即n＝5时，激光二极管用记录脉冲A：1.5M+3(0.5S+0.5M)+0.5S(＝1.5M+0.5S+0.5M+0.5S+0.5M+0.5S+0.5M+0.5S)来驱动，如图3C中所示。

在记录方式A中(及也在记录方式B中(见下述))，相应于数据的nS部分的记录脉冲A是由nS组成的。

但是，记录方案A具有的问题是在标记的后半部分光照量变小及在其后边缘上引起热不稳定状态。尤其是，当记录中线性速度高时，后边缘的位置具有显著的变化。

为了解决上述问题，推出了记录方案B，其中施加了相对强的光量来形成标记的结束部分，如由Furumiya等人的“对于相变盘的高记录速率、高密度记录方案的研究”，ITE技术报告，第17卷，79期，第7-12页VIR93-83，1993年12月(以下称为参考文献1)；日本未审查专利公开号：平6-295440(参考文献2)及日本未审查专利公开号：平7-12959(参考文献3)中所公开的。

在记录方案B中，具有长度nT的标记由记录信号(脉冲)B来驱动激光二极管形成，它表示为：

B＝1.0M+(n-2)(0.5S+0.5M)+0.5M+0.5S .....(2)

因此，例如当数据(见图3B)为2M时，即当n＝2时，根据等式(2)，激光二极管由图3D所示的记录脉冲B：1.0M+0.5S+0.5M＝1.5M+0.5S来驱动。当数据(见图3B)为3M时，即当n＝3时，激光二极管由图3D所示的记录脉冲B：1.0M+0.5S+0.5M+0.5M+0.5S＝1.0M+0.5S+1.0M+0.5S来驱动。类似地，当数据(见图3B)为SM时，即n＝S时，激光二极管由图3D所示的记录脉冲B：1.0M+3(0.5S+0.5M)+0.5M+0.5S(＝1.0M+0.5S+0.5M+0.5S+0.5M+0.5S+1.0M+0.5S)来驱动。

但是，甚至记录方案B也具有问题，即在短标记及间隔的部分如2T及3T的部分中会产生热干扰，尤其是在由短间隔分开的标记之间会产生热干扰。其结果是，边缘部分偏离了理想位置，这就增加了误差率。

为了解决以上问题，参考文献1及3中公开了一种记录补偿方法，其中当由于热干扰等引起边缘位置偏差时通过检测相应于短标志及间隔的数据及改变与这些数据相对应的记录脉冲的前边缘及后边缘的位置来补偿，由此执行记录。

图4表示执行上述类型的记录补偿的传统记录补偿电路实例的结构。

由调制记录信息获得的调制数据(见图3B)被提供给前端脉冲发生器101、门脉冲发生器102、后端脉冲发生器103及标记/间隔长度检测器104。

通过结合(1，7)RLL(运行长度限制)及NRZI(不返回零点反相)而调制信息来获得调制数据，因此它不包括任何隔离的反相。此外，调制数据的最小反相宽度及最大反相宽度分别为2及8(n在式(2)中的2至8的范围中)。

前端脉冲发生器101产生具有脉冲宽度1T(对应于式(2)右边的第一项1.0M)的前端脉冲，它在距每个调制数据的上升沿0.5T的延时位置处上升。该前端脉冲通过延时线108被提供给一个“或”(0R)门110。

门脉冲发生器102基于每个调制数据发生一个门脉冲信号，其宽度相当于式(2)中的n，并将它提供给“与”门109的一个输入端。将时钟信号(见图3A)提供给“与”门电路109的另一输入端。因此，“与”门电路109计算时钟信号和门脉冲信号的逻辑积，由此产生分段脉冲(burst pulses)，它对应于从式(2)右边的第二项(n-2)(0.5S+0.5M)中删去最后的0.5M获得的结果。该分段脉冲被提供给“或”门110。

后端脉冲发生器103发生具有脉冲宽度1T的后端脉冲(相应于式(2)右边的第二项(n-2)(0.5S+0.5M)的最后0.5M和第三项0.5M的组合)，它与每个调制数据下降沿同步地下降。该后端脉冲经过延时线107被提供给“或”门110。

“或”门110计算前端脉冲、分段脉冲及后端脉冲的逻辑和，由此产生及输出记录脉冲B(见图3D)，它们由式(2)给出。

另一方面，标记/间隔长度检测器104检测相应于2T及3T那样的短标记及间隔的调制数据，并将检则结果提供给选择器105和106。基于标记/间隔长度检测器104的检测结果，选择器105和106确定分别施加给前端脉冲及后端脉冲的延时。延时线108及107接收这样确定的延时。

在分别延时了由选择器105及106给出信息的延时后，延时线108及107输出前端脉冲及后端脉冲。

以上述方式，通过改变相应于短标记及间隔的数据的记录脉冲的前端边缘及后端边缘可实现对由于热干扰引起的边缘位置偏差的记录补偿。

顺便地说，在光盘、磁光盘及类似盘上，数据根据CAV(恒定角速度)方式记录。在角速度(盘旋转速度)恒定的CAV方案中，如果数据速率恒定时盘内侧的线速度高，而盘外侧的线速度低。其结果是，整个记录容量变小。

另一方面，在根据CLV(恒定线速度)记录数据的情况下，线性速度恒定，如果数据速率恒定时线性密度恒定。其结果是整个记录容量可以做大。但是，CLV方案需要复杂的控制系统，因为驱动盘转动的主轴电动机需要持续地在从最内的轨道到最外轨道的整个盘上变化转速。

考虑以上情况，推出了MCAV(改型CAV或MZ-CAV(多区域CAV))方案，它同时具有CAV方案的优点(以恒角速度驱动旋转，即控制简单)及CLV方案的优点(大记录容量)。

在MCAV方案中，旋转驱动是如CAV方案的情况那样以恒定线速度进行的。但是，从最内轨道到最外轨道盘被划分成一定数目(如约50)的区域，及记录进行时随着区域外移数据速率增大。将控制数据速率以使得各区域最内轨道上的线性密度变成相同。因此，记录容量能象CLV方案的情况那样很大。

为了使用相变盘实现高密度记录，从记录补偿的观点来看，最好使用CLV方案(线速度恒定)，因为固定格式的记录补偿可以适应它。即，因为记录在相变盘上的数据纯粹是由热记录，所以如果线速度恒定则固定格式的记录补偿是足够的。

但是，在CLV方案中当出现横移(跳轨)时，盘转速需要从适于横移前位置的值改变到适于横移后位置的值。直到轨道转速达到横移后的值时数据再现才能重新开始。虽然随机存取能力是盘形记录介质的一个重要特征，该特征是带状介质所缺少的，但CLV方案具有随机存取速度慢的缺点。

防止相变盘被上述缺点所限制的一种方法是使用MCAV方案，它能提供大记录容量及能高速随机存取。

但是，固定格式的记录补偿难以适应MCAV方案，因为线速度从最内轨道向最外轨道在变化。

本发明是考虑上述现有技术情况而作出的，因此，本发明的目的在于根据线速度能容易地执行记录补偿。

根据本发明，提供了一种数据记录装置，它使用由前端脉冲、分段脉冲及后端脉冲组合的记录脉冲将数据记录在记录介质上，该装置包括：前端脉冲改变装置(例如，多脉冲发生器16、可编程延时线18及记录信号发生器21，如图7中所示)，用于通过改变前端脉冲前边缘的位置来改变前端脉冲的脉冲宽度；后端脉冲改变装置(例如，如图7中所示的多脉冲发生器16、可编程延时线17及记录信号发生器21)，用于通过改变后端脉冲后边缘的位置来改变后端脉冲的脉冲宽度。

数据记录装置还可包括：记录装置(例如图5中所示的拾取器3)，用于通过使用记录脉冲在记录介质上形成标记及间隔来记录数据，其中前端脉冲改变装置及后端脉冲改变装置可基于记录装置及记录介质之间的相对速度，分别地改变前边缘的位置及后边缘的位置。

根据本发明的另一方面，提供了一种数据记录装置，它通过使用相应于数据的记录脉冲在记录介质上形成标记和间隔来将数据记录到记录介质上，该装置包括：前端脉冲发生装置(例如图11中所示的DFF(D型触发器)52和54及“与”门56)，用于产生作为数据前端的具有一时钟脉冲宽度的前端脉冲；后端脉冲发生装置(例如图11中所示的DFF51及52和“与”门57)，用于产生作为数据后端的具有一时钟脉冲宽度的后端脉冲；第一延时装置(例如图11中所示的可编程延时线18)用于将数据延时一个第一延时x；第二延时装置(例如图11中所示的可编程序延时线17)，用于使超前一给定时钟数目的数据延时一个第二延时y；记录脉冲合成装置(例如图11中所示的“或”门58及“与”门61和62)，用于通过对前端脉冲发生装置、后端脉冲发生装置及第一和第二延时装置的输出执行逻辑操作来合成记录脉冲，其中记录脉冲相应于具有长度nT的标记，这里n是一个整数及T是相应于一时钟的脉冲宽度，该记录脉冲被表示为：

xS+(1.5-x)M+(n-2)(0.5S+0.5M)+yM+(0.5-y)S，或

xS+(1.5-x)M+(n-3)(0.5S+0.5M)+0.5S+yM+(1.0-y)S

式中M代表具有长度T的H电平部分和具有长度T的L电平部分中的一个，及S代表其中的另一个。

在上述数据记录装置中，记录脉冲合成装置可包括：第一计算装置(例如图11中所示的“或”门58)，用于计算时钟脉冲和前端脉冲发生装置及后端脉冲发生装置的输出之逻辑和；第二计算装置(例如图11中所示的“与”门61)，用于计算第一和第二延时装置的输出的逻辑积；及第三计算装置(例如图11中所示的“与”门62)，用于计算第一和第二计算装置的输出的逻辑积。

数据记录装置还可包括延时设定装置(如图11中所示的微计算机11)，用于自适应地设定第一延时x和第二延时y。

另外，数据记录装置还可包括记录装置(例如图5中所示的拾取器3)，用于通过使用记录脉冲在记录介质上形成标记及间隔来记录数据，其中延时设定装置可基于记录装置及记录介质之间的相对速度来调节第一延时x和第二延时y。

数据记录装置还可包括测量装置(例如图14中所示的DFF81、延时单元82、“或”门83、选择器84及86、“或非”门87、及RSFF(RS触发器)88)，用于测量用于提供给定延时所需的反相器的级数。

图1表示用相变光盘记录的原理；

图2表示直接改写；

图3A-3D是表示传统记录方案的波形图；

图4是表示传统记录补偿电路一例结构的框图；

图5是表示根据本发明实施例的盘驱动部分结构的框图；

图6A-6D是表示使用图5中所示的用于记录电路4的记录补偿方法的波形图；

图7是表示图5中所示的记录电路4的结构实例的框图；

图8是表示用于图7的记录电路中的控制器12的结构实例的电路图；

图9是表示用于图7的记录电路中的多脉冲发生器16的结构实例的电路图；

图10是表示用于图7的记录电路中的记录信号发生器21的结构实例的电路图；

图11是表示用于图7的记录电路中的多脉冲发生器16、可编程延时线17和18及记录信号发生器21的结构实例的框图；

图12A-12J是表示图11中所示的多脉冲发生器16、可编程序延时线17和18及记录信号发生器21的操作的波形图；

图13是表示用于图5中记录电路4的另一结构实例的框图；

图14是表示用于图13的记录电路4中的可编程延时线73(或74)的结构实例的框图；

图15A-15G是表示图14中所示可编程延时线73的操作的波形图；

图16是表示用于图14的可编程延时线73中的延时单元82结构实例的电路图；以及

图17是用于图14的可编程延时线73中的延时矩阵的结构实例的框图。

图5表示根据本发明一实施例的盘驱动部分的结构。

盘1，例如是上述的相变盘被主轴电动机2驱动旋转。该主轴电动机2构成主轴伺服系统并以恒定转速(即每分钟恒定转数)使盘1旋转。

在数据记录时，已获得的调制数据被提供给记录电路4，该调制数据例如是使待记录数据经受上述(1，7)RLL及NRZI的组合的调制方案所获得的。记录电路4发生记录脉冲，它们相应于调制数据并已受到记录补偿。记录脉冲被供给拾取头3。在拾取头3中，装在其中的光发射装置如激光二极管根据记录脉冲而被驱动。其结果是，以上结合图2所述功率的激光根据记录脉冲被施加到盘1上，由此形成标记及间隔，以便与输入到记录电路4的数据相对应。于是，数据例如根据标记边缘记录方案而被记录。

另一方面，在数据再现时，拾取头3将再现功率电平的激光施加给盘1并接收来自盘的反射光。此外，拾取头3使接收的反射光作光电转换并将产生的RF(射频)信号提供给再现电路5。再现电路5对射频(RF)信号执行预定处理以产生调制数据，它被解调电路(未示出)解调成原始数据。

在该实施例中，盘1的从最内轨道到最外轨道的整个区域被划分为一定数目(例如约50)的区域，当执行记录时随着区域外移数据速率增加。数据速率这样地被控制，即，使得在相应区域最内轨道上的线密度变成相同。因此，在该实施例中，根据MCAV方案将数据记录到盘上及从盘上再现出来。

接着，参照图6A-6D来描述图5的记录电路4中执行的记录补偿。

图6A-6D表示与图3A-3D类似的波形图。根据分别由式(1)及(2)表示的记录方案A和B，当图6B中所示的调制数据被给予图6A的时钟信号时，分别产生出如图6C及6D中所示的记录脉冲A和B。

如上所述，在记录方案A中，当盘1的线速度即盘1和拾取头3之间的相对速度高时标记边缘位置具有明显偏差。另一方面，当线速度低时(例如约4m/s)，这种现象不会发生。因此记录方案A适于低线速度驱动。相反地，记录方案B不适于低线速度驱动，而适于高线速度驱动(例如约10m/s)。

因此，在如MCAV方案情况下，当位置从最内轨道向最外轨道改变而线速度从低速向高速变化时，可根据线速度通过将从由记录方案A获得的记录脉冲转换到由记录方案B获得的记录脉冲来执行记录补偿。

在记录电路4中，根据记录方案A构成记录脉冲A的前端脉冲及后端脉冲的宽度通过分别改变前端脉冲和后端脉冲的上升沿和下降沿的位置来改变，如由6C中虚线箭头所表示的。以此方式，记录脉冲A根据线速度例如按照区域来变化。另外，根据记录方案B构成记录脉冲B的前端脉冲及后端脉冲的宽度通过分别改变前端脉冲和后端脉冲的上升沿和下降沿的位置来改变，如6D虚线箭头所指出的。以此方式，记录脉冲B根据线速度例如按照区域来变化。

图7表示图5中所示记录电路4的一个结构实例。

微计算机11通过使用各种信号如CS、WR、OW、AB[15:0]、CLK、D[7:0]及Z[7:0]来控制构成记录电路4的各个模块。例如，符号数据D[7:0]表示数据的第0位至第7位。因此，如果数据D由8位构成，则数据D[7:0]表示数据D本身。此外，例如符号数据D[0]表示数据D的第0位。第0位表示LSB(最低有效位)。

在对RAM(随机存取存储器)15写或从RAM读数据D[7:0]时，微计算机11例如将一个通常为L电平的片选信号CS转换成H电平。微计算机11在将数据D读到RAM15中时将写信号WR转换成H电平，及在从RAM15中读出数据时将写信号转换成L电平。此外，微计算机11输出表示是否执行改写即是否记录调制数据的改写信号OW。

在向或从RAM15写或读数据时，微计算机11输出表示写或读地址的地址信号AD[15:0]。此外，微计算机11将时钟信号CLK提供给记录电路4的各模块部分。另外，微计算机11输出待写入到RAM15中的数据D[7:0]，并接收从RAM15读出的数据D[7:0]。再者，微计算机11检测由拾取头3施加激光的区域，并输出指示检测区域的区域数据Z[7:0]。

对控制器12提供来自微计算机11的片选信号CS、写信号WR及改写信号OW，它们分别地输入到输入端子CSIN、WRIN及OWIN。此外对控制器12的输入端子D[3:0]提供由移位器14输出的12位数据AA[11:0]的第4至第7位数据AA[7:4]。

响应于片选信号CS、写信号WR及改写信号OW，控制器12产生待由输出端子OE、CS及WR输出的信号并实际输出这些信号。(以下在合适之处，由输出端子OE输出的信号称为启动信号。因为从输出端子CS及WR输出的信号对应于输入到控制器12的片选信号CS及写信号WR，所以在合适之处它们也被称为片选信号及写信号。)此外，控制器12检测基于数据AA[7:4]的调制数据DATA的上升沿及下降沿，并在输出端子RISE及FALL上输出从L电平上升到H电平的边缘信号RISE及FALL，以使得定时在所测的上升沿及下降沿的时间上，并保持在H电平上仅1个时钟周期。

选择器13是一个16位选择器，例如在其输入端子A/B和B[15:0]上分别提供来自微计算机11的改写信号OW及地址信号AB[15:0]。并且在其输入端子A[15:0]上也输入16位数据，该数据具有作为其低8位的数据由移位器14输出的数据AA[11:0]的AA[3:0]及AA[11:8]，它们分别为第0位至第3位及第8位至11位，该数据还具有作为其高8位的由微计算机11输出的区域数据Z[7:0]。(因为该16位数据用作RAM15的16位地址并且地址信号AB[15:0]也是这样，所以在合适之处，它被称为地址信号AB′[15:0]。)

当改写信号OW为L电平时，选择器13选择地址信号AB[15:0]；当改写信号OW为H电平时，选择器13选择地址信号AB′[15:0]，并作为地址信号ADR[15:0]，选择器13在输出端子C[15:0]输出选择的地址信号。

移位器14是12位移位器，例如在其输入端子DIN及CLK上分别提供调制数据DATA及时钟信号CLK。移位器14包括一个12位寄存器，并在寄存器的LSB位上存储调制数据DATA，并与时钟信号CLK同步地将寄存器的每一位值复制到高1位的位上(向左移一位)。包括在移位器14中的寄存器的存储值是被转换成12位并行数据的调制数据AA[11:0]，并被分成第0位至第3位的数据AA[3:0]、第4位至第7位的数据AA[7:4]及第8位至第11位的数据AA[11:8]。如上所述，数据AA[3:0]及AA[11:8]被提供给选择器13，而数据AA[7:4]被提供给控制器12。

调制数据AA[11:0]的第3位AA[3]也被提供给多脉冲发生器16。

例如，RAM15具有16位地址空间及存储8位数据。在RAM15的输入端子CS和WR上分别提供来自控制器12的片选信号CS及写信号WR。在RAM15的输入端子A[15:0]上还提供来自选择器13的地址信号ADR[15:0]及在其输入端子DIN上输入来自微计算机11的数据D[7:0]。

当片选信号CS及写信号WR均为H电平时，RAM将由微计算机11输出的数据D[7:0]存储到由地址信号ADR[15:0]指示的地址上。当片选择信号CS为H电平及写信号WR为L电平时，在RAM15中，数据D[7:0]从由地址信号ADR[15:0]指示的地址中被读出并从输出端子DOUT[7:0]输出。

在多脉冲发生器16的输入端子INDATA上输入来自移位器14的12位调制数据AA[11:0]的第3位AA[3]。在多脉冲发生器16的输入端子CLK上还提供来自微计算机11的时钟信号CLK。

基于调制数据的第3位AA[3]及时钟信号CLK，多脉冲发生器16发生数据DATA1，成为后端脉冲；数据MP，成为分段脉冲；及数据DATA2，成为前端脉冲；并分别在输出端子Q1、MP及Q2上输出这些信号。

可编程延时线17及18根据分别由DFF19及20提供的4位数据FALL_DATA[3:0]及RISE_DATA[3:0]来使数据DATA1及DATA2分别延时给定值y及x，并在输出端子OUT上输出延时数据DDATA1及DDATA2。

DFF19及20锁存由RAM15输出的低4位DO[3:0]和高4位，以使得分别定时到由控制器12提供的下降沿信号FALL及上升沿信号RISE上，并将这些位作为数据FALL_DATA[3:0]及RISE_DATA[3:0]分别提供给可编程延时线17和18。

记录信号发生器21如结合图6A-6D所述地来发生记录脉冲，同时对由可编程延时线17和18提供的延时数据DDATA1和DDATA2及由多脉冲发生器16提供的数据MP执行逻辑操作，并在输出端子REC上输出记录脉冲。

门电路22是一个8位3态门，它例如接收从RAM15读出的数据DO[7:0]，并仅当由控制器12输出的启动信号OE为L及H电平中的H电平时将接收数据DO[7:0]作为数据D[7:0]提供给微计算机11。

在上述结构的记录电路4中，如下面所述，构成记录脉冲的前端脉冲及后端脉冲的上升沿和下降沿的位置分别通过延时来改变，因此它们的宽度被改变。微计算机11对于每个线速度如对于每个区域发出作为构成记录脉冲的前端脉冲和后端脉冲的延时x和y的数据D[7:0]，该数据D[7:0]被提供给RAM15并存储在其中。(执行上述处理的方式称为数据设定方式)。在直接改写(记录)时，产生基于数据D[7:0]已延时的记录脉冲。(执行该处理的方式称为改写方式。)

在数据设定方式中，微计算机11使片选信号CS及写信号WR处于H电平及使改写信号OW处于L电平。

微计算机11设定适应于每个区域的分别相应于延时x和y的4位RISE_DATA[3:0]及FALL_DATA[3:0]，并产生由RISE_DATA[3:0](高4位)及FALL_DATA[3:0](低4位)组成的8位数据D[7:0]。

不但需要根据线速度而且需要根据标记及间隔的长度执行记录补偿，尤其是对于短的标记及间隔的长度。

因此，微计算机11发出延时，以使得它们适合于每个区域及待形成的标记和间隔的长度，即，待记录的调制数据。

具体地，现在例如考虑调制数据中的任意连续的12位。基于待记录的调制数据的区域及该12位的高4位及低4位(共8位)来确定出作为最合适延时的数据D[7:0]。

将这样确定的数据D[7:0]从微处理机11供给到RAM15。

最好是事先确定数据D[7:0]，例如通过一个试验及将这些数据存储到ROM(只读存储器，未示出)。在此情况下，微计算机11可在数据设定方式中用来从ROM中读数据D[7:0]。

再次地考虑调制数据中的任意连续的12位，当接收数据D[7:0]时，该数据D[7:0]作为最适合的延时是基于由该12位中的高4位及低4位(全部8位)组成的数据AD1及待记录调制数据的区域Z确定的，微计算机11产生16位地址信号AB[15:0]并将其输出到选择器13。

因为在此情况下改写信号OW如上所述处于L电平，所以选择器13选择从微计算机11输入到输入端子B[15:0]的地址信号AB[15:0]，并将它作为地址信号ADR[15:0]提供给RAM15。

另一方面，当接收到H电平的片选信号CS和写信号WR及L电平的改写信号OW时，控制器12将H电平的片选信号CS及写信号WR输出到RAM15。

因此，在RAM15中数据D[7:0]被存储(写)到由地址信号ADR[15:0]指示的地址上。

以类似的方式存储各种数据D[7:0]，即适合于标记及间隔长度和区域的各延时，也就是待记录的调制数据。

为了从RAM15的一定地址ADR[15:0]上读出数据D[7:0]以确认数据D[7:0]是正确的或另外的目的，微计算机11使片选信号CS为H电平及使写信号WR和改写信号OW为L电平。然后微计算机11将地址信号AB[15:0]输出到选择器13。在此情况下，控制器12将H电平的片选信号CS及L电平的写信号WR输出给RAM15及将H电平的启动信号OE输出给门电路22。选择器13选择由微计算机11设置的地址信号AB[15:0]，并将它作为地址信号ADR[15:0]输出到RAM15。

当接收到如上所述的H电平片选信号CS、L电平的写信号WR、和地址信号ADR[15:0]时，RAM15从对应于地址信号ADR[15:0]的地址中读出数据D[7:0]，并将它作为数据DO[7:0]输出到门电路22。如上所述，当接收到H电平的启动信号OE时，门电路22将由RAM15发出的数据DO[7:0]送到微计算机11。因此，从RAM15中读出的数据DO[7:0]被提供给微计算机11。

接着，在改写方式中，微计算机11使片选信号CS及改写信号OW为H电平并使写信号WR为L电平。此外，微计算机11识别拾取头3在涉及的区域，并将相应于识别区域的区域数据Z[7:0]提供给选择器13。

在此情况下，调制数据DATA与时钟信号CLK同步地提供给移位器14。移位器14将接收的调制数据存储到包括在自身中的12位寄存器的LSB位中，并与时钟信号CLK同步地对寄存器的存储值进行位移。然后移位器14输出所产生的12位调制数据AA[11:0]。在该12位调制数据AA[11:0]中，第0至第3位AA[3:0]及第8至第11位AA[11:8]提供给选择器13，第3位AA[3]提供给多脉冲发生器16，第4至第7位AA[7:4]提供给控制器12。

由微计算机11输出的区域数据Z[7:0]及调制数据AA[3:0]和AA[11:8]被组合成单个16位数据。因此，如上所述，形成了16位数据(地址信号)AB′[15:0]，其中区域数据[7:0]及调制数据AA[3:0]和AA[11:8]例如依此次序从MSB开始排列，并将该16位数据提供到选择器13的输入端子A[15:0]。

在此情况下，因为改写信号OW为H电平，所以选择器13选择输入到输入端子A[15:0]的地址信号AB′[15:0]，并将它作为地址信号ADR[15:0]提供给RAM15。

另一方面，当接收到H电平的片选信号CS及L电平的写信号WR时，控制器12将类似的片选信号CS及写信号WR输出到RAM15。

因此，在此情况下，从RAM15中读出了相应于地址信号ADR[15:0]的地址上的数据D[7:0]并作为数据DO[7:0]输出。这就是数据DO[7:0](即延时)，它适合于待记录调制数据的区域(线速度)及由RAM15输出的调制数据本身。将数据DO[7:0]的高4位DO[7:4]提供给DFF20，而低4位DO[3:0]提供给DFF19。

在接收到调制数据AA[7:4]后，控制器12基于调制数据AA[7:4]检测调制数据的上升沿及下降沿。在该实施例中，设有调制数据中的孤立反相，因为如上所述，调制数据是由(1、7)RLL和NRZI的组合获得的。因此，如果在调制数据中存在上升沿，则在移位器14中调制数据移位的过程期间必定发生AA[7]＝0、AA[6]＝0、AA[5]＝1及AA[4]＝1的情况。如果在调制数据中存在下降沿，则在移位器14中调制数据移位的过程期间必定发生AA[7]＝1、AA[6]＝1、AA[5]＝0及AA[4]＝0的情况。

因而，当检测到AA[7]＝0、AA[6]＝0、AA[5]＝1及AA[4]＝1时，控制器12判断出它已检测到上升沿，并输出上升沿信号RISE。另一方面，当检测到AA[7]＝1、AA[6]＝1、AA[5]0及AA[4]＝0时，控制器12判断出它已检测到下降沿，并输出下降沿信号FALL。

如果调制数据的最小反相宽度不等于2，则在检测器12中检测上升沿及下降沿的方法需要改变，以便适应于该情况。

将下降沿信号FALL及上升沿信号RISE分别输出到DFF19及20。DFF19及20锁存分别与下降沿信号FALL及上升沿信号RESE同步地从RAM15输入的数据D[3:0]及D[7:4]，并将这些数据作为FALL_DATA[3:0]及RISE_DATA[3:0]分别输出给可编程延时线17和18。

另一方面，接收到来自移位器14的作为调制数据的数据AA[3]时，多脉冲发生器16产生数据DATA1、DATA2及MP并将这些数据分别输出到可编程延时线17和18及记录信号发生器21。可编程延时线17和18根据分别由DFF19和20提供的4位数据FALL_DATA[3:0]及RISE_DATA[3:0]使数据DATA1和DATA2延时给定值y和x，并将延时数据DDATA1和DDATA2提供给记录信号发生器21。记录信号发生器21基于由可编程延时线17和18发送来的延时数据DDATA1和DDATA2及由多脉冲发生器16发送来的数据MP来产生和输出记录脉冲。

在实际电路中，根据移位器14、RAM15等的特性(工作速度)，可能会发生这样的情况，即在当相应于调制数据的下降沿的数据DATA1输入到可编程延时线17的时间点及当数据FALL_DATA[3:0]输入到该延时线17的时间点之间产生偏差，以及在当相应于调制数据的上升沿的数据DATA2输入到可编程延时线18的时间点及当数据RISE_DATA[3:0]输入到该延时线18的时间点之间产生偏差。在这种情况下必须使这两个时间点相均衡，例如通过在输入调制数据AA[3]的多脉冲发生器16的输入端子INDATA的前面设置延时电路或类似电路来达到。这也可以通过另外的方法来实现，例如，通过将来自移位器14的调制数据AA[2]或AA[4]而非AA[3]提供给多脉冲发生器16。

以下将参照表示其结构实例的图8来详细地描述图7中所示的控制器12。

将调制数据AA[4]和AA[5]输入到“与”门31中。“与”门31计算这些调制数据的“与”(逻辑积)值，并将它输入到“与”门33的一个输入端子上。一个“或非”门35的输出被输入到“与”门33的另一输入端，因此，“与”门33计算“与”门31的输出及“或非”门35输出的“与”值，并作为下降沿信号FALL输出该计算结果。当接收到调制数据AA[6]及AA[7]时，“或非”门35计算这些数据的“或非”(逻辑和的非)值。

因此，“与”门33仅当AA[7]＝1、AA[6]＝1、AA[5]＝0及AA[4]＝0时输出H电平(“1”)的下降沿信号FALL。

当接收到调制数据AA[6]及AA[7]时，“与”门32计算这些数据的“与”值，并将计算结果输入到“与”门34的一个输入端子。一个“或非”门36的输出被输入到“与”门34的另一输入端。因此，“与”门34计算“与”门32和“或非”门36的输出的“与”值，并作为上升沿信号RISE输出该计算结果。在接收调制数据AA[4]及AA[5]时，“或非”门36计算这些数据的“或非”值。

因此，“与”门34仅当AA[7]＝0、AA[6]＝0、AA[5]＝1及AA[4]＝1时输出H电平(“1”)的上升沿信号RISE。

另一方面，来自微计算机11的片选信号CS被输入到“或”门38的一个端子及“与”门39的一个端子上。来自微计算机11的改写信号OW被输入到“或”门38的另一输入端子及一个反相器37。来自微计算机11的写信号WR被输入到“与”门40的一个输入端子。

“或”门38计算片选信号CS及改写信号OW的“或”(逻辑和)值，并将计算结果作为片选信号CS输出。因此，由控制器12输出的片选信号CS，在当从微计算机11输出的片选择信号CS及改写信号OW中的一个为H电平时，其为H电平，而当这两个信号均为L电平时，其为L电平。

反相器37使改写信号OW反相，并将反相的改写信号提供给“与”门39的另一输入端子及“与”门40的另一输入端子。“与”门39计算片选信号CS及反相器37的输出的“与”值，并将计算结果作为启动信号OE输出。因此，仅当从微计算机11输出的片选信号CS及改写信号OW分别为H电平及L电平时，启动信号OE具有H电平，否则具有L电平。

“与”门40计算反相器37的输出及写信号WR的“与”，并将计算结果作为写信号WR输出。因此，仅当从微计算机11输出的改写信号OW及写信号WR分别为L电平及H电平时，从控制器12输出的写信号WR具有H电平，否则具有L电平。

图9表示图7中所示的多脉冲发生器16的结构实例。

作为调制数据AA[3]的数据DATA被提供给DFF51，在这里它被锁存，由此被定时到时钟信号CLK(例如，其上升沿)上，然后提供给DFF52及53。此外，DFF51将锁存数据DATA的反相输出/Q提供给“与”门57的一个输入端子。

DFF53锁存DFF51的输出，由此定时到反相器55的输出(例如，它的上升沿)上。将时钟信号CLK提供给反相器55。因此，DFF53锁存提前于DFF52锁存的数据半个时钟的数据(如下述)。该半个时钟导前的数据作为DATA1被输出。

另一方面，DFF51的输出由此被定时在时钟信号CLK上，然后作为数据DATA2被输出并提供给DFF54、“与”门56的一个端子及“与”门57的另一端子。DFF52的输出被DFF54锁存，由此被定时在时钟CLK上，及DFF54的反相输出被提供给“与”门56的另一输入端。

由“与”门56计算DFF52的输出和DFF54的反相输出的“与”，并提供给“或”门58。由“与”门57计算DFF51的反相输出及DFF52的输出的“与”，且也提供给“或”门58。

当除接收“与”门56和57的输出外又接收时钟信号CLK时，“或”门58计算这些信号的“或”，并将计算结果作为数据MP输出。

图10表示图7中所示的记录信号发生器21的一个结构实例。

当接收到由可编程延时线17及18分别输出的数据DDATA1和DDATA2时，“与”门61计算这些数据的“与”。该计算结果被输入到“与”门62的一个输入端子。将数据MP输入到“与”门62的另一输入端子。“与”门62计算“与”门61的输出及数据MP的“与”，并将此计算结果作为记录脉冲输出。

以下将参照图11及12A-12J来更详细地描述图7中包括多脉冲发生器16、可编程延时线17和18、以及记录信号发生器21的电路部分的操作。

图11包括图9的电路(多脉冲发生器16)，图10的电路(记录信号发生器21)，及可编程延时线17和18。图12A-12J表示图11中各点上的信号波形。

来自微计算机11(见图7)的时钟信号CLK(见图12A)被提供给DFF51、52及54、反相器55及“或”门58。调制数据AA[3]被提供给DFF51，并被顺序地由DFF51、52及54锁存，由此被定时到时钟信号CLK的上升沿上。

DFF52的锁存输出Q被记为DATA[K]，其中K是相应于时间的一个变量。在此情况下，调制数据AA[3]、DFF51的锁存输出及DFF54的锁存输出可分别由DATA[K+2]、DATA[K+1]及DATA[K-1]来表示。

另一方面，时钟信号CLK被反相器55反相，并被提供给DFF53的时钟端子上。DFF51的锁存输出DATA[K+1]被提供给DFF53的输入端子D，并由DFF53锁存，由此被定时在反相时钟信号CLK的上升沿上。

其结果是，如果假定数据DATA[K]如图12B中所示，则导前于数据DATA[K]半个时钟的数据DATA[K+1/2]就被获得以作为DFF53的锁存输出，如图12D中所示。

DFF52和53的锁存输出，即数据DATA[K]及DATA[K+1/2]被分别提供给可编程延时线18及17，在那里它们被分别延时一小值x和y。因此，数据DATA[K](见图12B)及DATA[K+1/2](见图12D)分别被转换成延时数据DDATA[K](图7中的DDATA2)及DDATA[K+1/2](图7中的DDATA1)，如图12C及12E所示。两个延时数据DDATA[K]及DDATA[K+1/2]被供给到“与”门61。

“与”门61计算延时数据DDATA[K](见图12C)及DDATA[K+1/2](见图12E)的“与”，以产生如图12F所示的门信号GATE。该门信号GATE被提供给“与”门62。

以上述方式，对nM数据DATA[K](即具有宽度nT的H电平部分)门信号GATE具有宽度(n-x+y)T。

另一方面，由DFF52发送来的数据DATA[K]被DFF54锁存，由此将它转换成由数据DATA[K]延时一个时钟的数据DATA[K-1]。它的反相输出!DATA[K-1](标记“!”表示反相)被提供给“与”门56的一个输入端子。在“与”门56的另一输入端子上输入DFF52的锁存输出，即，数据DATA[K]。“与”门56计算数据!DATA[K-1]及!DATA[K]的“与”，以产生前端脉冲TOP(见图12G)，其前端与数据DATA[K]的前端相重合并具有一个时钟的脉冲宽度。(前端脉冲TOP相应于数据DATA[K]的上升沿部分的导数。)前端脉冲TOP被提供给“或”门58。

当输入来自DFF51的数据!DATA[K+1](数据DATA[K+1]的反相数据)及输入来自DFF52的DATA[K]时，“与”门57计算这些数据的“与”。作为其结果，“与”门57产生后端脉冲END(见图12H)，它的后端与数据DATA[K]的后端相重合并具有一个时钟的宽度。(该后端脉冲END相当于数据DATA[K]的下降沿部分的导数。)该后端脉冲END被提供给“或”门58。

当输入了时钟信号CLK(分段脉冲，见图12A)、前端脉冲TOP(见图12G)及后端脉冲END(见图12H)时，“或”门58计算这些信号的“或”，以产生数据(多脉冲)MP，如图12I所示。该数据被提供给“与”门62。

“与”门62计算门信号GATE(见图12F)及数据MP(见图12I)的“与”，以产生出作为对应于长度为nT的标记的记录脉冲的信号REC，该信号由公式xS+(1.5-x)M+(n-2)(0.5S+0.5M)+yM+(0.5-y)S表达，如图12J所示。

因此，例如当x＝y＝0时，记录脉冲由公式：1.5M+(n-2)(0.5S+0.5M)+0.5S来表示，这与记录方案A情况中的相同。

当例如x＝y＝0.5时，记录脉冲由公式：1.0M+(n-2)(0.5S+0.5M)+0.5M+0.5S来表示，这与记录方案B情况中相同。

如从上面所理解的，通过使延时x及y彼此相等并在0.0至0.5的范围中变化，可以实现根据线速度(在此实施例中如上所述为区域)记录信号持续地在记录信号A(见图6C)及记录信号B(见图6D)之间变化的记录方案(记录补偿方案)。其结果是，可以容易地根据线速度进行记录补偿，由此可以实现例如根据MCAV方案具有大记录容易及能够高速随机存取的系统。

尤其是，通过不但根据线速度而且根据调制数据的布置来改变延时x和y，从而实现对相应于短标记及间隔中由热干扰等引起的边缘位置偏差的记录补偿。

当如前所述地延时x和y在0.0至0.5的范围中变化时，前端脉冲及后端脉冲的脉冲宽度在1.0T至1.5T的范围中变化。当延时x及y在不同的范围中变化时，如在0.0至1.0中变化时，前端脉冲及后端脉冲的脉冲宽度在范围0.5至1.5T中变化。

上述方式中不但前端脉冲及后端脉冲的边缘位置而且脉冲宽度均可改变，所获得的记录脉冲完全不同于由图4的记录补偿电路所获得的记录脉冲，在那里边缘位置可改变但脉冲宽度是固定的。

在由图4的电路获得的记录脉冲中，前端脉冲及后端脉冲向前和向后移动而它们宽度保持不变。相反地，在记录电路4获得的记录脉冲中，前端脉冲的上升沿及后端脉冲的下降沿改变，且它们的脉冲宽度同时也改变。其结果是，虽然记录电路4的规模几乎与传统记录电路的规模相同，但它能提供具有大变化范围及高自由度的记录补偿。

考虑到将图5的盘驱动部分装入到系统中，最好是使记录电路4作成单片IC。此外，尤其是从成本的观点来看，最好该IC由CMOS工艺制造。但是，在制造这种IC时，重要的问题是如何在IC中形成精确的可编程延时线17和18。

例如，其中每个可编程延时线17和18由多个反相器的级联连接构成，由连接的级数来设定延时x或y，由于各种因素如CMOS工艺的温度及速度及电源电压延时将以1至3的系数变化。按这样的实例，如何总是来获得理想的延时x和y是制造记录电路4的CMOS IC的重要课题。

例如，记录电路4可以使用图13中所示的结构作为单片IC来实施。

也就是说，图13表示记录电路4的另一结构实例。图13中与图7中相对应的元件及信号标以相同的符号，并因此在相应的地方省略了其描述。图13的记录电路4基本上与图7中的相同，所不同的是选择器71和72是新设置的并且用可编程延时线73和74分别取代可编程延时线17和18。

在图13的实施例中，除发送和接收与图7中相关的所描述的信号外，微计算机11还执行信号DL_TEST的发送及信号FLAG1和FLAG2的接收以及与这些信号的发送和接收相关的控制。

此外，在图13的实施例中，相应于延时x和y的数据RISE_DATA及FALL_DATA为6位数据而非4位数据，因此，RAM15被作成一个12位(＝6+6)的RAM。DFF19及20被分别用于锁存由RAM15输出的12位数据DO[11:0]的低6位DO[5:0]及高6位DO[11:6]。

选择器71例如是一个6位选择器，并在输入端子A/B及A[5:0]上分别输入来自微计算机11的信号DL_TEST及数据D[11:0]的低6位D[5:0]。在选择器71的输入端B[5:0]上还提供DFF19的锁存输出。例如，选择器71当信号DL_TEST为“1”时选择输入端子A[5:0]上的输入，并当信号DL_TEST为“0”时选择输入端子B[5:0]上的输入。选择器71在输出端子C[5:0]上输出选择的输入。也就是，当信号DL_TEST为“1”时，选择器71选择并输出由微计算机11发送来的数据D[11:0]的低6位D[5:0]，及当信号DL_TEST为“0”时，选择从RAM15中读出并由DFF19锁存的数据DO[11:0]的低6位DO[5:0]。选择器71的输出，即相应于延时y的数据FALL_DATA[5:0]被提供给可编程延时线73。

选择器72如选择器71的情况一样也是一个6位选择器，并在其输入端A/B及A[5:0]上分别提供来自微计算机11的信号DL_TEST及数据D[11:0]的高6位[11:6]。在选择器72的输入端子B[5:0]上还提供DFF20的锁存输出。其操作与选择器71的方式类似，选择器72当信号DL_TEST为“1”时选择输入端子A[5:0]上的输入，并当信号DL_TEST为“0”时选择输入端子B[5:0]上的输入。选择器72在输出端子C[5:0]输出所选择的输入。也就是，当信号DL_TEST为“1”时，选择器72选择并输出由微计算机11发送来的数据D[11:0]的高6位D[11:6]，及当信号DL_TEST为“0”时，选择从RAM15中读出并由DFF20锁存的数据DO[11:0]的高6位DO[5:0]。选择器72的输出，即相应于延时x的数据RISE_DADA[5:0]被输入到可编程延时线74。

如在可编程延时线17及18的情况中那样，可编程延时线73及74根据分别由选择器71和72提供的6位数据FALL_DATA[5:0]及RISE_DATA[5:0]将数据DATA1和DATA2延时给定值x和y，并输出延时的数据DDATA1和DDATA2。

当接收到信号DL_TEST、清除信号CL及时钟CLK时，可编程序延时线73和74执行测量处理(见下述)并分别输出相应于处理结果的特征位FLAG2和FLAG1。

图14表示可编程延时线73的一个结构实例。图15A-15G表示在可编程延时线73中各点上的信号波形。因为可编程延时线74是与可编程延时线73相同方式构成的，故省略了对它的描述。

在DFF81的输入端子D上提供它自己的反相锁存输出/Q。DFF81与例如由微计算机11发送来的时钟信号CLK(见图15A)的上升沿同步地锁存输入到输入端子D的信号。因此，作为锁存输出Q，DFF81输出通过将时钟信号CLK的频率分成两相等部分所获得的信号REF_SIGNAL(见图15B)。

一般地说，时钟信号CLK的占空比不总是50％。通过在DFF81中将时钟信号CLK的频率分成两相等部分，就获得了具有占空比为50％的信号REF_SIGNAL。

将信号REF_SIGNAL输入到延时单元82及一“或”门83的一端子上。

例如延时单元(DCELL)82是如图16中所示的两个反相器(INV)的串联连接。延时单元82使信号REF_SIGNAL延时一个小的时间，并将延时信号提供到“或”门83的另一输入端子。“或”门83计算信号REF_SIGNAL及由延时单元82小量延时的延时信号的“或”，并将计算结果提供给选择器84的输入端子B。

选择器84还在输入端子A上输入来自多脉冲发生器16的数据DATA1(DL_IN；在可编程延时线74的情况下为数据DATA2)，及在输入端子A/B上输入来自微计算机11的信号DL_TEST。当信号DL_TEST为“1”时，选择器84选择提供到输入端子A的数据DATA1(DL_IN)，及当信号DL_TEST为“0”时选择提供到输入端子B的“或”门83的输出。选择器84在输出端C上输出选择的数据。选择器84的输出被提供给延时矩阵85及一个“或非”门87的一输入端子。

例如，如图17中所示，延时矩阵85是这样构成的，即图16的延时单元以矩阵形式彼此串联连接。更具体地讲，在图17的例中，延时矩阵85具有63(9×7)个以矩阵形式布置的延时单元，且63个相应延时单元的输出被提供给后级选择器86。选择器86也被提供输入到延时矩阵85的第一延时单元的信号。因此，延时矩阵85提供给选择器86各延时单元(第0至第63延时单元)输出的64个信号，即通过延时选择器84的输出SEL_IN所得到的信号。

除来自延时矩阵85的64个信号外，选择器86被提供来自选择器71的数据FALL_DATA[5:0](DSEL[5:0])(见图13)。(在可编程延时线74的情况下，提供来自选择器72的数据RISE_DATA[5:0]。)选择器86根据由选择器71发送来的数据FALL_DATA[5:0]选择来自延时矩阵85的64个信号中的一个，并将选择的信号作为数据DDATA1(DL_OUT)输出，该信号是由将从多脉冲发生器16发送来的数据DATA1延时并根据数据FALL_DATA[5:0]而获得的。

数据DDATA1[OL_OUT]也被提供到“或非”门97的另一输入端。“或非”门87计算选择器84的输出(SEL_IN)和来自选择器86的数据DDATA1(DL_OUT)的“或非”(逻辑和的非)。计算结果NOR被提供给RSFF(RS触发器)88的S端。

在RSFF88的R端上提供来自微计算机11的清除信号CLR(见图15F)。当清除信号CLR为“0”时RSFF88锁存“或非”门87的输出，而当清除信号CLR为“1”时清除并输出锁存内容(值)。RSFF88的输出Q作为特征位FLAG1输出到微计算机11。

由于上述结构，当信号DL_TEST“1”时，选择器84选择“或”门83的输出，它被提供给延时矩阵85及“或非”门87。因为“或”门83的输出是信号REF_SIGNAL(见图15B)及它的小量延时信号的逻辑和，故它是由图15C所示的信号REF_SIGNAL的下降沿稍微延时所获得的信号。

延时矩阵85输出使选择器84的输出通过第0至第63延时单元延时所获得的64个信号，及选择器86选择64个信号中与数据FALL_DATA[5:0](DSEL[5:0])相对应的一个。选择出的信号DL_OUT被提供给“或非”门87。

因此，如果选择信号DL_OUT(即，选择器84的输出通过第0至第63延时单元延时所获得的64个信号中的一个，见图15D)相对信号REF_SIGNAL(见图15B)的延时小于或大于时钟信号CLK的周期T，则在“或非”门87的输出上将出现H电平，如图15E中所示。如果该延时等于时钟信号CLK的周期，则“或非”门87的输出保持于L电平(也见图15E)。

在“或非”门87的输出端出现H电平的情况下(见图15E)，当清除信号CLR返回“1”(H电平，见图15F)时，RSFF88的输出FLAG1变为“1”(见图15G)。当“或非”门87的输出保持在L电平(也见图15E)时，RSFF88的输出FLAG1保持“0”(L电平，也见图15G)，而不管清除信号CLR的电平如何(也见图15F)。

因此，通过使信号DL_TEST为“0”及清除信号CLR为“1”，改变数据FALL_DATA[5:0](DSEL[5:0])，即待由选择器86选择的信号使清除信号CLR为“0”及再使信号DL_TEST为“1”，来重复RSFF88的复位操作而获得特征位FLAG保持为“0”的数据FALL_DATA[5:0](DSEL[5:0])，这样获得的数据FALL_DATA[5:0]对应于延时一个时钟信号(时间T)所需的级数。

以上述方式，根据图14的可编程延时线73，可以测量出用于延时一个时钟所需的延时单元的级数(在此实施例中如图16所示每级由反相器组成)。

当信号DL_TEST成为“1”时，如上所述，选择器71(见图13)选择由微计算机11发送来的数据D[11:0]的低6位D[5:0]，及将选择数据D[5:0]作为数据FALL_DATA[5:0](DSEL[5:0])提供给可编程延时线73。因此，微计算机11可如上所述地通过改变信号DL_TEST及清除信号CLR和数据D[11:0]并监测特征位FLAG1来识别相应于1个时钟延时的数据FALL_DATA[5:0]。基于识别结果，微计算机11可将合适值的数据存储到RAM15中。

另一方面，在产生记录脉冲时，当微计算机11使信号DL_TEST为“0”时，选择器71(见图13)如上所述地选择DFF19的输出。其结果是，从RAM15中读出的数据DO[11:0]的低6位DO[5:0]作为数据FALL_DATA[5:0](DSEL[5:0])被提供给可编程延时线73。在此情况下，在可编程序延时线73中，来自多脉冲发生器16的数据DATA1(DL_IN)被选择器84选择(见图14)并提供给延时矩阵85。选择器86根据数据FALL_DATA[5:0]选择64个信号中的一个，这64个信号是通过第0至第63个延时单元使来自多脉冲发生器16的数据DATA1(DL_IN)延时而获得的，并将所选择信号作为DDATA1(DL_OUT)输出。

如上所述，可编程延时线73(或74)能如上述地测量用于1个时钟延时所需的延时单元级数。因此，当记录电路4作为单片IC实施时，即使当每个延时单元的延时由于下列因素而改变时，这种改变也能被待存储在RAM中的数据D[11:0]的改写来补偿，这些因素例如为CMOS工艺的温度和速度以及电源电压。

例如可以在开始对系统供电时或在供电后的某一规律的基础上来进行上述对于延时1个时钟所需延时级数的测量及根据测量结果对RAM15的数据的改写。

可编程延时线73(或74)的详细情况被描述例如在被本受让人申请的日本专利申请No.平7-244963中。

虽然，以上的描述是针对本发明应用于驱动相变盘的盘驱动器的情况的，但本发明也可应用于除盘形记录介质以外的记录介质，如卡状记录介质的驱动装置。此外，本发明的应用范围并不局限在使用变相的记录或根据MCAV的记录上。

虽然在上述实施例中，延时x和y可改变且它们保持彼此相等，但延时x和y不总是需要彼此相等。

此外，在上述实施例中，由DFF53获得的导前半个时钟数据DATA1(见图11)是用可变程延时线17延时的。也可以有另一种结构，即，由DFF53产生1个时钟导前的数据并由可编程延时线17延时该数据。在此情况下，对应于具有长度nT的标记的记录脉冲由公式xS+(1.5-x)M+(n-3)(0.5S+0.5M)+0.5S+yM+(1.0+y)S来表达。

如上所述，根据本发明的数据记录装置及方法，前端脉冲的脉冲宽度可通过改变其前边缘的位置来改变，及后端脉冲的脉冲宽度可通过改变其后边缘的位置来改变。因此，例如可根据线速度或类似参量来容易地实现记录补偿。

根据本发明，通过使用记录脉冲形成具有标记及间隔的记录介质，其中前端脉冲的脉冲宽度可通过改变其前边缘的位置来改变及后端脉冲的脉冲宽度可通过改变其后边缘的位置来改变。因此，可以允许高密度的记录及高速度的随机存取。

此外，根据本发明的数据记录装置，对应于具有长度nT的记录脉冲用公式xS+(1.5-x)M+(n-2)(0.5S+0.5M)+yM+(0.5-y)S或xS+(1.5-x)M+(n-3)(0.5S+0.5M)+0.5S+yM+(1.0-y)S来表示，及使用上述记录脉冲进行记录。因此，例如可根据线速度或类似参量来容易地实现记录补偿。

Claims

1.一种数据记录设备，其中记录装置在记录装置及记录介质之间相对速度变化的状态下，使用由前端脉冲、分段脉冲及后端脉冲组合的记录脉冲在记录介质上形成标记和间隔来将记录数据记录在记录介质上，该数据记录设备包括：

前端脉冲改变装置，用于通过改变前端脉冲前边缘的位置来改变前端脉冲的脉冲宽度；以及

后端脉冲改变装置，用于通过改变后端脉冲后边缘的位置来改变后端脉冲的脉冲宽度；

其中前端脉冲改变装置和/或后端脉冲改变装置根据记录装置及记录介质之间相对速度的变化来分别改变其前边缘的位置和/或后边缘的位置。

2.根据权利要求1所述的数据记录设备，其中前端脉冲改变装置和/或后端脉冲改变装置根据该标记或间隔的长度来分别改变其前边缘的位置和/或后边缘的位置。

3.根据权利要求1或2所述的数据记录设备，其中前端脉冲改变装置和/或后端脉冲改变装置分别在0.5T至1.5T的范围中改变其前端脉冲的脉冲宽度和/或后端脉冲的脉冲宽度，其中T是相当于在记录数据中所使用的一时钟的脉冲宽度。

4.一种数据记录方法，其中记录装置在记录装置及记录介质之间的相对速度变化的状态下，使用由前端脉冲、分段脉冲及后端脉冲组合的记录脉冲在记录介质上形成标记和间隔来将记录数据记录在记录介质上，该数据记录方法包括下列步骤：

组合前端脉冲、分段脉冲及后端脉冲；

延时前端脉冲前边缘的位置及后端脉冲后边缘的位置；及

使用脉冲宽度变化的记录脉冲在记录介质上形成标记和间隔；

其中根据记录装置及记录介质之间相对速度的变化来分别改变所述前端脉冲前边缘的位置和/或所述后端脉冲后边缘的位置。

5.一种数据记录设备，其中在记录装置及记录介质之间的相对速度变化的状态下记录装置使用由前端脉冲、分段脉冲及后端脉冲组合的记录脉冲在记录介质上形成标记和间隔从而将数据记录到记录介质上，该数据记录设备包括：

前端脉冲发生装置，用于产生作为数据前端的具有一个时钟脉冲宽度的前端脉冲；

后端脉冲发生装置，用于产生作为数据后端的具有一个时钟脉冲宽度的后端脉冲；

第一延时装置，用于将数据延时一个第一延时x；

第二延时装置，用于将数据延时一个第二延时y；

延时设定装置，用于自适应地设置第一延时x及第二延时y，并且基于记录装置及记录介质之间的相对速度设置第一延时x及第二延时y；及

记录脉冲合成装置，用于通过对前端脉冲发生装置、后端脉冲发生装置及第一和第二延时装置的输出执行逻辑操作来合成记录脉冲。

6.根据权利要求5所述的数据记录设备，其中记录脉冲相应于具有长度nT的标记，这里n是一个整数及T是相应于一个时钟的脉冲宽度，该记录脉冲被表示为：

xS+(1.5-x)M+(n-2)(0.5S+0.5M)+yM+(0.5-y)S或

xS+(1.5-x)M+(n-3)(0.5S+0.5M)+0.5S+yM+(1.0-y)S

式中M代表具有长度T的一个H电平部分及具有长度T的一个L电平部分中的一个部分，而S代表其中的另一部分。

7.根据权利要求5所述的数据记录设备，其中当第二延时装置延时超前半个时钟或一个时钟的数据时，记录脉冲对应于具有长度nT的标记，该记录脉冲被表示为：

xS+(1.5-x)M+(n-2)(0.5S+0.5M)+yM+(0.5-y)S或

xS+(1.5-x)M+(n-3)(0.5S+0.5M)+0.5S+yM+(1.0-y)S。

8.根据权利要求5所述的数据记录设备，其中第一延时x及第二延时y在0T至0.5T的范围中。

9.根据权利要求5所述的数据记录设备，其中记录脉冲合成装置包括：

第一计算装置，用于计算时钟信号和前端脉冲发生装置及后端脉冲发生装置的输出的逻辑和；

第二计算装置，用于计算第一和第二延时装置的输出的逻辑积；及

第三计算装置，用于计算第一及第二计算装置的输出的逻辑积。

10.根据权利要求5所述的数据记录设备，其中延时设定装置基于数据设置第一延时x及第二延时y。

11.根据权利要求5所述的数据记录设备，其中前端脉冲发生装置、后端脉冲发生装置、第一和第二延时装置、及记录脉冲合成装置是作为一个单片IC来实施的。

12.根据权利要求5所述的数据记录设备，其中第一和第二延时装置的每个都包括反相器。

13.根据权利要求12所述的数据记录设备，还包括测量装置，用于测量提供一给定延时所需的反相器的级数。