CN115483938A - 信号接收装置 - Google Patents

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CN115483938A
CN115483938A CN202210555931.2A CN202210555931A CN115483938A CN 115483938 A CN115483938 A CN 115483938A CN 202210555931 A CN202210555931 A CN 202210555931A CN 115483938 A CN115483938 A CN 115483938A
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金炳述
金秀衡
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Abstract

一种信号接收装置包括：采样装置，所述采样装置被配置为对输入信号进行采样以输出多个采样值；以及输出电路，所述输出电路被配置为基于所述采样值输出数据。所述输出电路响应于第一控制信号通过基于所述采样值中的第一采样值至第三采样值执行多数表决来输出所述数据，并且响应于第二控制信号基于所述采样值中的所述第一采样值及第四采样值和第五采样值输出所述数据及第一错误计数信号和第二错误计数信号。所述第一错误计数信号是通过将在参考条件下采样的所述第一采样值与在第一偏移条件下采样的所述第四采样值进行比较来生成的，并且所述第二错误计数信号是通过将所述第一采样值与在第二偏移条件下采样的所述第五采样值进行比较来生成的。

Description

信号接收装置
相关申请的交叉引用
本申请要求于2021年6月15日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2021-0077333的优先权，该申请的公开内容通过引用整体地并入本文。
技术领域
本公开涉及一种信号接收装置。
背景技术
眼图开度监测(eye open monitor，EOM)用于标识向信道发送和从信道接收的信号的质量特性。例如，存储系统可以通过测量在信号接收端(例如，存储装置的接收器)中接收到的信号的眼图来提高存储装置与主机装置之间的信号发送和接收质量。由于以高速度执行EOM，所以可以提高电子装置的工作速度。
例如，在安装在自动驾驶车辆上的电子装置的情况下，在各种驾驶环境(例如，高温环境和低温环境)中要求一致且可靠的信号发送和接收。因此，考虑到这种情况，要求设计信号接收装置。
发明内容
本公开的目的是为了提供一种使得能实现高速EOM操作和可靠信号接收的信号接收装置。
本公开的目的不限于上面提及的目的，并且本文未提及的本公开的其他目的将由本领域技术人员从本公开的以下描述中清楚地理解。
根据本公开的一些方面，提供了一种信号接收装置，所述信号接收装置包括：采样装置，所述采样装置被配置为对输入信号进行采样以输出多个采样值；以及输出电路，所述输出电路被配置为基于所述多个采样值输出数据，其中所述输出电路响应于第一控制信号通过基于所述多个采样值中的第一采样值至第三采样值执行多数表决来输出所述数据，并且响应于第二控制信号基于所述多个采样值中的所述第一采样值及第四采样值和第五采样值来输出所述数据及第一错误计数信号和第二错误计数信号，所述第一错误计数信号是通过将在参考条件下采样的所述第一采样值与在第一偏移条件下采样的所述第四采样值进行比较来生成的，并且所述第二错误计数信号是通过将所述第一采样值与在与所述第一偏移条件不同的第二偏移条件下采样的所述第五采样值进行比较来生成的。
根据本公开的一些方面，提供了一种信号接收装置，所述信号接收装置包括：第一信号处理装置，所述第一信号处理装置被配置为对输入信号执行第一处理以生成第一处理信号；第二信号处理装置，所述第二信号处理装置被配置为对所述输入信号执行与所述第一处理不同的第二处理以生成第二处理信号；第三信号处理装置，所述第三信号处理装置被配置为对所述输入信号执行与所述第一处理和所述第二处理不同的第三处理以生成第三处理信号；时钟恢复电路，所述时钟恢复电路被配置为从所述第一处理信号恢复时钟信号以生成恢复时钟信号；第一采样器，所述第一采样器被配置为基于所述恢复时钟信号和参考电压从所述第一处理信号提取第一采样值；第二采样器，所述第二采样器被配置为，基于对所述恢复时钟信号应用了第一水平偏移的第一偏移时钟信号和对所述参考电压应用了第一垂直偏移的第一偏移电压，从所述第二处理信号提取第二采样值；第三采样器，所述第三采样器被配置为，基于对所述恢复时钟信号应用了第二水平偏移的第二偏移时钟信号和对所述参考电压应用了第二垂直偏移的第二偏移电压，从所述第三处理信号提取第三采样值；以及输出电路，所述输出电路被配置为通过基于所述第一采样值至所述第三采样值执行多数表决来输出数据。
根据本公开的一些方面，提供了一种信号接收装置，所述信号接收装置包括：时钟恢复电路，所述时钟恢复电路被配置为从输入信号恢复时钟信号以生成恢复时钟信号；第一采样器，所述第一采样器被配置为基于所述恢复时钟信号和参考电压从所述输入信号提取第一采样值；第二采样器，所述第二采样器被配置为，基于对所述恢复时钟信号应用了第一水平偏移的第一偏移时钟信号和对所述参考电压应用了第一垂直偏移的第一偏移电压，从所述输入信号提取第二采样值；第三采样器，所述第三采样器被配置为，基于对所述恢复时钟信号应用了第二水平偏移的第二偏移时钟信号和对所述参考电压应用了第二垂直偏移的第二偏移电压，从所述输入信号提取第三采样值；以及输出电路，所述输出电路被配置为通过将所述第一采样值与所述第二采样值进行比较来输出第一错误计数信号并且通过将所述第一采样值与所述第三采样值进行比较来输出第二错误计数信号。
附图说明
通过参考附图详细地描述本公开的示例性实施例，本公开的上述及其他方面和特征将变得容易理解，在附图中：
图1是示出根据本公开的一些实施例的存储系统的视图；
图2是示出根据示例实施例的UFS互连(UIC)层的视图；
图3是示出根据示例实施例的图2的CDR块的视图；
图4是示出根据示例实施例的图3的输出电路的视图；
图5是示出根据示例实施例的图1的UFS装置控制器、存储器接口和非易失性存储器被重新配置的视图；
图6是示出根据示例实施例的图5的存储装置的示例性框图；
图7是示出根据本公开的一些实施例的3D V-NAND结构的视图；
图8是示出根据示例实施例的存储装置的信号接收装置在EOM启用模式下操作的流程图；
图9至图16是示出根据示例实施例的存储装置的信号接收装置在EOM启用模式下操作的视图；
图17是示出根据示例实施例的存储装置的信号接收装置在EOM禁用模式下操作的视图；
图18是示出根据本公开的一些其他实施例的存储装置的信号接收装置的视图；
图19是示出根据本公开的一些其他实施例的存储系统的视图；
图20是示出根据本公开的一些其他实施例的存储系统的视图；
图21是示出根据本公开的一些其他实施例的数据发送和接收系统的视图；以及
图22是示出根据本公开的一些实施例的具有存储系统的车辆的视图。
具体实施方式
在下文中，将参考附图描述根据本公开的技术精神的实施例。
图1是示出根据本公开的一些实施例的存储系统的视图。图2是示出根据示例实施例的UFS互连(UIC)层的视图。图3是示出根据示例实施例的图2的CDR块的视图。图4是示出根据示例实施例的图3的输出电路的视图。
在下文中，将通过示例将遵循由联合电子装置工程委员会(JEDEC)发布的通用闪存存储(UFS)标准的系统描述为根据本公开的技术精神的存储系统，但是本公开的技术精神不限于此，并且可以在相同技术精神的范围内执行的存储系统的各方面中做出各种修改。
参考图1，存储系统1可以包括主机装置(或UFS主机)100、存储装置(或UFS装置)200和UFS接口300。
主机装置100和存储装置200可以通过UFS接口300互连。在一些实施例中，主机装置100可以被实现为应用处理器的一部分。
主机装置100可以包括UFS主机控制器110、应用120、UFS驱动器130、主机存储器140和UFS互连(UIC)层150。
存储装置200可以包括UFS装置控制器210、非易失性(NVM)存储器220、存储器接口(I/F)230、装置存储器240、UIC层250和调节器260。
非易失性存储器220可以包括多个存储单元221，每一个存储单元221可以包括2D或3D结构的垂直-NAND(V-NAND)闪速存储器，但是可以包括其他类型的非易失性存储器，诸如相变随机存取存储器(PRAM)和/或电阻式随机存取存储器(RRAM)。
UFS装置控制器210和非易失性存储器220可以通过存储器接口230彼此连接。存储器接口230可以被实现为遵守标准条例，诸如Toggle或开放式NAND闪存接口(ONFI)。将稍后描述使用Toggle的UFS装置控制器210与非易失性存储器220之间的操作。
应用120可以指期望执行与存储装置200的通信以使用存储装置200的功能的程序。应用120可以向UFS驱动器130发送用于对存储装置200进行输入和输出的输入输出请求(IOR)。IOR可以指数据的读取请求、写入请求和/或擦除请求，但是不限于此。
UFS驱动器130可以通过UFS-主机控制器接口(UFS-HCI)来管理UFS主机控制器110。UFS驱动器130可以将由应用120生成的IOR转换成由UFS标准定义的UFS命令并且将转换后的UFS命令传送到UFS主机控制器110。一个IOR可以被转换成多个UFS命令。UFS命令可以基本上是由小型计算机系统接口(SCSI)标准定义的命令，但可以是UFS标准专用命令。
UFS主机控制器110可以通过UIC层150和UFS接口300向存储装置200的UIC层250发送由UFS驱动器130转换的UFS命令。在此过程中，UFS主机控制器110的UFS主机寄存器111可以用作命令队列(CQ)。
在主机装置100一侧的UIC层150可以包括MIPI_M-PHY和MIPI Unipro，并且在存储装置200一侧的UIC层250也可以包括MIPI_M-PHY和MIPI Unipro。
UFS接口300可以包括用于发送参考时钟REF_CLK的线、用于发送用于存储装置200的硬件复位信号RESET_n的线、用于发送差分输入信号对DIN_T和DIN_C的成对的线、以及用于发送差分输出信号对DOUT_T和DOUT_C的成对的线。在一些实施例中，UFS接口300可以包括两条或更多条差分输入信号对的线和两条或更多条差分输出信号对的线。
从主机装置100提供给存储装置200的参考时钟REF_CLK的频率值可以是19.2MHz、26MHz、38.4MHz和52MHz的四个值之一，但是不限于此。即使当在主机装置100与存储装置200之间执行数据发送/接收时，主机装置100也可以改变参考时钟REF_CLK的频率值。
存储装置200可以使用锁相环(PLL)等来从自主机装置100提供的参考时钟REF_CLK生成各种频率的时钟。另外，主机装置100可以通过参考时钟REF_CLK的频率值来设定主机装置100与存储装置200之间的数据速率的值。例如，数据速率的值可以取决于参考时钟REF_CLK的频率值而确定。
UFS接口300可以支持多个通道(lane)，每一个通道可以以差分对实现。例如，UFS接口300可以包括一个或更多个接收通道和一个或更多个发送通道。在图1中，用于发送差分输入信号对DIN_T和DIN_C的成对的线可以构成接收通道，而用于发送差分输出信号对DOUT_T和DOUT_C的成对的线可以构成发送通道。尽管在图1中示出了一个发送通道和一个接收通道，但是可以修改发送通道和接收通道的数目。
接收通道和发送通道可以以串行通信方法发送数据，并且主机装置100与存储装置200之间的全双工通信通过接收通道和发送通道彼此分离的结构是可能的。例如，存储装置200可以甚至在通过接收通道从主机装置100接收数据的同时通过发送通道向主机装置100发送数据。另外，可以通过相同通道来发送诸如从主机装置100到存储装置200的命令的控制数据以及要由主机装置100存储在存储装置200的非易失性存储器220中或者要从非易失性存储器220读取的用户数据。因此，对于主机装置100与存储装置200之间的数据传输来说，除了成对的接收通道和成对的发送通道之外不需要单独的通道。
参考图2，用作存储装置200的信号接收装置的UIC层250可以包括两个模拟前端(AFE)251、两个时钟数据恢复(CDR)块253、两个译码器(decoder)256、两个解扰器257、两个符号去除器258、通道合并器259和符号翻译器259a。
AFE 251可以从主机装置100(图1)接收差分输入信号对DIN_T和DIN_C，并且可以执行预定过程以输出串行信号SS。例如，左AFE 251可以接收差分输入信号对DIN_T0和DIN_C0，而右AFE 251可以接收差分输入信号对DIN_T1和DIN_C1。在一些实施例中，主机装置100(图1)可以将作为串行信号的差分输入信号对DIN_T和DIN_C提供给AFE 251，并且AFE 251可以从中输出串行信号SS。
CDR块253可以执行时钟数据恢复(CDR)和数据反序列化(datadeserialization)，以输出N位(N是自然数)的信号。在示例实施例中，CDR块253可以在EOM禁用模式下基于输入串行信号SS执行多数表决以提取数据，并且可以在EOM启用模式下执行EOM操作以基于输入串行信号SS测量与主机装置100(图1)的通信信道的信号质量。
在一些实施例中，由CDR块253执行的EOM操作可以使用例如特殊功能寄存器(SFR)252来执行，但是实施例不限于此。
参考图3，CDR块253可以包括信号处理装置SPD1至SPD3、时钟恢复电路CDRC、采样器SAM1至SAM3、开关SW1和SW2以及输出电路OC。
多个信号处理装置SPD1至SPD3可以针对串行信号SS执行它们相应的处理。
信号处理装置SPDl可以针对串行信号SS执行第一处理以生成处理信号PS1，信号处理装置SPD2可以针对串行信号SS执行与第一处理不同的第二处理以生成处理信号PS2，并且信号处理装置SPD3可以针对串行信号SS执行与第一处理和第二处理不同的第三处理以生成处理信号PS3。在这种情况下，第一处理至第三处理可以彼此不同。
在一些实施例中，信号处理装置SPD1可以包括被设定为例如第一设定值EQS1的均衡器EQ1，信号处理装置SPD2可以包括被设定为例如与第一设定值EQS1不同的第二设定值EQS2的均衡器EQ2，并且信号处理装置SPD3可以包括被设定为例如与第一设定值EQS1和第二设定值EQS2不同的第三设定值EQS3的均衡器EQ3。例如，第一设定值EQS1至第三设定值EQS3中的每一者可以包括二进制码。
在这种情况下，信号处理装置SPDl可以通过第一设定值EQSl针对串行信号SS执行均衡以生成处理信号PS1，信号处理装置SPD2可以通过第二设定值EQS2针对串行信号SS执行均衡以生成处理信号PS2，并且信号处理装置SPD3可以通过第三设定值EQS3针对串行信号SS执行均衡以生成处理信号PS3。
尽管图3示出了信号处理装置SPD1至SPD3分别包括均衡器EQ1至EQ3，但是根据本公开的技术精神的实施例不限于此。
时钟恢复电路CDRC可以基于串行信号SS恢复时钟，并且可以输出恢复时钟信号RCK。例如，时钟恢复电路CDRC可以通过执行时钟数据恢复(CDR)来从处理信号PS1中恢复时钟，并且可以输出恢复时钟信号RCK。
采样器SAM1可以基于从时钟恢复电路CDRC提供的恢复时钟信号RCK和参考电压VREF从处理信号PS1中提取采样值SAV1。
采样器SAM2可以基于对恢复时钟信号RCK应用了水平偏移dX1的偏移时钟信号dX1RCK(即，通过将水平偏移dX1应用于恢复时钟信号RCK而产生的偏移时钟信号dX1RCK)和对参考电压VREF应用了垂直偏移dY1的偏移电压dY1VREF(即，通过将垂直偏移dY1应用于参考电压VREF而产生的偏移电压dY1VREF)从处理信号PS2中提取采样值SAV2。
采样器SAM3可以基于对恢复时钟信号RCK应用了水平偏移dX2的偏移时钟信号dX2RCK和对参考电压VREF应用了垂直偏移dY2的偏移电压dY2VREF从处理信号PS3中提取采样值SAV3。
在示例实施例中，当CDR块253在EOM禁用模式下操作时的水平偏移dX1、水平偏移dX2、垂直偏移dY1和垂直偏移dY2可以不同于当CDR块253在EOM启用模式下操作时的水平偏移dX1、水平偏移dX2、垂直偏移dY1和垂直偏移dY2。
例如，当CDR块253在EOM禁用模式下操作时，水平偏移dXl、水平偏移dX2、垂直偏移dY1和垂直偏移dY2可以全部为零(0)。在这种情况下，偏移时钟信号dX1RCK和偏移时钟信号dX2RCK都可以与恢复时钟信号RCK相同，并且偏移电压dY1VREF和偏移电压dY2VREF都可以与参考电压VREF相同。
另一方面，当CDR块253在EOM启用模式下操作时，水平偏移dX1、水平偏移dX2、垂直偏移dY1和垂直偏移dY2可以彼此不同。例如，水平偏移dX1可以与水平偏移dX2不同，并且垂直偏移dY1可以与垂直偏移dY2不同。
在一些实施例中，在CDR块253在EOM启用模式下操作的情况下，当水平偏移dX1为“a”(“a”是实数)时，水平偏移dX2可以是“-a”。此外，在CDR块253在EOM启用模式下操作的情况下，当垂直偏移dY1为“b”(b是实数)时，垂直偏移dY2可以是“-b”。然而，实施例不限于此，并且可以不同地修改水平偏移dX1、水平偏移dX2、垂直偏移dY1和垂直偏移dY2。
开关SWl可以由控制信号EOM_E控制以确定提供给采样器SAM2的处理信号。例如，开关SW1可以响应于作为指示EOM禁用的逻辑低电平的控制信号EOM_E的信号电平而将信号处理装置SPD2连接到采样器SAM2。因此，可以将作为来自信号处理装置SPD2的输出的处理信号PS2提供给采样器SAM2。此外，开关SW1可以响应于作为指示EOM启用的逻辑高电平的控制信号EOM_E的信号电平而将信号处理装置SPD1连接到采样器SAM2。因此，可以将作为来自信号处理装置SPD1的输出的处理信号PS1提供给采样器SAM2。
开关SW2可以由控制信号EOM_E控制以确定提供给采样器SAM3的处理信号。例如，开关SW2可以响应于作为指示EOM禁用的逻辑低电平的控制信号EOM_E的信号电平而将信号处理装置SPD3连接到采样器SAM3。因此，可以将作为信号处理装置SPD3的输出的处理信号PS3提供给采样器SAM3。此外，开关SW2可以响应于作为指示EOM启用的逻辑高电平的控制信号EOM_E的信号电平而将信号处理装置SPD1连接到采样器SAM3。因此，可以将作为信号处理装置SPD1的输出的处理信号PS1提供给采样器SAM3。
图3示出了作为用于允许采样器SAM2在EOM禁用模式下接收来自信号处理装置SPD2的输出而在EOM启用模式下接收来自信号处理装置SPDl的输出的示例性元件的开关SWl，并且示出了作为用于允许采样器SAM3在EOM禁用模式下接收来自信号处理装置SPD3的输出而在EOM启用模式下接收来自信号处理装置SPD1的输出的示例性元件的开关SW2，但是实施例不限于此。可以通过对可以取决于模式而改变提供给采样器SAM2和SAM3的处理信号的其他元件的修改来执行实施例。
参考图3和图4，输出电路OC可以包括表决电路VC和EOM电路EOMC。
表决电路VC和EOM电路EOMC可以取决于控制信号EOM_E而被启用。
表决电路VC可以响应于作为指示EOM禁用的逻辑低电平的控制信号EOM_E的信号电平而被启用，以及可以响应于作为指示EOM启用的逻辑高电平的控制信号EOM_E的信号电平而被禁用。
EOM电路EOMC可以响应于作为指示EOM禁用的逻辑低电平的控制信号EOM_E的信号电平而被禁用，以及可以响应于作为指示EOM启用的逻辑高电平的控制信号EOM_E的信号电平而被启用。
例如，在不执行EOM操作的EOM禁用模式下，可以启用表决电路VC以针对采样值SAV1至SAV3执行多数表决，从而输出数据DATA。在执行EOM操作的EOM启用模式下，可以启用EOM电路EOMC以基于采样值SAV1输出数据DATA，并且可以基于采样值SAV1至SAV3执行EOM操作以输出错误计数信号EC1和EC2及采样计数信号SC。例如，数据DATA可以对应于从图2的CDR块253输出的N位的信号。将稍后描述表决电路VC和EOM电路EOMC的详细操作。
在一些实施例中，EOM电路EOMC可以包括用于将采样值SAV1与采样值SAV2进行比较以输出错误计数信号EC1和采样计数信号SC的比较器CP1以及用于将采样值SAV1与采样值SAV3进行比较以输出错误计数信号EC2的比较器CP2，但是实施例不限于此。
返回参考图2，译码器256可以将从CDR块253输出的N位信号译码成M位(M是小于N的自然数)信号和区分信号DS。在一些实施例中，N位信号是10位信号，而M位信号可以是8位信号，但是实施例不限于此。
译码器256在所输入的N位信号是数据符号时可以输出数据信号D作为区分信号DS，而在所输入的N位信号是控制符号时可以输出控制信号K作为区分信号DS。
解扰器257可以针对所输入的M位信号执行解扰并且输出经解扰的信号。符号去除器258可以从所输入的M位信号中去除跳跃符号(skip symbol)，诸如标记和填充符号。通道合并器259可以合并输入到每个通道的信号并且将经合并的信号提供给符号翻译器259a。符号翻译器259a可以翻译并输出符号。
返回参考图1，存储装置200的UFS装置控制器210可以通常控制存储装置200的操作。
UFS装置控制器210可以通过作为逻辑数据存储单元的逻辑单元(LU)211来管理非易失性存储器220。逻辑单元211的数目可以是例如八，但是实施例不限于此。
UFS装置控制器210可以包括闪存转换层(FTL)，并且可以通过使用FTL的地址映射信息来将逻辑数据地址(例如，从主机装置100传送的逻辑块地址(LBA))转换成物理数据地址(例如，物理块地址(PBA)或物理页号(physical page number，PPN))。在存储系统1中，用于存储用户数据的逻辑块可以具有预定范围的尺寸。例如，逻辑块的最小尺寸可以被设定为4K字节。
当来自主机装置100的命令通过UIC层250被输入到存储装置200时，UFS装置控制器210可以根据输入命令来执行操作，并且可以在操作完成时向主机装置100发送完成响应。
例如，当主机装置100期望将用户数据存储在存储装置200中时，主机装置100可以向存储装置200发送数据写入命令。当从存储装置200接收到针对用户数据的准备好传送响应(ready-to-transfer)时，主机装置100可以向存储装置200发送用户数据。UFS装置控制器210可以将所接收的用户数据暂时存储在装置存储器240中并且基于FTL的地址映射信息将暂时存储在装置存储器240中的用户数据存储在非易失性存储器220的选定位置中。
作为另一示例，当主机装置100期望读取存储在存储装置200中的用户数据时，主机装置100可以向存储装置200发送数据读取命令。已接收到命令的UFS装置控制器210可以基于数据读取命令从非易失性存储器220读取用户数据并且将所读取的用户数据暂时存储在装置存储器240中。在此读取过程中，UFS装置控制器210可以通过使用嵌入式纠错码(ECC)电路(未示出)来检测和校正所读取的用户数据的错误。UFS装置控制器210可以向主机装置100发送暂时存储在装置存储器240中的用户数据。
另外，UFS装置控制器210还可以包括高级加密标准(AES)电路(未示出)，所述AES电路可以通过使用对称密钥算法来对输入到UFS装置控制器210的数据进行加密或解密。
主机装置100可以将要发送到存储装置200的命令按适当的顺序存储在可以用作命令队列的UFS主机寄存器111中，并且可以按该顺序向存储装置200发送命令。此时，即使当先前发送的命令仍在由存储装置200处理时，即，即使在通知了先前发送的命令已由存储装置200处理之前，主机装置100也可以向存储装置200发送在命令队列中等待的下一命令。因此，存储装置200还可以甚至在处理先前发送的命令的中间从主机装置100接收下一命令。可以被存储在这样的命令队列中的命令的最大数目(队列深度)可以是例如32。另外，命令队列可以以通过头指针和尾指针来指示存储在队列中的命令列的开始和结束的循环队列类型来实现。
多个存储单元221中的每一个存储单元可以包括存储单元阵列(未示出)和用于控制存储单元阵列的操作的控制电路(未示出)。存储单元阵列可以包括二维存储单元阵列或三维存储单元阵列。存储单元阵列可以包括多个存储单元，每一个存储单元可以是存储1位信息的单级单元(SLC)，但是可以是存储2位或更多位信息的单元，诸如多级单元(MLC)、三级单元(TLC)和四级单元(QLC)。三维存储单元阵列可以包括被垂直地定向使得至少一个存储单元被定位在另一存储单元上方的垂直NAND串。关于这个，将稍后做出详细描述。
VCC、VCCQl、VCCQ2等可以作为电源电压被输入到存储装置200。VCC是用于存储装置200的主电源电压，并且可以具有例如2.4V至3.6V的值。VCCQ1是用于供应低范围的电压的电源电压，并且主要用于UFS装置控制器210。例如，VCCQ1可以具有1.14V至1.26V的值。VCCQ2是用于供应低于VCC但高于VCCQ1的范围内的电压的电源电压，并且主要用于诸如MIPI M-PHY251的输入和输出接口，而且可以具有例如1.7V至1.95V的值。可以通过调节器260来为存储装置200的相应元件供应电源电压。调节器260可以被实现为分别连接到前述电源电压中的不同电源电压的一组单元调节器。
图5是示出根据示例实施例的图1的UFS装置控制器、存储器接口和非易失性存储器被重新配置的视图。
图1的存储器接口230可以包括图5的控制器接口电路230a和存储器接口电路230b。在一些实施例中，图5所示的存储装置(或非易失性存储装置)224可以对应于图1的一个存储单元221。另外，在一些实施例中，存储装置224可以对应于图1的非易失性存储器220。
存储装置224可以包括第一引脚P11至第八引脚P18、存储器接口电路230b、控制逻辑电路510和存储单元阵列520。
存储器接口电路230b可以通过第一引脚P11从装置控制器210接收芯片使能信号nCE。存储器接口电路230b可以根据芯片使能信号nCE通过第二引脚P12至第八引脚P18向装置控制器210发送信号并从装置控制器210接收信号。例如，当芯片使能信号nCE是使能状态(例如，低电平)时，存储器接口电路230b可以通过第二引脚P12至第八引脚P18向装置控制器210发送信号并从装置控制器210接收信号。
存储器接口电路230b可以通过第二引脚P12至第四引脚P14从装置控制器210接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路230b可以通过第七引脚P17从装置控制器210接收数据信号DQ或者向装置控制器210发送数据信号DQ。可以通过数据信号DQ来传送命令CMD、地址ADDR和数据DATA。例如，可以通过多条数据信号线来传送数据信号DQ。在这种情况下，第七引脚P17可以包括与多个数据信号相对应的多个引脚。
存储器接口电路230b可以基于写入使能信号nWE的切换定时从以命令锁存使能信号CLE的使能周期(例如，高电平状态)接收的数据信号DQ获取命令CMD。存储器接口电路230b可以基于写入使能信号nWE的切换定时从以地址锁存使能信号ALE的使能周期(例如，高电平状态)接收的数据信号DQ获取地址ADDR。
在一些实施例中，写入使能信号nWE可以维持静态状态(例如，高电平或低电平)，并且可以在高电平与低电平之间切换。例如，写入使能信号nWE可以以发送命令CMD或地址ADDR的周期进行切换。因此，存储器接口电路230b可以基于写入使能信号nWE的切换定时获得命令CMD或地址ADDR。
存储器接口电路230b可以通过第五引脚P15从装置控制器210接收读取使能信号nRE。存储器接口电路230b可以从装置控制器210接收数据选通信号DQS或者通过第六引脚P16向装置控制器210发送数据选通信号DQS。
在存储装置224的数据DATA输出操作中，存储器接口电路230b可以在输出数据DATA之前通过第五引脚P15接收切换的读取使能信号nRE。存储器接口电路230b可以基于读取使能信号nRE的切换生成切换的数据选通信号DQS。例如，存储器接口电路230b可以基于读取使能信号nRE的切换开始时间生成在预定延迟(例如，tDQSRE)之后开始切换的数据选通信号DQS。存储器接口电路230b可以基于数据选通信号DQS的切换定时发送包括数据DATA的数据信号DQ。因此，数据DATA可以在数据选通信号DQS的切换定时被对齐并且被发送到装置控制器210。
在存储装置224的数据DATA输入操作中，当从装置控制器210接收到包括数据DATA的数据信号DQ时，存储器接口电路230b可以从装置控制器210随同数据DATA接收切换的数据选通信号DQS。存储器接口电路230b可以基于数据选通信号DQS的切换定时从数据信号DQ获取数据DATA。例如，存储器接口电路230b可以通过在数据选通信号DQS的上升沿和/或下降沿对数据信号DQ进行采样来获取数据DATA。
存储器接口电路230b可以通过第八引脚P18向装置控制器210发送就绪/忙碌输出信号nR/B。存储器接口电路230b可以通过就绪/忙碌输出信号nR/B来向装置控制器210发送存储装置224的状态信息。当存储装置224处于忙碌状态时(即，当存储装置224的内部操作正在被执行时)，存储器接口电路230b可以向装置控制器210发送指示忙碌状态的就绪/忙碌输出信号nR/B。当存储装置224处于就绪状态时(即，当存储装置224的内部操作未被执行或者已完成时)，存储器接口电路230b可以向装置控制器210发送指示就绪状态的就绪/忙碌输出信号nR/B。例如，当存储装置224正在响应于页面读取命令而从存储单元阵列520读取数据DATA时，存储器接口电路230b可以向装置控制器210发送指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nR/B。例如，当存储装置224正在响应于编程命令将数据DATA编程到存储单元阵列520中时，存储器接口电路230b可以向装置控制器210发送指示忙碌状态的就绪/忙碌输出信号nR/B。
控制逻辑电路510可以通常控制存储装置224的各种操作。控制逻辑电路510可以接收从存储器接口电路230b获取的命令/地址CMD/ADDR。控制逻辑电路510可以根据所接收的命令/地址CMD/ADDR来生成用于控制存储装置224的其他元件的控制信号。例如，控制逻辑电路510可以将数据DATA编程到存储单元阵列520中，或者可以生成用于从存储单元阵列520读取数据DATA的各种控制信号。
存储单元阵列520可以在控制逻辑电路510的控制下存储从存储器接口电路230b获取的数据DATA。存储单元阵列520可以在控制逻辑电路510的控制下将所存储的数据DATA输出到存储器接口电路230b。
存储单元阵列520可以包括多个存储单元。例如，多个存储单元可以是闪速存储单元，但是本公开不限于此。例如，存储单元可以是电阻式随机存取存储(RRAM)单元、铁电随机存取存储(FRAM)单元、相变随机存取存储(PRAM)单元、晶闸管随机存取存储(TRAM)单元和磁性随机存取存储(MRAM)单元中的至少一种。在下文中，将基于存储单元是NAND闪速存储单元的实施例来描述本公开的实施例。
装置控制器210可以包括第一引脚P21至第八引脚P28和控制器接口电路230a。第一引脚P21至第八引脚P28可以对应于存储装置224的第一引脚P11至第八引脚P18。
控制器接口电路230a可以通过第一引脚P21向存储装置224发送芯片使能信号nCE。控制器接口电路230a可以通过第二引脚P22至第八引脚P28向通过芯片使能信号nCE选择的存储装置224发送信号并且从通过芯片使能信号nCE选择的存储装置224接收信号。
控制器接口电路230a可以通过第二引脚P22至第四引脚P24向存储装置224发送命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。控制器接口电路230a可以通过第七接脚P27向存储装置224发送数据信号DQ或者从存储装置224接收数据信号DQ。
控制器接口电路230a可以将包括命令CMD或地址ADDR的数据信号DQ连同切换的写入使能信号nWE一起发送到存储装置224。控制器接口电路230a可以根据具有使能状态的命令锁存使能信号CLE的传输来将包括命令CMD的数据信号DQ发送到存储装置224，并且可以根据具有使能状态的地址锁存使能信号ALE的传输来将包括地址ADDR的数据信号DQ发送到存储装置224。
控制器接口电路230a可以通过第五引脚P25向存储装置224发送读取使能信号nRE。控制器接口电路230a可以通过第六接脚P26从存储装置224接收数据选通信号DQS或者向存储装置224发送数据选通信号DQS。
在存储装置224的数据DATA输出操作中，控制器接口电路230a可以接收切换的读取使能信号nRE，并且可以向存储装置224发送读取使能信号nRE。例如，控制器接口电路230a可以在数据DATA被输出之前生成从静态状态(例如，高电平或低电平)改变为切换状态的读取使能信号nRE。因此，切换的数据选通信号DQS可以由存储装置224基于读取使能信号nRE生成。控制器接口电路230a可以连同切换的数据选通信号DQS一起从存储装置224接收包括数据DATA的数据信号DQ。控制器接口电路230a可以基于数据选通信号DQS的切换定时从数据信号DQ获取数据DATA。
在存储装置224的数据DATA输入操作中，控制器接口电路230a可以生成切换的数据选通信号DQS。例如，控制器接口电路230a可以在发送数据DATA之前生成从静态状态(例如，高电平或低电平)改变为切换状态的数据选通信号DQS。控制器接口电路230a可以基于数据选通信号DQS的切换定时向存储装置224发送包括数据DATA的数据信号DQ。
控制器接口电路230a可以通过第八引脚P28从存储装置224接收就绪/忙碌输出信号nR/B。控制器接口电路230a可以基于就绪/忙碌输出信号nR/B确定存储装置224的状态信息。
图6是示出根据示例实施例的图5的存储装置的示例性框图。
参考图6，存储装置224可以包括控制逻辑电路510、存储单元阵列520、页面缓冲单元550、电压发生器530和行译码器540。尽管在图6中未示出，但是存储装置224还可以包括图5所示的存储器接口电路230b，并且还可以包括列逻辑、预译码器、温度传感器、命令译码器、地址缓冲器等。
控制逻辑电路510可以通常控制存储装置224内的各种操作。控制逻辑电路510可以响应于来自存储器接口电路230b的命令CMD和/或地址ADDR输出各种控制信号。例如，控制逻辑电路510可以输出电压控制信号CTRL_vol、行地址X_ADDR和列地址Y_ADDR。
存储单元阵列520可以包括多个存储块BLK1至BLKz(z是正整数)，每一个存储块可以包括多个存储单元。存储单元阵列520可以通过位线BL连接到页面缓冲单元550，并且可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器540。
在示例性实施例中，存储单元阵列520可以包括三维存储单元阵列，其中三维存储单元阵列可以包括多个NAND串。每个NAND串可以包括分别连接到垂直地沉积在衬底上的字线的存储单元。美国专利No.7,679,133、美国专利No.8,553,466、美国专利No.8,654,587、美国专利No.8,559,235和美国专利申请公开No.2011/0233648通过引用并入本文。在示例性实施例中，存储单元阵列520可以包括二维存储单元阵列，其中二维存储单元阵列可以包括沿着行方向和列方向设置的多个NAND串。
页面缓冲单元550可以包括多个页面缓冲器PBl至PBn(n是大于或等于3的整数)，其中多个页面缓冲器PBl至PBn可以分别通过位线BL连接到存储单元。页面缓冲单元550可以响应于列地址Y_ADDR选择至少一条位线BL。页面缓冲单元550可以根据操作模式作为写入驱动器或感测放大器操作。例如，在编程操作期间，页面缓冲单元550可以对选定位线施加与将被编程的数据相对应的位线电压。在读取操作期间，页面缓冲单元550可以感测选定位线的电流或电压以感测存储在存储单元中的数据。
电压发生器530可以基于电压控制信号CTRL_vol生成用于执行编程、读取和擦除操作的各种类型的电压。例如，电压发生器530可以生成编程电压、读取电压、编程验证电压、擦除电压等作为字线电压VWL。
行译码器540可以响应于行地址X_ADDR选择多条字线WL之一，并且可以选择多条串选择线SSL之一。例如，行译码器540可以在编程操作期间向选定字线施加编程电压和编程验证电压，并且可以在读取操作期间向选定字线施加读取电压。
图7是示出根据本公开的一些实施例的3D V-NAND结构的视图。
当UFS装置的存储模块被实现为3D V-NAND型闪速存储器时，构成存储模块的多个存储块中的每一个存储块可以由图7所示的等效电路表示。
图7所示的存储块BLKi表示以三维结构形成在衬底上的三维存储块。例如，包括在存储块BLKi中的多个存储NAND串可以在与衬底垂直的方向上形成。
参考图7，存储块BLKi可以包括分别连接在位线BL1、BL2和BL3与公共源极线CSL之间的多个存储NAND串NS11至NS31、NS12至NS32和NS13至NS33。多个存储NAND串NS11至NS31、NS12至NS32和NS13至NS33中的每一个存储NAND串包括串选择晶体管SST、多个存储单元MC1、MC2、…和MC8以及接地选择晶体管GST。在图7中，多个存储NAND串NS11至NS31、NS12至NS32和NS13至NS33中的每一个存储NAND串包括八个存储单元MC1、MC2、…和MC8，但是不限于此。
串选择晶体管SST可以连接到对应的串选择线SSL1、SSL2或SSL3。多个存储单元MC1、MC2、…和MC8可以分别连接到对应的栅极线GTL1、GTL2、…和GTL8。栅极线GTL1、GTL2、…和GTL8可以对应于字线，并且栅极线GTL1、GTL2、…和GTL8中的一部分栅极线可以对应于虚设字线。接地选择晶体管GST可以连接到对应的接地选择线GSL1、GSL2或GSL3。串选择晶体管SST可以连接到对应的位线BL1、BL2或BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。
相同高度的字线(例如，WL1)可以共同连接，并且接地选择线GSL1、GSL2和GSL3可以分别与串选择线SSL1、SSL2和SSL3分开。尽管图7示出了存储块BLKi连接到八条栅极线GTL1、GTL2、…和GTL8以及三条位线BL1、BL2和BL3，但是本公开不限于此。
图8是示出根据示例实施例的存储装置的信号接收装置在EOM启用模式下操作的流程图。图9至图16是示出根据示例实施例的存储装置的信号接收装置在EOM启用模式下操作的视图。
参考图8，主机装置100向存储装置200发送用于请求眼图开度监测(EOM)操作的命令(S110)。
在一些实施例中，该请求命令可以根据JEDEC UFS标准以图9所示的写入缓冲命令的形式实现。图9是示出根据JEDEC UFS标准的写入缓冲命令的命令描述符块(CDB)的视图，并且图10示出写入缓冲命令的模式字段设定值的描述。
详细地，参考图1、图9和图10，主机装置100的UFS主机控制器110可以将写入缓冲命令的模式(MODE)字段设定为1F以请求存储装置200的UFS装置控制器210执行EOM操作。
在一些实施例中，可以在UFS主机控制器110和UFS装置控制器210由预定固件控制时执行UFS主机控制器110的操作和UFS装置控制器210的操作，但是实施例不限于此。
参考图10的实施例，当写入缓冲命令的MODE字段的设定值是1F时请求EOM操作，但是实施例不限于所示出的示例。必要时，可以将请求EOM操作的MODE字段的设定值改变为另一设定值(例如，在标准规范中被设定为保留的其他设定值，诸如1D和1E)。
参考图1和图9，UFS主机控制器110可以通过使用写入缓冲命令的参数列表长度字段PARAMETER LIST LENGTH向UFS装置控制器210传送将稍后描述的EOM数据的大小。
参考图1至图3，已从主机装置100接收到请求执行EOM操作的命令的UFS装置控制器210可以准备执行EOM操作。例如，UFS装置控制器210可以对CDR块253施加指示EOM启用的逻辑高电平的控制信号EOM_E。
因此，如图11所示，开关SW1将信号处理装置SPD1连接到采样器SAM2以将作为信号处理装置SPD1的输出的处理信号PS1提供给采样器SAM2。此外，开关SW2将信号处理装置SPD1连接到采样器SAM3以将作为信号处理装置SPD1的输出的处理信号PS1提供给采样器SAM3。
输出电路OC的表决电路VC(图4)被禁用，并且EOM电路EOMC(图4)被启用。
返回参考图8，存储装置200向主机装置100发送对写入缓冲命令的响应(S120)。
在一些实施例中，该响应可以包括可以由存储装置200接收的数据容量信息。例如，当存储装置200使用k字节(k是自然数)对主机装置100做出响应时，主机装置100可以以k字节为单位对要发送到存储装置200的数据(例如，执行EOM操作所需要的数据)进行分类并且发送该数据。
接下来，参考图8，主机装置100向存储装置200发送所生成的EOM数据(S130)，并且存储装置200向主机装置100发送对EOM数据的接收的响应(S140)。
在一些实施例中，主机装置100可以生成要在存储装置200中执行的EOM操作所需要的EOM数据。
EOM数据的生成定时可以是在当主机装置100向存储装置200发送请求执行EOM操作的命令时的时间(S110)之前的定时，或者可以是晚于当主机装置100从存储装置200接收到对写入缓冲命令的响应时的时间(S120)的定时。
另外，在一些实施例中，EOM数据的生成定时可以是当主机装置100向存储装置200发送请求执行EOM操作的命令的时间(S110)与当主机装置100从存储装置200接收到对写入缓冲命令的响应时的时间(S120)之间的定时。例如，可以修改主机装置100生成要在存储装置200中执行的EOM操作所需要的EOM数据的定时。
在一些实施例中，由主机装置100生成的EOM数据可以包括执行EOM操作所需要的参数和执行EOM操作所需要的模式数据(pattern data)。
在一些实施例中，执行EOM操作所需要的参数可以包括执行存储装置100的EOM操作所需要的水平偏移dXl和垂直偏移dYl，如上所述。
水平偏移dX1可以包括时间偏移、相位偏移等，而垂直偏移dY1可以包括电压偏移等，但是实施例不限于此。
执行EOM操作所需要的参数还可以包括相位分辨率信息(phase resolutioninformation)。该相位分辨率信息可以由存储装置200使用来从主机装置100接收模式数据。
在一些实施例中，执行EOM操作所需要的模式数据可以是从主机装置100提供的串行信号SS(图3)，所述串行信号SS是执行EOM操作所需要的。
在一些实施例中，主机装置100可以生成多个模式数据，如果可能的话，这些模式数据可以通过各种位序列的组合来生成。
这种模式数据的示例包括但不限于伪随机二进制序列(PRBS)数据、兼容随机访问测试模式(CRPAT)数据、兼容抖动容限模式(CJTPAT)数据等。
图12是示出根据一些实施例的从主机装置100向存储装置200发送的EOM数据的结构的视图。
参考图12，EOM数据可以包括EOM数据报头EDH和EOM数据模式EDP。
EOM数据报头EDH可以包括执行EOM操作所需要的参数。例如，相位选择字段PHASESELECT可以包括要传送到存储装置200的水平偏移dX1，并且参考电压控制字段VREFCONTROL可以包括要传送到存储装置200的垂直偏移dY1。
例如，图3所示的水平偏移dX1可以通过相位选择字段PHASE SELELCT从主机装置100提供给存储装置200。另外，图3所示的垂直偏移dY1可以通过参考电压控制字段VREFCONTROL从主机装置100提供给存储装置200。
在一些实施例中，存储装置200可以通过使用从主机装置100提供的水平偏移dXl来生成水平偏移dX2。例如，当从主机装置100提供的水平偏移dXl是“a”(“a”是实数)时，存储装置200可以生成“-a”作为水平偏移dX2。另外，当从主机装置100提供的垂直偏移dY1是“b”(“b”是实数)时，存储装置200可以生成“-b”作为垂直偏移dY2。
另外，在一些实施例中，主机装置100可以通过相位选择字段PHASE SELELCT向存储装置200提供彼此不同的水平偏移dXl和水平偏移dX2，并且可以通过参考电压控制字段VREF CONTROL向存储装置200提供彼此不同的垂直偏移dY1和垂直偏移dY2。
由存储装置200参考以从主机装置100接收模式数据的相位分辨率信息(设备信息(gear information))可以通过相位分辨率字段PHASE RESOLUTION从主机装置100提供给存储装置200。
存储装置200在执行EOM操作的同时执行的采样次数可以通过采样次数字段NUMBER OF SAMPLING从主机装置100提供给存储装置200。
要由存储装置200从主机装置100接收的模式数据的大小可以通过数据长度字段EOM DATA LENGTH从主机装置100提供给存储装置200。
尽管图12示出由12个字节组成的EOM数据报头EDH的示例，但是实施例不限于此，并且可以修改EOM数据报头EDH的大小。
EOM数据模式EDP可以包括执行EOM操作所需要的模式数据。如图12所示，EOM数据模式EDP可以包括多个模式数据。在一些实施例中，图12所示的N可以是大于12的自然数。
参考图13，可以从主机装置100向存储装置200发送EOM数据报头EDH和EOM数据模式EDP多次。此时，可以在确定从主机装置100向存储装置200发送EOM数据报头EDH和EOM数据模式EDP的方法时考虑在图8的步骤S110中作为可以由存储装置200接收的信息的、从存储装置200响应于主机装置的数据容量信息。
例如，当在图8的步骤S110中从存储装置200响应于主机装置100的数据容量信息是12个字节时，主机装置100可以以与图12所示相同的方式向存储装置200发送EOM数据报头EDH和EOM数据模式EDP。
详细地，主机装置100首先向存储装置200发送大小为12个字节的EOM数据报头EDH(S130a)。存储装置200基于EOM数据报头EDH确定水平偏移dX1和水平偏移dX2并且确定垂直偏移dY1和垂直偏移dY2。另外，存储装置200向主机装置100作出EOM数据报头EDH已被接收的响应(S140a)。
随后，主机装置100向存储装置200发送大小为12个字节的EOM数据模式EDP(S130b)。
已接收到EOM数据模式EDP的存储装置200针对每个EOM数据模式EDP执行EOM操作(S150)。
在一些实施例中，可以在EOM数据报头EDH(图12)被接收之后正在接收EOM数据模式EDP(图12)的同时执行该EOM操作。然而，实施例不限于这种情况，并且可以在所有EOM数据模式EDP(图12)已被接收之后执行EOM操作。
比较器CP1和CP2(图4)可以被用于执行EOM操作。
参考图4、图11和图14，比较器CP1可以将所接收的串行信号SS与在参考条件XREF和VREF下采样的采样值SAV1以及在第一偏移条件dX1和dY1下采样的采样值SAV2进行比较以输出错误计数信号EC1和采样计数信号SC。
例如，当采样值SAV2被识别为与采样值SAV1相同的值时，比较器CP1可以不输出错误计数信号EC1，而当采样值SAV2未被识别为与采样值SAV1相同的值时，比较器CP1可以输出错误计数信号EC1。例如，可以通过从比较器CP1输出的错误计数信号EC1来执行错误计数。每当这样的比较被执行一次时，比较器CP1可以输出采样计数信号SC。采样计数信号SC可以用于确定从主机装置100提供给存储装置200的采样次数字段NUMBER OF SAMPLING的采样次数是否与由存储装置200执行的采样次数相同。
比较器CP2将所接收的串行信号SS与在参考条件XREF和VREF下采样的采样值SAV1以及在第二偏移条件dX2和dY2下采样的采样值SAV3进行比较以输出错误计数信号EC2。
例如，当采样值SAV3被识别为与采样值SAV1相同的值时，比较器CP2可以不输出错误计数信号EC2，而当采样值SAV3未被识别为与采样值SAV1相同的值时，比较器CP2可以输出错误计数信号EC2。例如，可以通过从比较器CP2输出的错误计数信号EC2来执行错误计数。
在一些实施例中，根据水平偏移dX1、dX2、垂直偏移dY1和dY2及错误计数信号EC1和EC2的错误计数值以及根据采样计数信号SC的采样次数可以被存储在SFR 252(图2)中，但是实施例不限于此。
在本实施例中，由于可以针对从主机装置100接收的EOM数据模式EDP当中的一个串行信号SS执行两次EOM操作(通过一个采样计数来执行两次EOM操作)，所以可以以高速度执行EOM。因此，可以提高存储装置200的工作速度。
尽管图14示出水平偏移dX1和水平偏移dX2之和为0并且垂直偏移dY1和垂直偏移dY2之和为0的示例，但是实施例不限于此。水平偏移dX1、水平偏移dX2、垂直偏移dY1和垂直偏移dY2可以通过被不同地修改来执行。
参考图13，存储装置200向主机装置100作出EOM数据模式EDP已被接收的响应(S140b)。主机装置100向存储装置200发送大小为12个字节的EOM数据模式EDP(S130c)。存储装置200向主机装置100作出EOM数据模式EDP已被接收的响应(S140c)。以这种方式，重复这些步骤，由此图13所示的所有EOM数据模式EDP被从主机装置100提供给存储装置200，并且存储装置200可以针对每一个EOM数据模式EDP执行EOM操作。
从主机装置100向存储装置200发送的EOM数据的结构不限于图12所示的示例。
图15是示出根据本公开的另一实施例的从主机装置100向存储装置200发送的EOM数据的结构的视图。
参考图15，EOM数据可以包括EOM数据报头EDH和EOM数据模式EDP。
EOM数据报头EDH可以包括执行EOM操作所需要的参数。
例如，定时偏移字段Timing Offset和定时步长字段Timing Step可以包括将被发送到存储装置200的水平偏移dXl或水平偏移dX2中的至少一者，并且电压偏移字段VoltageOffset和电压步长字段Voltage Step可以包括将被发送到存储装置200的垂直偏移dY1或垂直偏移dY2中的至少一者。
在本实施例中，水平偏移dX1或水平偏移dX2中的至少一者和垂直偏移dY1或垂直偏移dY2中的至少一者不像在图12所示的实施例中一样通过一个值来表示，而是通过参考值(参考相位或参考电压)和该参考值的偏移值(偏移相位值或偏移电压值)的两个字段来表示。
存储装置200在执行EOM操作的同时执行的采样次数可以通过采样次数字段Number of Sampling从主机装置100提供给存储装置200。
要由存储装置200从主机装置100接收的模式数据的大小可以通过数据长度字段Total Data Length从主机装置100提供给存储装置200。
返回参考图8，已执行EOM操作的存储装置200向主机装置100发送包括EOM操作的执行的结果的响应信号(S160)。
此时，响应信号可以包括关于EOM操作是否已被成功地执行的信息，以及与水平偏移和垂直偏移中的每一者相对应的错误计数值。
例如，当从主机装置100提供给存储装置200的采样次数字段NUMBER OF SAMPLING的采样次数与从存储装置200的比较器CPl输出的采样计数信号SC的数目相同时，存储装置200可以确定EOM操作完成，并且可以向主机装置100发送完成信息。
相反，当从主机装置100提供给存储装置200的采样次数字段NUMBER OF SAMPLING的采样次数与从存储装置200的比较器CP1输出的采样计数信号SC的数目不同时，存储装置200可以确定EOM操作未完成，并且可以向主机装置100发送故障信息。
在一些实施例中，关于EOM操作是否已被成功地执行的信息可以通过例如图16所示的响应字段提供给主机装置100，但是实施例不限于此。
另外，在一些实施例中，上述错误计数值可以通过图16所示的四个感测数据字段Sense Data[0]、Sense Data[1]、Sense Data[2]和Sense Data[3]提供给主机装置100，但是实施例不限于此。
在一些实施例中，响应信号可以包括预设信息。这种预设信息可以用于通过参考改变主机装置100的信号驱动特性或者改变存储装置200的信号接收特性。
在上述存储系统中，不需要单独的外部装置来标识在主机装置100与存储装置200之间发送和接收的信号的质量特性。此外，在其中执行EOM操作的信号线与在其中主机装置100和存储装置200发送和接收信号的信号线相同。因此，可以容易地执行可靠的EOM操作。另外，如上所述，可以同时应用不同的偏移条件来执行EOM操作，由此可以以高速度执行EOM操作。
图17是示出根据示例实施例的存储装置的信号接收装置在EOM禁用模式下操作的视图。
在未从主机装置100接收到请求执行EOM操作的命令的状态下，存储装置200的信号接收装置在EOM禁用模式下操作。例如，UFS装置控制器210可以对CDR块253施加逻辑低电平的控制信号EOM_E以命令CDR块253禁用EOM。
因此，如图17所示，开关SW1将信号处理装置SPD2连接到采样器SAM2以将作为信号处理装置SPD2的输出的处理信号PS2提供给采样器SAM2。此外，开关SW2将信号处理装置SPD3连接到采样器SAM3以将作为信号处理装置SPD3的输出的处理信号PS3提供给采样器SAM3。
同时，水平偏移dX1、水平偏移dX2、垂直偏移dY1和垂直偏移dY2都具有值0。因此，偏移时钟信号dX1RCK和偏移时钟信号dX2RCK都与恢复时钟信号RCK相同，并且偏移电压dY1VREF和偏移电压dY2VREF都与参考电压VREF相同。
因此，均衡器EQl通过设定值EQSl使串行信号SS均衡以输出处理信号PS1，并且采样器SAM1在参考条件XREF和VREF(图14)下对处理信号PS1进行采样以输出采样值SAV1。均衡器EQ2通过设定值EQS2使串行信号SS均衡以输出处理信号PS2，并且采样器SAM2在参考条件XREF和VREF(图14)下对处理信号PS2进行采样以输出采样值SAV2。均衡器EQ3通过设定值EQS3使串行信号SS均衡以输出处理信号PS3，并且采样器SAM3在参考条件XREF和VREF(图14)下对处理信号PS3进行采样以输出采样值SAV3。
同时，输出电路OC的表决电路VC(图4)被启用，并且EOM电路EOMC(图4)被禁用。在这种情况下，输出电路OC可以输出数据DATA并且可以不输出错误计数信号EC1和EC2及采样计数信号SC。
表决电路VC(图4)针对采样值SAV1、SAV2和SAV3执行多数表决以确定输出数据DATA。
如下表1所列举的，由表决电路VC(图4)执行的多数表决将在数目上具有大部分的采样值SAV1、SAV2和SAV3的结果确定为输出数据DATA。
[表1]
SAV1 SAV2 SAV3 输出数据
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
例如，当存储装置200被安装在自动驾驶车辆中并且实时驾驶数据被存储在存储装置200中时，存储在存储装置200中的数据的可靠性非常重要。因此，在本实施例中，当存储装置200的信号接收装置在不执行EOM操作的EOM禁用模式下操作时，信号接收装置可以通过使用同步技术(lockstep technique)来验证从主机装置100接收到的串行信号SS，由此可以提高所接收的信号的分析准确度。
图18是示出根据本公开的一些其他实施例的存储装置的信号接收装置的视图。在下文中，将省略与上述实施例相同的描述，并且以下描述将基于与上述实施例的差异。
参考图18，存储装置的信号接收电路可以包括n个信号处理器件SPD1至SPDn(n是4或更大的自然数)、时钟恢复电路CDRC、n个采样器SAM1至SAMn、(n-1)个开关SW1至SW(n-1)和输出电路OC。
输出电路OC可以在EOM禁用模式下针对n个采样值SAV1至SAVn执行多数表决以输出数据。输出电路OC可以在EOM启用模式下通过使用(n-1)个比较器来输出(n-1)个错误计数信号、一个采样计数信号和数据。
在本实施例的情况下，由于针对n个采样值SAV1至SAVn执行多数表决，所以可以提高数据接收的可靠性，并且由于可以针对一个串行信号SS执行EOM(n-1)次，所以可以以高速度执行EOM。
图19是示出根据本公开的一些其他实施例的存储系统的视图。以下描述将基于与上述实施例的差异。
参考图19，在本实施例中，主机装置100的UIC层150执行在上面描述的EOM操作和多个表决操作。例如，主机装置100的UIC层150可以包括与包括在上面公开的UIC层250中的电路、装置或项目相同或类似的电路、装置或项目。因此，主机装置100的UIC层150可以针对从存储装置200接收到的差分输出信号对DOUT_T和DOUT_C执行EOM操作和多个表决操作。在这种情况下，UIC层150的AFE 251可以接收差分输出信号对DOUT_T和DOUT_C而不是差分输入信号对DIN_T和DIN_C。
图20是示出根据本公开的一些其他实施例的存储系统的视图。以下描述将基于与上述实施例的差异。
参考图20，在本实施例中，主机装置100的UIC层150和存储装置200的UIC层250都执行在上面描述的EOM操作和多个表决操作。
图21是示出根据本公开的一些其他实施例的数据发送和接收系统的视图。
参考图21，数据发送和接收系统可以包括包括有第一接口510的第一数据收发器500和包括有第二接口610的第二数据收发器600。
第一接口510和第二接口610可以执行在上面描述的EOM操作和多个表决操作。
在一些实施例中，第一数据收发器500可以是相机模块，而第二数据收发器600可以是应用处理器。另外，在一些实施例中，第一数据收发器500可以是显示驱动器IC，而第二数据收发器600可以是显示面板。另外，第一数据收发器500和第二数据收发器600可以通过被修改而被运用到未示出的各种电子装置。
图22是示出根据本公开的一些实施例的具有存储系统的车辆的视图。
车辆700可以包括多个电子控制单元ECU 710和存储单元720。
多个电子控制单元710中的每一者电力地、机械地和通信地连接到设置在车辆700中的多个装置中的至少一个装置，并且可以基于任何一个功能执行命令控制至少一个装置的操作。
在这种情况下，多个装置可以包括用于获取执行至少一个功能所需要的信息的获取装置730和用于执行至少一个功能的驱动单元740。
例如，获取装置730可以包括各种检测单元和图像获取单元，并且驱动单元740可以包括空调的风扇和压缩机、通风装置的风扇、动力装置的发动机和电机、转向装置的电机、制动装置的电机和阀、门或船闸的开关装置等。
多个电子控制单元710可以使用以太网、低压差分信号(LVDS)通信或本地互连网络(LIN)通信中的至少一种来执行与获取装置730和驱动单元740的通信。
多个电子控制单元710可以基于通过获取装置730获取的信息来确定是否需要执行功能，并且在确定了需要执行功能时，可以控制驱动单元740的操作以便执行所对应的功能并且基于所获取的信息控制操作量。此时，多个电子控制单元710可以将所获取的信息存储在存储单元720中或者读取并使用存储在存储单元720中的信息。在一些实施例中，多个电子控制单元710可以对应于上述主机装置100(图1)，并且存储单元720可以对应于上述存储装置200(图1)。
多个电子控制单元710可以基于通过输入单元750输入的功能执行命令来控制执行所对应的功能的驱动单元740的操作，并且可以检查与通过输入单元750输入的信息相对应的设置量并且基于经检查的设置量来控制执行所对应的功能的驱动单元740的操作。
每个电子控制单元710可以独立地控制任何一个功能，或者可以与另一电子控制装置相关联以控制任何一个功能。
例如，当通过距离检测器检测到的离障碍物的距离在参考距离内时，碰撞避免系统的电子控制装置可以通过扬声器输出与障碍物碰撞的警告声音。
自动驾驶控制系统的电子控制单元可以与车辆终端的电子控制单元、图像获取单元的电子控制单元和碰撞避免系统的电子控制装置相关联以接收导航信息、道路图像信息和离障碍物的距离信息并且使用所接收的信息来控制动力装置、制动装置和转向装置，从而执行自动驾驶。
连接控制单元(CCU)760与每一个电子控制单元710电力地、机械地、通信地连接，并且执行与每一个电子控制单元710的通信。
例如，连接控制单元760可以直接执行与设置在车辆内部的电子控制单元710的通信，可以执行与外部服务器的通信，并且可以通过接口来执行与外部终端的通信。
连接控制单元760可以执行与电子控制单元710的通信，并且可以通过天线(未示出)和RF通信来执行与服务器810的通信。
另外，连接控制单元760可以通过无线通信来执行与服务器810的通信。在这种情况下，连接控制单元760与服务器810之间的无线通信通过除了Wi-Fi模块和无线宽带(WiBro)模块之外的诸如以下各项的各种无线通信模式是可能的：全球移动通信系统(GSM)、码分多址(CDMA)、宽带码分多址(WCDMA)、通用移动电信系统(UMTS)、时分多址(TDMA)系统和长期演进(LTE)系统。
在结束详细描述时，本领域的技术人员将领会，可以在不大体上脱离本发明的原理的情况下对优选实施例做出许多变化和修改。因此，所有此类修改旨在被包括在如权利要求中限定的本公开的范围内。

Claims (20)

1.一种信号接收装置，所述信号接收装置包括：
采样装置，所述采样装置被配置为对输入信号进行采样以输出多个采样值；以及
输出电路，所述输出电路被配置为基于所述多个采样值输出数据，
其中，所述输出电路被配置为：
响应于第一控制信号通过基于所述多个采样值中的第一采样值至第三采样值执行多数表决来输出所述数据，并且
响应于第二控制信号基于所述多个采样值中的所述第一采样值及第四采样值和第五采样值来输出所述数据及第一错误计数信号和第二错误计数信号，
其中，所述第一错误计数信号是通过将在参考条件下采样的所述第一采样值与在第一偏移条件下采样的所述第四采样值进行比较来生成的，并且
其中，所述第二错误计数信号是通过将所述第一采样值与在不同于所述第一偏移条件的第二偏移条件下采样的所述第五采样值进行比较来生成的。
2.根据权利要求1所述的信号接收装置，其中，所述采样装置包括：
第一采样器，所述第一采样器被配置为基于所述参考条件从第一信号提取所述第一采样值；
第二采样器，所述第二采样器被配置为：
响应于所述第一控制信号，基于所述第一偏移条件从第二信号提取所述第二采样值，并且
响应于所述第二控制信号，基于所述第一偏移条件从所述第一信号提取所述第四采样值；以及
第三采样器，所述第三采样器被配置为：
响应于所述第一控制信号，基于所述第二偏移条件从第三信号提取所述第三采样值，并且
响应于所述第二控制信号，基于所述第二偏移条件从所述第一信号提取所述第五采样值，
其中，所述参考条件包括时钟信号和参考电压，
其中，所述第一偏移条件包括对所述时钟信号应用第一水平偏移的第一偏移时钟信号和对所述参考电压应用第一垂直偏移的第一偏移电压，并且
其中，所述第二偏移条件包括对所述时钟信号应用第二水平偏移的第二偏移时钟信号和对所述参考电压应用第二垂直偏移的第二偏移电压。
3.根据权利要求2所述的信号接收装置，其中，所述采样装置还包括：
第一均衡器，所述第一均衡器被配置为设定为第一设定值，并且向所述第一采样器输出所述第一信号；
第二均衡器，所述第二均衡器被配置为：
设定为与所述第一设定值不同的第二设定值，并且
响应于所述第一控制信号而向所述第二采样器输出所述第二信号；以及
第三均衡器，所述第三均衡器被配置为：
设定为与所述第一设定值和所述第二设定值不同的第三设定值，并且
响应于所述第一控制信号而向所述第三采样器输出所述第三信号。
4.根据权利要求3所述的信号接收装置，其中，所述采样装置还包括：
时钟恢复电路，所述时钟恢复电路被配置为从所述第一信号恢复时钟信号并且向所述第一采样器提供所恢复的时钟信号。
5.根据权利要求2所述的信号接收装置，其中，所述采样装置还包括：
第一均衡器，所述第一均衡器被配置为设定为第一设定值，并且向所述第一采样器提供所述第一信号；
第二均衡器，所述第二均衡器被配置为设定为与所述第一设定值不同的第二设定值；
第三均衡器，所述第三均衡器被配置为设定为与所述第一设定值和所述第二设定值不同的第三设定值；
第一开关，所述第一开关被配置为响应于所述第一控制信号而将所述第二均衡器连接到所述第二采样器，并且响应于所述第二控制信号而将所述第一均衡器连接到所述第二采样器；以及
第二开关，所述第二开关被配置为响应于所述第一控制信号而将所述第三均衡器连接到所述第三采样器，并且响应于所述第二控制信号而将所述第一均衡器连接到所述第三采样器。
6.根据权利要求2所述的信号接收装置，其中，响应于所述第一控制信号：
提供给所述第二采样器的所述第一偏移时钟信号与所述时钟信号相同并且提供给所述第二采样器的所述第一偏移电压与所述参考电压相同，以及
提供给所述第三采样器的所述第二偏移时钟信号与所述时钟信号相同并且提供给所述第三采样器的所述第二偏移电压与所述参考电压相同。
7.根据权利要求2所述的信号接收装置，其中，响应于所述第二控制信号：
当所述第一水平偏移为“a”时，所述第二水平偏移是“-a”，其中，“a”是实数，以及
当所述第一垂直偏移为“b”时，所述第二垂直偏移是“-b”，其中，“b”是实数。
8.根据权利要求1所述的信号接收装置，其中，所述信号接收装置被配置为：响应于所述第一控制信号而不执行眼图开度监测操作，以及响应于所述第二控制信号而执行所述眼图开度监测操作。
9.根据权利要求1所述的信号接收装置，其中，所述输出电路包括：
表决电路，所述表决电路被配置为响应于所述第一控制信号通过针对所述第一采样值至所述第三采样值执行多数表决来输出所述数据；以及
眼图开度监测电路，所述眼图开度监测电路被配置为基于所述第一采样值、所述第四采样值和所述第五采样值来输出所述第一错误计数信号和所述第二错误计数信号及所述数据，并且
其中，所述眼图开度监测电路包括：
第一比较器，所述第一比较器被配置为通过将所述第一采样值与所述第四采样值进行比较来生成所述第一错误计数信号；以及
第二比较器，所述第二比较器被配置为通过将所述第一采样值与所述第五采样值进行比较来生成所述第二错误计数信号。
10.根据权利要求9所述的信号接收装置，其中，所述第一比较器还被配置为输出采样计数信号。
11.根据权利要求1所述的信号接收装置，其中，所述输入信号是串行信号。
12.一种信号接收装置，所述信号接收装置包括：
第一信号处理装置，所述第一信号处理装置被配置为对输入信号执行第一处理以生成第一处理信号；
第二信号处理装置，所述第二信号处理装置被配置为对所述输入信号执行与所述第一处理不同的第二处理以生成第二处理信号；
第三信号处理装置，所述第三信号处理装置被配置为对所述输入信号执行与所述第一处理和所述第二处理不同的第三处理以生成第三处理信号；
时钟恢复电路，所述时钟恢复电路被配置为从所述第一处理信号恢复时钟信号以生成恢复时钟信号；
第一采样器，所述第一采样器被配置为基于所述恢复时钟信号和参考电压从所述第一处理信号提取第一采样值；
第二采样器，所述第二采样器被配置为，基于对所述恢复时钟信号应用了第一水平偏移的第一偏移时钟信号和对所述参考电压应用了第一垂直偏移的第一偏移电压，从所述第二处理信号提取第二采样值；
第三采样器，所述第三采样器被配置为，基于对所述恢复时钟信号应用了第二水平偏移的第二偏移时钟信号和对所述参考电压应用了第二垂直偏移的第二偏移电压，从所述第三处理信号提取第三采样值；以及
输出电路，所述输出电路被配置为通过基于所述第一采样值至所述第三采样值执行多数表决来输出数据。
13.根据权利要求12所述的信号接收装置，其中：
所述第一信号处理装置包括被配置为设定为第一设定值的第一均衡器，
所述第二信号处理装置包括被配置为设定为与所述第一设定值不同的第二设定值的第二均衡器，并且
所述第三信号处理装置包括被配置为设定为与所述第一设定值和所述第二设定值不同的第三设定值的第三均衡器。
14.根据权利要求12所述的信号接收装置，其中：
所述第一偏移时钟信号和所述第二偏移时钟信号中的每一者与所述恢复时钟信号相同，并且
所述第一偏移电压和所述第二偏移电压中的每一者与所述参考电压相同。
15.根据权利要求12所述的信号接收装置，其中，所述输入信号包括作为差分输入信号对提供的串行信号。
16.一种信号接收装置，所述信号接收装置包括：
时钟恢复电路，所述时钟恢复电路被配置为从输入信号恢复时钟信号以生成恢复时钟信号；
第一采样器，所述第一采样器被配置为基于所述恢复时钟信号和参考电压从所述输入信号提取第一采样值；
第二采样器，所述第二采样器被配置为，基于对所述恢复时钟信号应用了第一水平偏移的第一偏移时钟信号和对所述参考电压应用了第一垂直偏移的第一偏移电压，从所述输入信号提取第二采样值；
第三采样器，所述第三采样器被配置为，基于对所述恢复时钟信号应用了第二水平偏移的第二偏移时钟信号和对所述参考电压应用了第二垂直偏移的第二偏移电压，从所述输入信号提取第三采样值；以及
输出电路，所述输出电路被配置为通过将所述第一采样值与所述第二采样值进行比较来输出第一错误计数信号并且通过将所述第一采样值与所述第三采样值进行比较来输出第二错误计数信号。
17.根据权利要求16所述的信号接收装置，其中，当所述第一水平偏移为“a”时，所述第二水平偏移是“-a”，其中，“a”是实数，并且
其中，当所述第一垂直偏移为“b”时，所述第二垂直偏移是“-b”其中，“b”是实数。
18.根据权利要求16所述的信号接收装置，其中，所述输出电路包括眼图开度监测电路，所述眼图开度监测电路被配置为基于所述第一采样值至所述第三采样值输出所述第一错误计数信号和所述第二错误计数信号及数据，并且
其中，所述眼图开度监测电路包括：
第一比较器，所述第一比较器被配置为通过将所述第一采样值与所述第二采样值进行比较来生成所述第一错误计数信号；以及
第二比较器，所述第二比较器被配置为通过将所述第一采样值与所述第三采样值进行比较来生成所述第二错误计数信号。
19.根据权利要求18所述的信号接收装置，其中，所述第一比较器还被配置为输出采样计数信号。
20.根据权利要求16所述的信号接收装置，所述信号接收装置还包括：
均衡器，所述均衡器被配置为使所述输入信号均衡，并且向所述第一采样器至所述第三采样器提供均衡后的输入信号。
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