CN115440661A - 半导体装置的制造方法 - Google Patents

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CN115440661A
CN115440661A CN202210792103.0A CN202210792103A CN115440661A CN 115440661 A CN115440661 A CN 115440661A CN 202210792103 A CN202210792103 A CN 202210792103A CN 115440661 A CN115440661 A CN 115440661A
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CN
China
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layer
source
gate structure
oxide
silicon
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吴以雯
李振铭
杨复凯
王美匀
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置的制造方法，所述气隙与延伸到装置的源极/漏极部件的接触元件相邻。所述方法的一些实施例包括沉积虚设层，且随后移除所述虚设层以形成气隙。形成诸如氮化硅的SAC介电层在相邻的金属栅极结构上方之后，可以形成虚设层及后续的气隙。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及半导体装置及其制造方法，尤其涉及具有接触结构的半导体装置及其制造方法。
背景技术
电子产业经历了对更小且更快的电子设备的不断增长的需求，这些电子设备同时能够支持更多数量的日益复杂且精密的功能。因此，在半导体产业中存在制造低成本、高性能且低功率集成芯片(integrated circuits，IC)的持续趋势。到目前为止，这些目标在很大程度上是通过缩小半导体IC尺寸(例如，最小部件尺寸)来实现的，从而提高生产效率并降低相关成本。然而，这种缩放也增加了半导体制造工艺的复杂性。因此，实现半导体IC及装置的持续进步需要半导体制造工艺及技术的类似进步。
近期，已经引入了多栅极(multi-gate)装置，诸如鳍式场效晶体管(fin field-effect transistors，FinFET)及全绕式栅极(gate-all-around，GAA)晶体管，以努力通过增加栅极-通道耦合(gate-channel coupling)来改善栅极控制、减少闭态(OFF-state)电流并减少短通道效应(short-channel effects，SCE)。多栅极装置的三维结构允许它们在保持栅极控制及减轻SCE的同时，进行大幅度的缩放(aggressively scaled)。然而，即使引入了多栅极装置，IC尺寸的大幅度缩小也导致了密集间隔的(densely spaced)栅极结构及源极/漏极接触物。对于这些密集封装(densely packed)的栅极结构及源极/漏极接触物形成栅极接触物及源极/漏极接触导孔(vias)需要高覆盖精准度(overlay precisions)，因为未对准(misalignment)可能导致电气短路、漏电流或增加寄生电容。因此，未证实现有技术在所有方式上都完全令人满意。
发明内容
因此，在一些实施例中，本公开关于一种半导体装置的制造方法。所述方法包括形成栅极结构及源极/漏极区域在半导体基板上。使栅极结构凹入(recessed)，以形成第一凹部(recess)在剩余(remaining)栅极结构上方。沉积第一介电材料在第一凹部中。在沉积第一介电材料之后，形成第二凹部在源极/漏极区域上方。形成虚设膜(dummy film)在第二凹部的侧壁上，且形成第二介电层在虚设膜上。以导电材料填充第二凹部的剩余部分(remaining portion)。移除虚设膜，以在介于导电材料及剩余栅极结构之间形成气隙。
在其他实施例中，本公开关于一种半导体装置的制造方法。所述制造方法包括提供具有源极/漏极部件及形成在源极/漏极部件上方(formed thereover)的层间介电(interlayer dielectric，ILD)层的基板。形成开口在ILD层中，所述开口暴露源极/漏极部件。沉积虚设膜在ILD层上方及开口内。蚀刻经沉积的(deposited)虚设膜，以从开口的底部及ILD层的顶表面移除虚设膜。形成第二介电层在经蚀刻的(etched)虚设膜上方。蚀刻第二介电层，以从开口的底部及ILD层的顶表面移除第二介电层。在蚀刻第二介电层之后，以导电材料填充开口。移除经蚀刻的虚设膜，以形成气隙。
在又一些实施例中，本公开关于一种半导体装置。所述半导体装置包括金属栅极结构、源极/漏极部件、接触元件、第二介电层及气隙。金属栅极结构设置在基板上方，其中第一介电层形成在金属栅极结构的侧壁上。源极/漏极部件与金属栅极结构相邻(adjacent)。接触元件延伸到源极/漏极部件。第二介电层围绕接触元件。气隙围绕介电层。
附图说明
根据以下的详细说明并配合所附附图阅读，能够最好的理解本公开的方式。在此强调的是，根据本产业的标准作业，各种部件未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1是根据本公开的一或多个方式的方法的实施例的流程图，所述方法包括对于半导体装置的源极/漏极区域的接触物；
图2是根据一些实施例的半导体装置的部分俯视图(fragmentary top view)，所述半导体装置对应于用以下部分剖面图显示出的各个阶段；
图3A、图4、图5、图6、图7、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A及图18A是根据本公开的一或多个方式的半导体装置的一实施例的部分剖面图，所述半导体装置是在根据图1所示的方法中的各个制造阶段；
图3B是对应于图3A的实施例的立体图；
图19是根据一些实施例的对应于图18A的半导体装置的实施例的俯视图；
图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B及图18B是根据本公开的一或多个方式的另一半导体装置的一实施例的部分剖面图，所述另一半导体装置是在根据图1所示的方法中的各个制造阶段；以及
图20是可根据本公开的一或多个方式制造的全绕式栅极(gate-all-around，GAA)装置的一实施例的局部透视图。
附图标记如下：
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132:方框
1002:虚设层
1200:介电层
1402:硅化物区域
1500:导电材料
1600:接触元件
1502:气隙
200,200’,200”:装置
2002:通道层
2004:内间隔物
202:基板
202A:鳍片结构
204,402:栅极结构
206:隔离部件
208:间隔物元件
404,1802:接触蚀刻停止层
406:层间电介质
406’:剩余物
408:源极/漏极部件
502:凹部
602:自对准覆盖层
802:掩模元件
804,804’,902:开口
d:距离
s:间距
t1,t2:厚度
w0:初始厚度
w:宽度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的发明标的(subject matter)中的不同部件。以下叙述组件及排列方式的特定范例，以简化本公开。当然，这些特定的范例仅为范例，而非用以限定。举例而言，若是本公开叙述了将第一部件形成于第二部件上方(over)或上(on)，即表示其可能包括前述第一部件与前述第二部件是以直接接触(in direct contact)的方式来形成的实施例，且亦可能包括了将其他部件形成于前述第一部件与前述第二部件之间，而使前述第一部件与前述第二部件可能未直接接触的实施例。另外，在不同范例中，本公开可能重复使用元件符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定在此所讨论的不同实施例及/或配置之间有特定的关系。
再者，本文所用的空间相关用词，诸如：“之下(beneath)”、“下方(below)”、“下(lower)”、“之上(above)”、“上部(upper)”及其类似用语，是用于简化如附图所示的一元件或部件与另一(些)元件或部件的关系的描述。除了如附图所示的方向之外，这些空间相关用词旨在涵盖使用中或操作中的装置的不同方位。设备可以其他方向定向(旋转90度或在其他方向)，且本文所用的空间相关用词可相应地解释。
更进一步，当使用“大约(about)”、“近似(approximate)”及其类似用语来描述数值或数值范围时，所述用语旨在涵盖在包括所描述的数值在内的合理范围内的数值，诸如在所描述的数值的+/-10％或所属技术领域中技术人员理解的其他数值。举例而言，用语“大约5nm(about 5nm)”包括从4.5nm到5.5nm的尺寸范围。
本申请关于半导体装置及其形成方法。特别地，本申请关于接触结构及其制造方法。接触结构可以是自对准(self-aligned)接触结构。本公开的方法包括在介于相邻(adjacent)栅极结构之间提供足够的开口，以形成插入(interposing)栅极结构的源极/漏极部件的接触结构。举例而言，在一些实施例中，提供经减少的厚度的间隔物结构，其允许介于结构之间有足够的空间，以在介于至(to)源极/漏极部件的接触结构及相邻栅极结构之间提供绝缘(insulation)。在一些实施例中，绝缘包括形成在介于至源极/漏极部件的接触结构及栅极结构之间的气隙。介于接触结构及栅极结构之间的气隙可以减少寄生电容(parasitic capacitance)。以下方法步骤的一些实施例可以提供气隙的形成，同时保持接触结构轮廓控制(profile control)。
现在参照图1，根据本公开的一或多个方式，显示了用于制造具有接触结构的半导体装置的方法100。在一些范例中，提供了装置200，装置200的俯视图显示在图2及图7中，装置200的局部剖视图(fragmentary cross-sectional views)显示在图3A、图4、图5、图6、图7、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A中。在一些范例中，提供了装置200’，除了如本文所述的不同之处，所述装置200’实质上(substantially)类似于装置200。通过图2至图7、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B及图16B显示装置200’。在图20中显示可以使用方法100制造的装置的又一实施例。
方法100是范例性的，并且不旨在将本公开限制到其中明确说明的内容。可以在方法100之前、期间中及之后提供其他的步骤，并且对于方法的其他实施例，可以替换、消除或移动所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。除了在本公开的附图中明确显示的之外，半导体装置200可以包括其他的晶体管(transistors)、双极接面晶体管(bipolar junction transistors)、电阻器(resistors)、电容器(capacitors)、二极管(diodes)、熔断器(fuses)等。在本公开全文中，除非例外或者另外描述，否则相似的元件符号表示相似的部件。
方法100开始于方框(block)102，其中半导体结构或装置包括栅极结构，所述栅极结构具有设置在栅极结构的侧壁上的间隔物元件。参照图3A及图3B的范例，显示装置200为具有栅极结构204，且栅极结构204具有(with)间隔物元件208，其中所述间隔物元件208设置栅极结构204的侧壁上，且栅极结构204设置在基板202上。
基板202可以是半导体基板，诸如硅基板。基板202可以包括各种层，所述各种层包括形成在半导体基板上的导电层或绝缘层。取决于本领域已知的设计要求，基板202可以包括各种掺杂配置。基板202亦可以包括其他半导体，诸如锗(germanium)、碳化硅(siliconcarbide，SiC)、硅锗(silicon germanium，SiGe)或金刚石(diamond)。可替代地(alternatively)，基板202可以包括化合物半导体(compound semiconductor)及/或合金半导体(alloy semiconductor)。此外，在一些实施例中，基板202可以包括外延层(epitaxial layer，epi-layer)，基板202可以受到应变(strained)以增强性能，基板202可以包括绝缘体上覆硅(silicon-on-insulator，SOI)结构及/或基板202可以具有其他合适的增强部件。
基板202包括有源区域202A，所述有源区域202A类似地可以包括硅或其他元素半导体(elementary semiconductor)，诸如锗；化合物半导体，包括碳化硅(siliconcarbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或其组合。在一些实施例中，如图所示的有源区域202A可以称为典型的鳍式场效应晶体管(Fin Field-EffectTransistor，FinFET)装置的“鳍片(fin)”，因此有源区域202A称为鳍片结构202A。如图2所示，鳍片结构202A沿着X方向纵向(lengthwise)延伸，而栅极结构204沿着Y方向延伸。鳍片结构202A可以使用合适的工艺制造，所述合适的工艺包括光刻及蚀刻工艺。光刻工艺可以包括形成覆盖(overlying)基板202的光刻胶层、将光刻胶层曝光(exposure)为图案、执行曝光后(post-exposure)烘烤工艺、以及显影光刻胶层，以形成包括光刻胶层的掩模元件。在一些实施例中，使光刻胶层图案化，以形成掩模元件可以使用电子束(electron beam，e-beam)光刻工艺来执行。然后可以使用掩模元件来保护基板202及鳍片结构202A的区域。可以使用干式蚀刻(例如，化学氧化物移除(chemical oxide removal))、湿式蚀刻及/或其他合适的工艺来蚀刻凹部。也可以使用在基板202上形成鳍片结构202A的方法的许多其他实施例。
在一些实施例中，装置200可以是GAA晶体管，且有源区域202A是GAA晶体管的纳米结构。有源区域202A可以包括第一半导体层及第二半导体层，所述第一半导体层及第二半导体层先交替外延生长(alternatingly and epitaxially grown)在基板202上，以形成堆叠物。第一半导体层及第二半导体层具有不同的成分(例如，Si、SiGe)。然后，使具有第一半导体纳米结构及第二半导体纳米结构的半导体层堆叠物图案化，以形成纳米结构的鳍片状(fin-shape)堆叠物。之后，选择性地移除在鳍片状堆叠物的通道区域中的交替半导体层，以使第一半导体层释放(release)到悬浮(suspended)纳米结构中，形成通道区域。
如图3B所示，隔离部件206，也称为浅沟槽隔离(shallow trench isolation，STI)部件，形成在鳍片结构202A之间。隔离部件可以包括介电材料，所述介电材料先沉积在基板202上方，以介电材料填充介于鳍片结构202A之间的沟槽。在一些实施例中，介电材料可以包括SiO2、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数(低k，low dielectric constant，low-k)电介质、其组合及/或本领域已知的其他合适材料。在各种范例中，可以通过化学气相沉积(chemical vapor deposition，CVD)工艺、次常压化学气相沉积(subatmosphericchemical vapor deposition，SACVD)工艺、流动式化学气相沉积(flowable CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、物理气相沉积(physical vapordeposition，PVD)工艺或其他合适的工艺来沉积介电材料。隔离部件206可以包括多层结构。在一些实施例中，场氧化物(field oxide)、局部氧化硅(local oxidation ofsilicon，LOCOS)部件及/或其他合适的隔离部件可以额外地或可替代地实施在基板上及/或在基板内。
栅极结构204形成在鳍片结构202A上方。在一实施例中，所形成的栅极结构是虚设(dummy)栅极。在一实施例中，栅极结构的形成包括形成栅极介电层及栅极电极层，所述层中的一或多个是牺牲层。也就是说，在一些实施例中，栅极结构204是牺牲的，或者换句话说，栅极结构204是随后以功能栅极(functional gate)(例如，下文讨论的栅极结构402)取代的虚设栅极。栅极结构204可以包括界面层、栅极介电层及电极层。在一些实施例中，共形地(conformally)形成界面层、栅极介电层及/或电极层中的一或多个在鳍片结构上方，包括在介于相邻鳍片结构202A之间的沟槽内(例如，在隔离部件206上方)，且随后受到图案化。在一些实施例中，电极层可以包括多晶硅(polycrystalline silicon，polysilicon)。
通过共形间隔物材料层的沉积，形成间隔物元件208形成，且所述共形间隔物材料层沉积在包括栅极204(也就是说，栅极结构204)上方的基板202上方。间隔物材料层可以通过化学氧化(chemical oxidation)、热氧化(thermal oxidation)、ALD、CVD及/或其他合适的方法来形成。在共形沉积之后，可以回蚀间隔物材料层，以举例而言暴露栅极结构204的顶部(例如，栅极结构204的硬掩模层)，以形成栅极间隔物208(也就是说，间隔物元件208)。栅极间隔物208可以是多层结构。栅极间隔物208可以包括介电材料，诸如氧化硅(siliconoxide)、氮化硅(silicon nitride)、碳氧化硅(silicon oxycarbide)、氧化铝(aluminumoxide)、碳化硅(silicon carbide)、氧氮化硅(silicon oxynitride)、SiOC、SiOCN、氧氮化铝(aluminum oxynitride)、氧化锆(zirconium oxide)、氧化铪(hafnium oxide)、氧化钛(titanium oxide)、氧化铝锆(zirconium aluminum oxide)、氧化锌(zinc oxide)、氧化钽(tantalum oxide)、氧化镧(lanthanum oxide)、氧化钇(yittrium oxide)、碳氮化钽(tantalum carbonitride)、氮化硅(silicon nitride)、碳氮氧化硅(siliconoxycarbonitride)、硅(silicon)、氮化锆(zirconium nitride)或碳氮化硅(siliconcarbonitride)、其他低k介电材料或其组合。间隔物元件208的宽度具有介于3及6纳米(nm)之间的宽度w。在一实施例中，间隔物元件的宽度小于3nm，诸如1.5nm。
在一些实施例中，沉积及回蚀间隔物材料，以形成具有第一宽度的间隔物元件208，且宽度通过如下所述的方框104及106保持。在进一步的实施例中，第一宽度是宽度w。在其他实施例中，沉积及回蚀间隔物材料，以形成具有初始厚度w0的间隔物元件208，然后执行第二次后续蚀刻工艺，以获得介于3及6nm之间的第一宽度w。在另一实施例中，初始厚度w0在大约6及12nm之间。在一些实施例中，间隔物元件208由多个间隔物层形成，其中随后移除一个间隔物，以形成具有介于3～6nm之间的第一宽度w的间隔物元件。在提供诸如从初始厚度w0到宽度w的后续回蚀的实施例中，可以在已经形成源极/漏极部件之前或之后，发生间隔物的减薄(thinning)。举例而言，间隔物层的初始宽度可以定义相对于通道区域的源极/漏极定位(positioning)及/或为了后续减薄的后续工艺(例如，取代栅极)提供侧壁。在沉积诸如下文讨论的CESL及ILD的周围电介质(surrounding dielectrics)之前，提供宽度w的间隔物。因此，在一些实施例中，可以在以下讨论的沉积接触蚀刻停止层及/或层间电介质(ILD)之前，执行使间隔物元件宽度减小大约(approximately)40～70％的蚀刻工艺。经增加的宽度w减少了结构间距(structure spacing)，其中介电层(例如，CESL及ILD)要形成(to be formed)在所述结构间距中，而使得间隙填充更加困难。相反地，太小的宽度w可能对于下文讨论的栅极形成提供不充分的支持。
在提供具有栅极结构(例如，虚设栅极)的装置之后，方法100进行到方框104，其中装置的制造继续提供金属栅极结构及具有周围(surrounding)介电层的相邻源极/漏极部件。同样，如上所述，在形成金属栅极结构之前的实施例中，举例而言在形成源极/漏极部件之后，可以减少在初始(例如，虚设)栅极结构上形成的间隔物元件的厚度。
在通过方框104指示的制造阶段进行的装置200由图4的范例性剖面图显示出。如图4的范例性装置200中所示，图3A及图3B中的栅极结构204已经以栅极结构402取代，所述栅极结构402包括如下所述的金属栅极电极。源极/漏极部件408已经形成在鳍片结构202A的有源区域中。相邻栅极结构402形成包括接触蚀刻停止层404及层间介电(inter layerdielectric，ILD)层406的介电层。间隔物元件208可以具有如上文及图3B中所示及所讨论的厚度w。
栅极结构402可以包括界面层、栅极介电层及栅极电极。在一些实施例中，硬掩模层可以覆盖(overlie)栅极电极。在一些实施例中，界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法形成。栅极介电层可以包括氧化硅或其他成分，所述其他成分包括高介电常数(高k，high dielectric constant，high-k)介电材料，诸如氧化铪(hafnium oxide，HfO2)、HfZrO、TiO2、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(oxynitrides)(SiON)、其组合或其他合适的材料。栅极介电层可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、ALD、物理气相沉积(PVD)及/或其他合适的方法来形成。在一些实施例中，栅极电极可以包括金属栅极电极层，所述金属栅极电极层可以形成为包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或其组合。电极层可以提供N型或P型功函数，举例而言，取决于正在形成N型还是P型FinFET。在各种实施例中，电极层可以通过ALD、PVD、CVD、电子束蒸镀(evaporation)或其他合适的工艺形成。
在一些情况下，在取代栅极结构以形成栅极结构402之前，形成源极/漏极部件408。可以外延生长源极/漏极部件408，并适当地掺杂源极/漏极部件408，以提供相关类型的导电性(conductivity)(n型或p型)。在各种实施例中，用以形成源极/漏极部件408而生长的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiC或其他合适的材料。可以通过一或多种外延(epi)工艺形成源极/漏极部件408。在一些实施例中，在外延工艺期间中，可以原位(in-situ)掺杂源极/漏极部件408。举例而言，在一些实施例中，可以以硼(boron)来掺杂经外延生长的SiGe源极/漏极部件。在一些情况下，可以以碳(carbon)来掺杂经外延生长的Si外延源极/漏极部件，以形成Si:C源极/漏极部件；可以以磷(phosphorous)来掺杂经外延生长的Si外延源极/漏极部件，以形成Si:P源极/漏极部件；或者可以以碳及磷两者来掺杂经外延生长的Si外延源极/漏极部件，以形成SiCP源极/漏极部件。在一些实施例中，不原位掺杂源极/漏极部件408，取而代之是执行注入(implantation)工艺来掺杂源极/漏极部件408。在一些实施例中，源极/漏极部件408的形成可以针对N型及P型源极/漏极部件中的每一个在单独(separate)的工艺顺序中执行。
在一些实施例中，在源极/漏极区域中使鳍片结构202A的一部分凹入之后，形成源极/漏极部件408。源极/漏极部件408形成在提供在经凹入的(recessed)鳍片结构202A的顶表面处的籽晶区域(seed area)上。在一些实施例中，源极/漏极部件408的底部与基板的鳍片结构202A的经凹入区域的顶表面相接(interfaces)。
参照图4的范例，在方框104的实施例中，接触蚀刻停止层(contact etch stoplayer，CESL)404及ILD层406形成在基板202上方。ILD层406可以设置在CESL 404上方。在一些范例中，CESL 404包括氮化硅层。其他范例性成分包括氧化硅、氮氧化硅及/或本领域已知的其他材料。CESL 404可以通过CVD、ALD或其他合适的工艺形成。在一些实施例中，ILD层406包括诸如以四乙氧基硅烷(tetraethylorthosilicate，TEOS)作为前驱物的氧化物、未掺杂的硅酸盐玻璃(un-doped silicate glass)或经掺杂的氧化硅(doped siliconoxide)，诸如硼磷硅玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fusedsilica glass，FSG)、磷硅玻璃(phosphosilicate glass，PSG)、硼掺杂硅玻璃(borondoped silicon glass，BSG)、磷硅玻璃(phosphosilicate glass，PSG)、氟掺杂二氧化硅(fluorine-doped silicon dioxide)、碳掺杂二氧化硅(carbon-doped silicondioxide)、多孔二氧化硅(porous silicon dioxide)、多孔碳掺杂二氧化硅(porouscarbon-doped silicon dioxide)、碳氮化硅(silicon carbon nitride，SiCN)、碳氧化硅(silicon oxycarbide，SiOCN)、旋转涂布式硅类聚合物电介质(spin-on silicon basedpolymeric dielectrics)及/或其他合适的电介质材料。ILD层406可以通过CVD、ALD或其他合适的工艺来沉积。在一些实施例中，可以省略CESL 404。在一实施例中，CESL 404具有大约1～10nm的厚度。
选择间隔物元件208的材料，使得间隔物元件208及CESL 404具有不同的蚀刻选择比(etching selectivity)。也就是说，材料的选择允许选择性地蚀刻每个间隔物元件208，而不会实质上损坏CESL 404。在一实施例中，间隔物元件是低k电介质(诸如以TEOS作为前驱物的氧化物、未掺杂的硅酸盐玻璃、BPSG、FSG、PSG、BSG、氟掺杂二氧化硅、碳掺杂二氧化硅、多孔二氧化硅、多孔碳掺杂二氧化硅、旋转涂布式硅类聚合物电介质)，且CESL404是氮化硅。
然后，方法100进行到方框106，以选择性地蚀刻栅极结构及间隔物元件，以形成接触凹部(contact recess)。参照图5的范例，形成凹部502。在一些实施例中，蚀刻工艺是选择性的，使得蚀刻工艺蚀刻栅极结构402及间隔物元件208，而实质上不蚀刻CESL 404。方框106处的蚀刻工艺可以包括干式蚀刻、湿式蚀刻、其组合或其他合适的蚀刻工艺。在一些实施方式中，方框106处的蚀刻工艺包括以大于蚀刻间隔物元件208的速率蚀刻栅极结构402的至少一个组件(component)，使得栅极结构402的顶表面低于间隔物元件208的顶表面。在一些实施例中，执行栅极结构的额外工艺，诸如执行形成硅化物(silicide)区域在栅极结构的顶部的工艺。
然后，方法100进行到方框108，其中沉积介电层在方框106中形成的凹部中，在一些范例中，所述介电层称为第一自对准覆盖电介质(self-aligned capping dielectric，SAC)材料。参照图6的范例，沉积介电层(也称为SAC材料，SAC层、介电材料)602在基板202上方及在凹部502中。在一些实施例中，可以使用高密度等离子体化学气相沉积(high-density-plasma CVD，HDPCVD)、等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)、原子层沉积(ALD)或合适的沉积工艺来沉积介电材料602。在一实施例中，介电材料602是氮化硅。介电材料602的其他范例性成分可以包括氧化硅(silicon oxide)、硅化铪(hafnium silicide)、碳氧化硅(silicon oxycarbide)、氧化铝(aluminum oxide)、硅化锆(zirconium silicide)、氧氮化铝(aluminum oxynitride)、氧化锆(zirconium oxide)、氧化铪(hafnium oxide)、氧化钛(titanium oxide)、氧化锆铝(zirconium aluminumoxide)、氧化锆(zirconium oxide)、氧化锌(zinc oxide)、氧化钽(tantalum oxide)、氧化镧(lanthanum oxide)、氧化钇(yittrium oxide)、碳氮化钽(tantalum carbonitride)、碳氮氧化硅(silicon oxycarbonitride)、硅(silicon)、氮化锆(zirconium nitride)、碳氮化硅(silicon carbonitride)或其组合。在一实施例中，介电材料602的材料与CESL 404的成分相同。
然后，方法100进行到方框110，其中举例而言通过化学机械研磨(chemicalmechanical polish，CMP)工艺，使在方框108中沉积的SAC介电材料平坦化。参照图7的范例，移除了介电材料602、ILD层406及/或CESL404的一部分，而使得表面平坦化。
图7的装置200还说明了介于具有在其上(thereon)形成的间隔物元件208及CESL404的相邻栅极结构402之间的间距(spacing)“s”。在一些实施例中，间距“s”在介于大约8到30nm之间。在一实施例中，栅极结构402的宽度在介于大约10nm～30nm之间。在一实施例中，间距“s”与栅极结构402宽度的比例(ratio)大约为1：0.5～1.5。在一实施例中，间距“s”与CESL 404及间隔物元件208的厚度的比例为1：0.15：0.07。
然后，方法100进行到方框112，其中形成源极/漏极接触开口在源极/漏极区域上方。参照图8A的范例，形成图案化掩模元件802在基板202上方，且所述图案化掩模元件802具有在源极/漏极部件408上方的开口804。掩模元件802可以包括由氧化硅、氮化硅或其他合适的介电材料形成的硬掩模层。掩模元件802可以是单层或多层。在一实施例中，掩模元件802亦包括光刻胶层或由光刻胶层形成。可以使用光刻工艺来形成掩模元件，所述光刻工艺可以包括形成光刻胶层在装置200上的硬掩模层上方；并暴露光刻胶以获得图案；执行曝光后烘烤工艺；以及显影光刻胶，以形成包括光刻胶的掩模元件。在一些实施例中，图案化光刻胶以形成掩模元件可以使用电子束(e-beam)光刻工艺来执行。然后，可以使用掩模元件(或其的一部分，诸如硬掩模层)来保护装置200的区域，而开口804位于源极/漏极部件408上方。
现在参照图9A，然后在使用图案化掩模元件802作为蚀刻掩模的同时蚀刻装置200。如图9A所示，蚀刻选择性地移除开口804下层的(underlying)ILD层406，以形成源极/漏极接触开口902在源极/漏极部件408上方并暴露源极/漏极部件408。在有源区域202A中(in)、上(on)或上方(over)，源极/漏极接触开口902暴露源极/漏极部件的顶表面。开口902的蚀刻具有选择性，使得蚀刻剂实质上不蚀刻CESL 404及SAC层602的成分。随后，可以移除掩模元件802。
然后，方法100进行到方框114，其中沉积虚设膜(dummy film)在基板上方，且包括沉积虚设膜在方框112提供的源极/漏极接触开口中。参照图10A的范例，形成虚设层(也就是说，虚设膜)1002在基板202上方。在一实施例中，如图10A所示，沉积虚设层1002为共形层。在一实施例中，虚设层1002是氧化铝。在一实施例中，虚设层1002是硅。可能存在用于虚设层1002的其他成分，使得其他成分为包括第二介电层1200(下文讨论)、SAC层602及/或CESL 404的周围层(surrounding layers)的成分提供蚀刻选择比。在一些实施例中，第二介电层1200、SAC层602及CESL 404中的每一个都是相同的成分。可以通过CVD、ALD或其他合适的工艺来沉积虚设层1002。虚设层的厚度t1可以在介于大约0.5nm及4nm之间。厚度t1决定了随后形成的气隙(air gap)尺寸，而这会如下所述地影响装置性能。
方法100进行到方框116，其中蚀刻虚设膜，以从源极/漏极接触开口的底部及/或装置的顶表面移除虚设膜。参照图11A的范例，蚀刻虚设膜1002，以从开口902的底部及装置200的顶部移除虚设膜1002。蚀刻工艺可以包括合适的干式蚀刻工艺。保留虚设膜1002在相邻CESL 404的开口902的侧壁上。
然后，方法100进行到方框118，其中形成第二介电层在虚设膜上方，且包括形成第二介电层在方框112提供的源极/漏极接触开口中。参照图12A的范例，第二介电层1200形成在基板202的上方。在一实施例中，如图12A所示，沉积第二介电层1200为共形层。在一实施例中，第二介电层1200是氮化硅。用于第二介电层的其他范例性成分包括为了虚设膜1002提供蚀刻选择比的氧化硅、氮氧化硅及/或本领域已知的其他材料。可以通过CVD、ALD或其他合适的工艺沉积第二介电层。第二介电层1200的厚度t2可以在介于大约0.5nm及5nm之间。如下所述，厚度t2应足以保护随后形成的导电材料1500免于与相邻气隙1502相互作用。
方法100继续进行到方框120，其中蚀刻第二介电层，从源极/漏极接触开口的底部及/或装置的顶表面移除第二介电层。参照图13A的范例，蚀刻第二介电层1200，以从开口902的底部及装置200的顶部移除第二介电层1200。蚀刻工艺可以包括合适的干式蚀刻工艺。第二介电层1200保持与剩余的(residual)虚设层1002相邻。
然后，方法100进行到方框122，其中形成硅化物区域在源极/漏极部件中及/或在源极/漏极部件上。参照图14A的范例，形成硅化物区域1402在源极/漏极部件408中。如下所述，硅化物区域1402可以用于使源极/漏极部件408与后续形成的接触元件1600电性耦合(electrically couple)。可以通过将诸如镍(nickel)、钴(cobalt)及钛(titanium)的硅化物前驱物金属(silicide precursor metal)引入到源极/漏极部件408上，来形成硅化物区域1402。退火(anneal)引起介于在源极/漏极部件中的半导体(例如，硅)与金属硅化物前驱物之间的硅化反应(silicidation reaction)。硅化反应产生硅化物区域1402，诸如硅化镍(nickel silicide)、硅化钴(cobalt silicide)或硅化钛(titanium silicide)。硅化物区域1402可以降低介于源极/漏极部件408及下文讨论的源极/漏极接触物之间的接触电阻(contact resistance)。注意的是，硅化物区域1402实质上在介于第二介电层1200之间延伸穿过(across)源极/漏极部件408。在一些实施例中，硅化物区域1402不在第二介电层1200及虚设膜1002下方延伸。
然后，方法100进行到方框124，其中沉积导电材料，以填充接触开口。参照图15A的范例，沉积导电材料1500，以填充接触开口902并延伸到源极/漏极部件408的硅化物区域1402。导电材料1500可以是多层导电材料。范例性材料包括钨(tungsten)、钌(ruthenium)、钴(cobalt)、铜(copper)、钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)、钼(molybdenum)或镍(nickel)，可以沉积范例性材料在装置200上方，包括沉积范例性材料在源极/漏极接触开口902内。
然后，方法100进行到方框126，其中对于形成至(to)源极/漏极部件的接触元件的导电材料执行诸如CMP的平坦化工艺。参照图16A的范例，使装置200通过诸如CMP的合适的平坦化技术平坦化，以提供平坦的顶表面，从而形成接触元件1600或插塞(plug)，所述接触元件1600或插塞包括延伸到源极/漏极部件408的导电材料1500。接触元件经由(via)硅化物区域1402提供至源极/漏极部件408的电性连接(electrical connection)。
然后，方法100进行到方框128，其中移除虚设膜，以形成相邻接触元件的气隙。可以通过选择性蚀刻工艺，诸如以虚设膜的材料作为目标的湿式蚀刻或干式蚀刻工艺，来移除虚设膜，同时实质上不蚀刻周围的材料。范例性的蚀刻剂包括氩气(argon，Ar)、含氢蚀刻气体(hydrogen-comprising etch gas)(例如H2、CH4)、含氟蚀刻气体(fluorine-comprising etch gas)(例如F2、CH3F、CH2F2、CHF3、CF4、C2F6、SF6及/或NF3)及/或其他合适的蚀刻剂。参照图17A的范例，已经移除了虚设膜1002。移除虚设膜1002而形成气隙1502。可以实质上未蚀刻第二介电层1200及CESL 404。在一实施例中，气隙1502具有厚度t1的宽度，所述宽度由虚设膜1002的厚度决定。
然后，方法100进行到方框130，其中形成第二接触蚀刻停止层或中间接触蚀刻停止层(middle-CESL)。中间CESL覆盖(cap)或密封(seals off)在方框128中形成的气隙。参照图18A的范例，沉积中间CESL 1802在装置200上且在气隙1502上方。CESL 1802可以是由氧化硅(silicon oxide)、硅化铪(hafnium silicide)、碳氧化硅(silicon oxycarbide)、氧化铝(aluminum oxide)、硅化锆(zirconium silicide)、氧氮化铝(aluminumoxynitride)、氧化锆(zirconium oxide)、氧化铪(hafnium oxide)、氧化钛(titaniumoxide)、氧化铝锆(zirconium aluminum oxide)、氧化锌(zinc oxide)、氧化钽(tantalumoxide)、氧化镧(lanthanum oxide)、氧化钇(yittrium oxide)、碳氮化钽(tantalumcarbonitride)、氮化硅(silicon nitride)、碳氮氧化硅(silicon oxycarbonitride)、硅(silicon)、氮化锆(zirconium nitride)或碳氮化硅(silicon carbonitride)来形成。在一些实施方式中，可以使用CVD、ALD或合适的沉积方法来沉积CESL 1802。在一实施例中，CESL 1802可以具有介于大约10nm及大约100nm之间的厚度。注意的是，沉积方法及厚度会影响CESL 1802延伸到气隙中的距离，如距离“d”所示。距离d可以在介于大约0nm及大约5nm之间。距离d可以使得其不延伸到栅极结构402，从而保留插入(interposing)栅极结构402及接触元件1600之间的气隙1502。相反地，CESL 1802的厚度太薄会影响气隙1502的密封品质。
然后，方法100进行到方框132并进一步制造装置。举例而言，可以形成额外的介电层在中间CESL 1802上方，所述额外的介电层包括与ILD层406实质上相似的那些层。可以形成用于接触栅极结构的导电材料的其他的接触开口，所述其他接触开口包括延伸穿过(through)额外的介电层、CESL1802及/或第一SAC介电材料602的接触物。栅极接触物，像是(like)源极/漏极接触物，可由导电材料形成，所述导电材料诸如钨(tungsten)、钌(ruthenium)、钴(cobalt)、铜(copper)、钛(titanium)、氮化钛(titanium nitride)、钽(tantalum)、氮化钽(tantalum nitride)、钼(molybdenum)或镍(nickel)。在一些实施例中，形成共用栅极接触物在两个互连且相邻的(interconnected neighboring)栅极结构402中。方法100可以继续到其他进一步的工艺，诸如形成进一步结构，所述进一步结构用于制造跨越(across)半导体基板202的互连装置(例如，装置200)。举例而言，这样的进一步工艺可以包括ILD层的沉积、金属线的形成、电源导轨(power rails)的形成及/或其他合适的半导体装置部件。
图19显示了图17A的装置200的一部分的对应俯视图。如图19所示，在一些实施例中，形成气隙1502，使得气隙1502在源极/漏极接触元件1600周围具有实质上均匀的宽度。
在另一实施例中，可通过方法100制造装置200’。除非本文另有说明之外，装置200’可与上文所讨论的内容实质上相似。在方法100的方框112期间中，掩模元件802提供如上文参考装置200的范例所讨论的开口804。然而，图8B中所显示的是开口804与将被移除以形成接触开口的ILD层406及CESL 404对齐的偏移(offset)，所以显示为开口804’。这种偏移可能是由于几何尺寸缩小导致的工艺控制挑战造成。由于此种偏移，形成开口804’。开口804’与上文讨论的开口804实质上相似，但开口804’偏离特定对准包括ILD层406的剩余物406’的侧壁。注意的是，这是因为自对准覆盖层602及CESL 404，形成开口804’的选择性蚀刻不会影响SAC层602或下层的(underlying)栅极结构402。
在装置200’的形成中，方法100从方框112继续以执行如上所讨论的其他工艺步骤，其分别参照图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B及图18B。如图18B所示的所得装置200’显示出了邻接(abutting)气隙1502，可以提供ILD层406的剩余物406’。在其他实施例中，用于移除虚设层1002的蚀刻剂对剩余物406’没有选择比，并且还可以在提供图17B的气隙1502的方框128的蚀刻期间全部或部分移除剩余物406’。
现在参照图20，显示出了可以根据方法100的一或多个步骤制造的实施例。范例性的全绕式(GAA)装置200”提供插入CESL 404及邻接导电接触物(也就是说，导电材料)1500的第二介电层1200之间的气隙1502。包括气隙1502、CESL 404、第二介电层1200、SAC层602、栅极结构402、源极/漏极部件408及基板202的图20的元件可以实质上类似于如上所述的内容。在所显示的GAA配置中，栅极结构402(包括高k栅极电介质、界面层及栅极电极)环绕(wraps around)通道层2002。在一些实施例中，通道层2002是硅。通道层2002可以称为纳米线(nanowires)、纳米片(nanosheets)、纳米棒(nanobars)及/或其他合适的纳米结构。内间隔物2004插入在栅极结构402及源极/漏极部件408之间。内间隔物2004可以包括一或多个介电层。
因此，本文所讨论的各种实施例提供了优于公知技术的各种优点。应当理解的是，在本文中不必讨论所有优点，所有实施例都不需要特定的优点，并且其他实施例可以提供不同的优点。举例而言，本文所讨论的实施例包括在介于至源极/漏极部件的接触物与金属栅极结构之间提供气隙，以允许减少装置的寄生电容。具体而言，由于气隙提供的介电常数，而减少介于金属栅极结构及源极/漏极接触部件之间的寄生电容。这反过来可能使装置性能改善。用于形成气隙的方法在形成气隙时提供接触物轮廓控制(contact profilecontrol)，所述方法包括通过选择性蚀刻及沉积工艺。再者，尽管装置的间距很大(aggressive)，一些实施例在结构之间提供足够的间距，以允许形成气隙。所述方法的几个方式可有助于形成间距，包括减薄间隔物元件及/或在SAC介电材料蚀刻之后执行插入栅极及接触物的层的沉积及蚀刻工艺。其他实施例及优点对于本公开的所属技术领域中技术人员而言为显而易见。
因此，本公开的一个实施例提供了一种半导体装置的制造方法。所述方法包括形成栅极结构及源极/漏极区域在半导体基板上。使栅极结构凹入(recessed)，以形成第一凹部(recess)在剩余(remaining)栅极结构上方。沉积第一介电材料在第一凹部中。在沉积第一介电材料之后，形成第二凹部在源极/漏极区域上方。形成虚设膜(dummy film)在第二凹部的侧壁上，且形成第二介电层在虚设膜上。以导电材料填充第二凹部的剩余部分(remaining portion)。可以移除虚设膜，以在介于导电材料及剩余栅极结构之间形成气隙。
在所述方法的另一实施例中，形成第二凹部包括选择性地蚀刻(selectivelyetching)源极/漏极区域上方的层间介电(inter layer dielectric，ILD)层。在一些范例中，亦提供氮化硅(silicon nitride)层在介于栅极结构及气隙之间。在另一实施例中，形成虚设膜包括沉积虚设膜材料的共形层(conformal layer)，且蚀刻虚设膜材料的共形层，以在形成第二介电层之前，从第二凹部的底部移除虚设膜材料。类似地(similarly)，在一实施例中，形成第二介电层包括沉积第二介电材料的共形层，且蚀刻第二介电材料的共形层，以在填充所述剩余部分之前，从第二凹部的底部移除第二介电材料。
在一实施例中，形成虚设膜包括沉积氧化铝(aluminum oxide)或硅中的至少一种(silicon)。在所述方法的范例中，沉积接触蚀刻停止层(contact etch stop layer，CESL)在气隙上方。CESL可以填充气隙的一部分(例如，上部)。在一实施例中，在形成第二介电层之后，且在以导电材料填充第二凹部的剩余部分之前，使源极/漏极区域的一部分硅化(silicided)。在所述方法的一些实施例中，所述方法包括提供与虚设栅极结构相邻的间隔物元件，减少(reducing)间隔物元件的厚度，以及在减少厚度之后，以栅极结构取代(replacing)虚设栅极结构。
在另一个更广泛(broader)的元件中，提供一种半导体装置的制造方法，所述制造方法包括提供具有源极/漏极部件及形成在源极/漏极部件上方的层间介电(interlayerdielectric，ILD)层的基板。形成开口在ILD层中，所述开口暴露源极/漏极部件。沉积虚设膜在ILD层上方及开口内。所述方法继续通过蚀刻经沉积的虚设膜，以从开口的底部及ILD层的顶表面移除虚设膜。形成第二介电层在经蚀刻的虚设膜上方，然后可以对其进行蚀刻，以从开口的底部及ILD层的顶表面移除第二介电层。在蚀刻第二介电层之后，以导电材料填充开口。所述方法继续移除经蚀刻的虚设膜，以形成气隙。
在进一步的实施例中，所述方法还包括在蚀刻第二介电层之后且在填充开口之前，形成硅化物区域在源极/漏极部件上。以导电材料填充开口可以包括为导电材料提供与硅化物区域的界面(interface)。在一实施例中，形成接触蚀刻停止层(contact etch stoplayer，CESL)在气隙上方。CESL可以与气隙具有界面。在一些实施例中，也形成CESL在ILD层及第二介电层上方。在所述方法的一些范例中，所述方法包括提供鳍片结构在基板上；使鳍片结构的至少一部分凹入(recessing)；以及外延生长源极/漏极部件在鳍片结构的经凹入部分上。
本公开还提供了半导体装置的实施例，其包括半导体装置的一实施例，所述半导体装置包括设置在基板上方的金属栅极结构、与金属栅极结构相邻的源极/漏极部件以及延伸到源极/漏极部件的接触元件。第一介电层可以形成在金属栅极结构的侧壁上且第二介电层围绕接触元件。气隙围绕介电层。
在装置的另一实施例中，气隙从基板的顶表面延伸第一距离，且金属栅极结构从基板的顶表面延伸第二距离，且第一距离大于第二距离。在一实施例中，气隙具有通过第一介电层定义(defined)的第一侧壁及通过第二介电层定义的第二侧壁。在一些范例中，装置还包括设置在气隙、金属栅极结构、第二介电层及接触元件上方的接触蚀刻停止层。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一栅极结构及一源极/漏极区域在一半导体基板上；
使该栅极结构凹入，以形成一第一凹部在一剩余栅极结构上方；
沉积一第一介电材料在该第一凹部中；
在沉积该第一介电材料之后，形成一第二凹部在该源极/漏极区域上方；
形成一虚设膜在该第二凹部的一侧壁上；
形成一第二介电层在该虚设膜上；
以一导电材料填充该第二凹部的一剩余部分；以及
移除该虚设膜，以在介于该导电材料及该剩余栅极结构之间形成一气隙。
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