CN115425988A - 一种高速ldpc全模式列变换方法 - Google Patents

Abstract

本发明提出了一种高速LDPC全模式列变换方法，将360q个LLR的校验比特矩阵转换为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对分组内部进行位置变换，再调整位置送入到RAM中，最后从RAM读取输出全部的LLR。本发明对不同码率的列变换使用相同规格的RAM单元，利用移位寄存器满足不同码率下校验比特数据对存储单元的要求，使用较少的RAM资源即能满足要求，资源利用率高，处理效率高，不仅仅限于DVB‑S2/S2X标准，适用范围广。

Description

一种高速LDPC全模式列变换方法

技术领域

本发明涉及电子通信技术领域，特别涉及一种高速LDPC全模式列变换方法。

背景技术

在DVB-S2/S2X LDPC码字中，每种码率有个校验比特，将这些校验比特送入译码环前，需要对输入的这些校验比特数据在不同的码率下进行对应深度的矩阵列变换操作，码率变化即校验比特矩阵宽度变化范围大时，列变换操作的资源需求剧增。

在并行译码器中，因译码模块的输入输出速率要求，列变换模块的输入输出需要并行处理，当只使用RAM进行列变换时，因q值(范围5～135)的范围较大，RAM的宽度与深度都要足够大才能满足列变换的要求。但FPGA提供的RAM资源难以满足列变换的要求，尤其使用软值译码时，列变换过程中暂存这些校验比特消耗的资源会更多。

在DVB-S2标准的LDPC码字中，对于不同的码率有不同的q值(范围5～135)，每种码率都有对应的360×q大小的校验比特矩阵。如图2所示，当LLR并行输入时，同时刻并行输入的LLR在经变换后也要分离输出，尤其是q值与并行度没有必然的整倍数关系，这导致传统的套用交织器原理的方案，即将RAM映射为校验比特矩阵采用行方向、写入列方向读出的方式不仅难以满足吞吐率要求，还要RAM预留较大的位宽与深度以适应各种码率变化；此外，这种方法的大部分RAM空间都未被使用，消耗了大量的资源，不是FPGA平台上的最优解决方案。

发明内容

本发明的目的旨在至少解决所述技术缺陷之一。

为此，本发明的一个目的在于提出一种高速LDPC全模式列变换方法，，以解决背景技术中所提到的问题，克服现有技术中存在的不足。

为了实现上述目的，本发明一方面的实施例提供一种高速LDPC全模式列变换方法，将360q个LLR的校验比特矩阵划分为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对每个分组内部进行位置变换，再变换地址输出到RAM中完成分组间的位置变换，最后读取RAM中全部360q个LLR并输出。

优选的是，该方法具体包括：

步骤S1:在每时钟周期并行输入6个LLR，即:

[L_6n,L_6n+1,L_6n+2,L_6n+3,L_6n+4,L_6n+5],n∈{0,1,2,3,…,q-1}

每时钟周期有6个LLR移入第一级移位寄存器SRa,直至移入q次，此时，第一级移位寄存器SRa中存储有共6q个LLR；因第一级移位寄存器SRa的存储单元只有移位操作，其电路由触发器FF构成；

步骤S2:将第一级移位寄存器SRa中的6q个LLR装载到第二级移位寄存器SRb中。

在上述任一方案中优选的是，还包括：

步骤S3:第二级移位寄存器SRb装载完成后，在每个时钟周期移出一个LLR，同时以q为间隔，从第二级移位寄存器SRb的固定位置中抽出6个LLR送往下一级,即:

[L_i,L_i+q,L_i+2q,L_i+3q,L_i+4q,L_i+5q],i∈{0,1,2,3,…,q-1}

经过q个时钟周期后，6q个LLR被全部分离送往下一级；第一级移位寄存器SRa的装载输入到第二级移位寄存器SRb中,然后，第二级移位寄存器SRb从相邻位置提取数据。第二级移位寄存器SRb的每个存储单元电路由一个两输入选择器MUX2和触发器FF构成。

在上述任一方案中优选的是，还包括：

步骤S4:每时钟周期将上一级抽出的6个LLR写入到RAM,根据LLR在校验比特矩阵上的对应关系，写入RAM的地址间隔为360q/6q＝60。

在上述任一方案中优选的是，还包括：

步骤S5:第二级移位寄存器SRb处理完6q个LLR后，再次执行步骤S1到步骤S4，直至处理完全部360q个LLR。

步骤S6:在全部360q个LLR写入到RAM完成后，从RAM的起始地址顺序读出，所得到的即为并行的列变换输出数据。

与现有技术相比，本发明所具有的优点和有益效果为：

1、本发明的高速LDPC全模式列变换方法能显著减少FPGA的资源消耗，列变换操作所需的RAM能存储全部校验比特LLR即可，无需根据不同的校验比特矩阵尺寸预留RAM的宽度与深度。在实例中，单个LLR宽度为6位，最大校验比特矩阵尺寸为360×135时，这两级移位寄存器与RAM共消耗了FPGA中9885个LUT3、20208个FF，22个36kb BlockRAM,都不超过FPGA各类资源总数的2.5％。

2、本发明的一种高速LDPC全模式列变换方法在切换码率时，本方案能适应q值的变化，只需调整从移位寄存器抽出LLR的位置即能适应大范围的q值，本方案能适应各种校验矩阵尺寸范围，可以不限于DVB-S2标准，适用范围广。

3、本方案在各个处理步骤中的数据吞吐量都与输入输出接口一致，中间过程没有速率瓶颈，可最大化吞吐量；资源利用率高，处理效率高。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

4、现有的处理方式要求变换矩阵的宽度是输入并行度的整数倍，以从行方向写入、从列方向读出。本发明所实现的并行输入输出的列变换操作不要求校验比特矩阵行列数与输入输出并行度的倍数关系与大小关系，矩阵尺寸可任意选取，都能通过本发明完成变换；变换参数灵活。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为校验比特矩阵列变换示意图。

图2为现有技术中基于行列操作的RAM使用图。

图3为一种高速LDPC全模式列变换方法中的的分组示意图。

图4为一种高速LDPC全模式列变换方法中的的第二级移位寄存器SRb的工作示意图。

图5为一种高速LDPC全模式列变换方法中写入的RAM地址表。

图6为一种高速LDPC全模式列变换方法流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在DVB-S2标准的LDPC码字中，对于不同的码率有不同的q值(范围5～135)，每种码率都有对应的360×q大小的校验比特矩阵。如图1所示，此处的列变换操作的目的是将输入的360q个校验比特的LLR软值按行方向存入360行q列的矩阵中，再按列方向读出，以变换LLR的位置。如图3所示，本发明实施例的一种高速LDPC全模式列变换方法，包括将360q个LLR的校验比特矩阵划分为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对每个分组内部进行位置变换，再变换地址输出到RAM中完成分组间的位置变换，最后读取RAM中全部360q个LLR并输出。

其中，q值范围为5～135。FPGA(现场可编程门阵列Field Programmable GateArray)；LLR(log-likelihood ratio对数似然比)。RAM(Random Access Memory随机存取存储器)

本发明实施例的的一种高速LDPC全模式列变换方法在FPGA平台上采用本方法能显著减少FPGA的资源消耗，列变换操作所需的RAM能存储全部校验比特LLR即可，无需根据不同的校验比特矩阵尺寸预留RAM的宽度与深度。不仅仅适用于DVB-S2/S2X标准，还可以适用于其它标准。在实例中，单个LLR宽度为6位，最大校验比特矩阵尺寸为360×135时，这两级移位寄存器与RAM共消耗了FPGA中9885个LUT3(查找表)、20208个FF(触发器)，22个36kbBlockRAM(内部存储器),都不超过FPGA各类资源总数的2.5％；传统的处理方式难以将并行输入的LLR分离后再重新组合输出，本发明提出了一种并行输入输出的列变换实现方式，采用两级移位寄存器配合RAM的方式完成列变换操作。

进一步的，该方法具体包括：

步骤S1:在每时钟周期并行输入6个LLR，即:

[L_6n,L_6n+1,L_6n+2,L_6n+3,L_6n+4,L_6n+5],n∈{0,1,2,3,…,q-1}

每时钟周期有6个LLR移入第一级移位寄存器SRa,直至移入q次，此时，第一级移位寄存器SRa中存储有共6q个LLR；因第一级移位寄存器SRa的存储单元只有移位操作，其电路由触发器FF构成；

步骤S2:经过q个时钟周期，将6并行的共6q个LLR移入到第一级移位寄存器SRa后，将第一级移位寄存器SRa的LLR装载到第二级移位寄存器SRb中。

本发明将6并行输入的LLR,即[L_6n,L_6n+1,L_6n+2,L_6n+3,L_6n+4,L_6n+5],n∈{0,1,2,3,…,q-1}，先移入第一级移位寄存器SRa中,在输入共6q个LLR后，将第一级移位寄存器SRa此刻的内容[L₀,L₁,L₂,L₃,…,L_6q-2,L_6q-1]装载入第二级移位寄存器SRb中，此时图6中的控制逻辑控制选择器MUX从第一级移位寄存器SRa装载；第二级移位寄存器SRb装载新内容后，第一级移位寄存器SRa可独立地继续输入新的一个6×q分组的LLR，与后续第二级移位寄存器SRb的操作可同时进行；选择器MUX有两个输入端，一个控制端，一个输出端，这里选择了连接第一级移位寄存器SRa的输入端作为其输入数据源，MUX的输出端连接到了第二级移位寄存器SRb上。

本发明实施例采用两级移位寄存器配合RAM达到列变换目的方法，能显著减少FPGA(现场可编程门阵列Field Programmable Gate Array)资源的消耗。此外，本变换方法因为使用移位寄存器对输入的LLR(Leased Loaded Routing最小负荷选路)进行预处理，可插入流水线以达到较高的吞吐量，切换模块内的少量参数即可适应不同的码率。

本方法将360q个LLR的校验比特矩阵划分为60块，每块6×q大小的分组内部先分别进行位置变换，在并行的列变换中，这一分组内的LLR在输入输出时不会与分组外的LLR组合。因此先使用两级移位寄存器完成这6q个LLR的列变换操作，再利用RAM完成全部60个分组共360q个LLR的位置变换。

进一步的，如图4所示，还包括：

步骤S3:第二级移位寄存器SRb装载完成后，在每个时钟周期移出一个LLR，同时以q为间隔，从第二级移位寄存器SRb的固定位置中抽出6个LLR送往下一级,即:

步骤S3:第二级移位寄存器SRb装载完成后，在每个时钟周期移出一个LLR，同时以q为间隔，从第二级移位寄存器SRb的固定位置中抽出6个LLR送往下一级,即:

[L_i,L_i+q,L_i+2q,L_i+3q,L_i+4q,L_i+5q],i∈{0,1,2,3,…,q-1}

经过q个时钟周期后，6q个LLR被全部分离送往下一级；第一级移位寄存器SRa的装载输入到第二级移位寄存器SRb中,然后，第二级移位寄存器SRb从相邻位置提取数据。第二级移位寄存器SRb的每个存储单元电路包括一个两输入选择器MUX2和触发器FF。

如图4所示，第二级移位寄存器SRb装载后，每时钟周期移出一个LLR，同时以q为间隔，从第二级移位寄存器SRb的固定位置中抽出6个LLR：

[L_i,L_i+q,L_i+2q,L_i+3q,L_i+4q,L_i+5q],i∈{0,1,2,3,…,q-1}，送往下一级，图4中以阵列表示第二级移位寄存器SRb的内容(将第二级移位寄存器SRb内的LLR每q个新增一行表示)，实际上第一级移位寄存器SRa与第二级移位寄存器SRb是一维的结构，这里便于表示其抽出数据的位置换行表示成阵列，当q值改变时，阵列的尺寸会改变，但移位寄存器的一维结构无需改变，改变抽头位置是等效的做法。

则移位等效为将最左侧整列移出、抽出位置等效为阵列的最左侧一列，此时图6中的选择器MUX的选通从第二级移位寄存器SRb移位操作后的数据，即第二级移位寄存器SRb装载自身移位后的数据；在合适的时机切换MUX的选通输入端，要么第二级移位寄存器SRb从第一级移位寄存器SRa装载，要么第二级移位寄存器SRb装载自身数据移位后的数据。

经过q个时钟周期后，之前装载第二级寄存器SRb的6q个LLR被全部分离送往下一级，按照LLR在校验矩阵中的位置关系，写入RAM的地址为；

[D_(i),D_(i+60),...,D_i+(q-2)*60,D_i+(q-1)*60],i＝{0,1,2,3，...，q-1}

将L(0)到L(5q)这一列写入到RAM的D(i)中，将L(1)到L(5q+1)这一列写入到RAM的D(i+60)地址中，以此类推。最后得到如图5所示的RAM地址表，按照RAM地址表的列方向读取输出(即地址按递增顺序读出)，例如读取第一列D(0)到D(60-1)输出，再读取第二列D(60)到D(2*60-1)输出，以此类推。

本发明采用两级移位寄存器进行分步处理的方式，可以在处理数据流中插入流水线提高处理电路的时钟频率以增大模块吞吐量；虽然移位寄存器宽度较大，因简化了控制逻辑，在工程应用中可在Xilinx公司7系FPGA上达到320MHz的时钟频率。

进一步的，还包括：

步骤S4:在每时钟周期将上一级抽出的6个LLR写入到RAM,根据LLR在校验比特矩阵上的对应关系，写入RAM的地址间隔为360q/6q＝60。

如图5所示，在写完一个分组的6q个LLR后，紧接着下一分组的6q个LLR也照以上1、2、3步骤处理，但写RAM地址在前一分组的基础上递增1；图5中地址表每行表示一个分组的写地址。

进一步的，还包括：

步骤S5:在全部360q个LLR写入到RAM完成后，从RAM的起始地址顺序读出，所得到的即为并行的列变换输出数据。根据这些LLR在校验比特矩阵上的对应关系，写RAM的地址间隔为360q/6q＝60。

在全部360q个LLR都输入完成后，从RAM的起始地址顺序读出得到的即为并行的列变换输出数据。在LDPC编码码率变化即q改变时，只需调整装载第二级移位寄存器SRb的时机、从第二级移位寄存器SRb抽出LLR的位置即可适应不同的q值。

如图6所示为本发明整体工作流程图，将6q个LLR并行输入到第一移位寄存器SRa中，MUX(选择器)先选择第一级移位寄存器SRa中的LLR装载进第二级移位寄存器SRb中，此后选择器切换至SRb移位操作，SRb内部的LLR不断移位，将指定位置抽出LLR数据写入RAM，在全部LLR都输入后，从RAM顺序读出的即为列变换后的数据。

在现有的处理方式下，不同的矩阵宽度需要不同的RAM位宽，在矩阵宽度较大时，FPGA内部的RAM资源已不能满足这种列变换的需求。在本发明实施例中，不同码率的列变换使用相同规格的RAM单元，无论矩阵尺寸如何，RAM单元每个地址空间都按照存储6个LLR设计，利用移位寄存器满足不同码率下校验比特数据对存储单元的要求，使用较少的RAM资源即能满足要求，资源利用率高。

现有的处理方式的读写RAM的操作在FPGA上实现较为复杂，往复读写RAM、对RAM位宽上的部分覆写与读取等操作需使用大量的数字电路。本方案中使用两级寄存器与RAM配合将步骤优化分解为多个步骤，在移位寄存器输入只需要一级两输入选择器MUX2(LUT3)与抽头位置处的输入选择器MUX，适合在FPGA平台上实现。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

本领域技术人员不难理解，本发明包括上述说明书的发明内容和具体实施方式部分以及附图所示出的各部分的任意组合，限于篇幅并为使说明书简明而没有将这些组合构成的各方案一一描述。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。本发明的范围由所附权利要求及其等同限定。

Claims (5)

1.一种高速LDPC全模式列变换方法，其特征在于，将360q个LLR的校验比特矩阵划分为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对每个分组内部进行位置变换，再变换地址输出到RAM中完成分组间的位置变换，最后读取所述RAM中全部360q个LLR并输出。

2.如权利要求1所述的一种高速LDPC全模式列变换方法，其特征在于，该方法具体包括：

步骤S1:在每时钟周期并行输入6个LLR，即:

[L_6n,L_6n+1,L_6n+2,L_6n+3,L_6n+4,L_6n+5],n∈{0,1,2,3,…,q-1}

每时钟周期有6个LLR移入第一级移位寄存器SRa,直至移入q次，此时，第一级移位寄存器SRa中存储有共6q个LLR；

步骤S2:经过q个时钟周期，将6并行的共6q个LLR移入到第一级移位寄存器SRa后，将第一级移位寄存器SRa的LLR装载到第二级移位寄存器SRb中。

3.如权利要求2所述的一种高速LDPC全模式列变换方法，其特征在于，还包括：

步骤S3:所述第二级移位寄存器SRb装载完成后，在每个时钟周期移出一个LLR，同时以q为间隔，从第二级移位寄存器SRb的固定位置中抽出6个LLR送往下一级,即:

[L_i,L_i+q,L_i+2q,L_i+3q,L_i+4q,L_i+5q],i∈{0,1,2,3,…,q-1}

经过q个时钟周期后，6q个LLR被全部分离送往下一级；所述第一级移位寄存器SRa的装载输入到所述第二级移位寄存器SRb中,然后，所述第二级移位寄存器SRb从相邻位置提取数据。

4.权利要求3所述的一种高速LDPC全模式列变换方法，其特征在于，还包括：

步骤S4:每时钟周期将上一级抽出的6个LLR写入到RAM,根据LLR在校验比特矩阵上的对应关系，写入RAM的地址间隔为360q/6q＝60。

5.权利要求4所述的一种高速LDPC全模式列变换方法，其特征在于，还包括：

步骤S5:所述第二级移位寄存器SRb处理完6q个LLR后，再次执行步骤S1到步骤S4，直至处理完全部360q个LLR。

步骤S6:在全部360q个LLR写入到RAM完成后，从RAM的起始地址顺序读出，所得到的即为并行的列变换输出数据。

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