CN115398545A - 模糊检索电路 - Google Patents

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CN115398545A CN202080099451.9A CN202080099451A CN115398545A CN 115398545 A CN115398545 A CN 115398545A CN 202080099451 A CN202080099451 A CN 202080099451A CN 115398545 A CN115398545 A CN 115398545A
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Abstract

检索“存储在存储电路的内部的数据中的哪一个与来自外部的输入信息最类似”的需求日益扩大，存储电路自身对这样的存储器技术寄予厚望，被认为是计算机能够更灵活地应对来自外部的信息所不可或缺的技术。为了实现这样的技术，存储电路需要内置对存储的数据与来自外部的输入数据之间的类似度进行测量的功能。本发明通过以“脉冲信号的时间序列”这样的方式将输入数据输入至存储器矩阵，使现有的存储电路的存储器矩阵作为计算存储数据与输入数据之间的内积距离的数据转换电路发挥作用，另外，使用对混载的存储数据和输入数据的内积进行实时测量的电路的输出，将内积值最大的存储数据的位置输出到外部，由此构成模糊检索电路。

Description

模糊检索电路
技术领域
本发明涉及一种电路架构，其根据外部信息判别在内部搭载的存储器电路中存储的内部信息中的哪一个是最佳内容，对整个存储器电路进行模糊检索，并根据该判别进行自主响应。
背景技术
参照图1～图3对现有的内容寻址存储器技术的概要进行说明。现有的内容寻址存储器技术的特征在于，除了如对单元矩阵内的单元的读取(Read)动作、写入(Write)动作那样由一般的存储器进行的动作以外，还进行检索(Search)动作。作为内容寻址存储器单元，如图1所示，已知多种方式。
在内容寻址存储器单元的存储电路(或存储元件)中存储有成为检索对象的存储数据。在检索时成为检索关键字的输入数据通过搜索线(或搜索线兼位线)被传输至内容寻址存储器单元。
使用SRAM的内容寻址存储器单元((A)～(D))在作为存储电路的FF(Flip-Flop)中存储存储数据，使用DRAM的内容寻址存储器单元(E)在处于浮置状态的节点的寄生电容中存储存储数据，使用电阻变化型元件的内容寻址存储器单元(F)在电阻变化元件中存储存储数据。
具有在任何情况下都会根据存储数据和从搜索线输入的电位从匹配线导通电流的元件。
使用SRAM的内容寻址存储器单元((A)～(D))根据存储在作为存储电路的FF(Flip-Flop)中的存储数据和从搜索线输入的电位，控制两个串联的晶体管列的导通或截止，在导通的情况下，从匹配线导通电流。
使用DRAM的内容寻址存储器单元(E)根据存储在处于浮置状态的节点的寄生电容中的存储数据和从搜索线输入的电位，从匹配线导通电流。
使用电阻变化型元件的内容寻址存储器单元(F)根据存储在电阻变化元件中的存储数据和从搜索线输入的电位，从匹配线导通电流。
在使用SRAM的Ternary型内容寻址存储器单元的情况下，如(C)和(D)那样，往往兼用用于进行写入、读取、检索动作的位线和搜索线。
一般而言，Binary(二态)类型的内容寻址存储器单元具有一个存储电路(或存储元件)，Ternary(三态)类型的内容寻址存储器单元具有两个存储电路(或存储元件)。Ternary类型的存储电路(或存储元件)多的原因在于，作为数据，不仅存储值1或值0，还存储被称为忽略(Don‘t Care)的屏蔽状态。
以下，以使用了使用SRAM的Ternary(三态)型的内容寻址存储器单元((C)或(D))的情况为基础，对现有例进行说明。
图2是基于SRAM的Ternary(三态)类型的内容寻址存储器(CAM：ContentAddressable Memory)的单元配置成M行×N列的矩阵状的内容寻址存储器的框图。图2仅显示了M行×N列的矩阵的四角。
在检索动作时，经由搜索线将从外部输入的搜索关键字(输入数据)传输至单元矩阵中的各行内容寻址存储器单元。在各内容寻址存储器单元内，在内容寻址存储器单元的FF的存储数据与由搜索线传输的输入信号成为反相时，被解释为两数据“一致(或匹配)”。存储数据和输入数据如High和Low或Low和High那样反相时“一致(或匹配)”。
在内容寻址存储器单元内具有两个串联的晶体管，在两个晶体管的栅电极中供给FF的存储数据和输入数据作为电位，在表示“一致(或匹配)”时，两个串联的晶体管中的任一个成为截止状态，不向匹配线导通电流。
在存储数据与输入数据“不一致”的情况下，对内容寻址存储器单元内的两个串联的晶体管的两个栅极电极，如High和High或Low和Low那样施加同相的输入，但由于在内容寻址存储器单元内，两个串联的晶体管有两组，因此任意的组会成为导通状态，因此就会通过任意的组向匹配线导通电流。
虽然在两组的两个串联的晶体管有时被认为在各单元内具有异或(EXCLUSIVE-NOR)的逻辑，但在“一致”的情况下不导通电流，在“不一致”的情况下导通电流。
内容寻址存储器单元的1位包括两个作为存储电路的FF，因此无论在读取动作还是在写入动作时，都需要使成对的搜索线兼位线至少进行两个循环的动作。读取数据和写入数据都是2N位。
以下，将在由内容寻址存储器单元的N位构成的行中添加了对应的匹配判定电路的部分称为字电路。字电路包括一条匹配线和两条字线。
图3示出由N个图1(C)中的基于SRAM的Ternary(三态)类型的内容寻址存储器单元构成的字电路的结构和动作。省略单元[3]～单元[N-2]的标记。另外，在该图中，仅说明检索动作，因此还省略了对单元中的存储电路(FF)进行读取动作、写入动作时使用的存取晶体管(在位线与存储电路之间导通电流的晶体管)的显示。
在各单元内，左右一对的两个串联的晶体管在存储数据与输入数据“一致”的情况下不导通电流，在“不一致”的情况下导通电流。
匹配线在字电路内对各单元所导通的电流进行合计，并发送至匹配判定电路。
在匹配判定电路中，通常具备用于在匹配判定前将匹配线的电压设定为RESET电位的晶体管和用于此的控制信号(RESET_bar)。
在字内不存在不一致位的情况下，在匹配线中完全没有内容寻址存储器单元所导通的电流，且没有电位变动，因此维持输入数据被传输前的电位电平(RESET电位)。
在字内存在1位不一致位的情况下，在匹配线中产生内容寻址存储器单元所导通的电流，匹配线发生电位变动。
为了检测表示该不一致的电位变动，在匹配线中不产生电位变动的情况下的电位与导通最小的电流的情况下的电位之间的中间电位由阈值电位产生电路生成，并作为阈值电位供给至匹配判定电路。(例如，参照专利文献1)
如图3(B)所示，在现有技术中，如果输入数据与存储数据为反相，则一致，在全部单元一致的情况下不导通电流，在匹配线中不产生电位变动。相反，如果输入数据与存储数据为同相，则不一致，即使在仅为1位不一致的情况下也会导通电流，在匹配线中产生电位变动。
如图1所示，匹配判定电路的输出被发送至地址编码器电路，生成检测到匹配的匹配判定电路的物理地址，并作为“匹配地址输出”来输出。
这样的内容寻址存储器用于网络路由器内的分组数据处理、并行计算机的存储器管理等。
现有的内容寻址存储器技术在数学上能够解释为将输入数据的反相与存储数据之间的汉明距离为0的情况作为一致。
背景技术文献
专利文献
专利文献1：日本专利第5480986号
专利文献2：日本专利第5893465号
专利文献3：日本专利第5800422号
专利文献4：日本特表2019-517138
专利文献5：日本特表2014-504401
专利文献6：日本特开2020-017281
专利文献7：日本特开2019-185784
非专利文献
非专利文献1：K.Pagiamtzis and A.Sheikholeslami，“Content-addressablememory(CAM)circuits and architectures:A tutorial and survey,”IEEEJ.Solid-State Circuits,vol.41,no.3,Mar.2006,pp.712727.
非专利文献2：望月彰子、大森隆司、“PATON：表达上下文依赖性的动态神经网络模型”、日本神经网络学会论文杂志、Vol.3,No.3(1996),81-89
发明内容
发明要解决的问题
在手写文字识别之类的识别应用中，在汉明距离为0时往往无法找到一致，在这种情况下，容许一些不一致，要求判定可视为“在一定程度以上一致”的字并检测对照的字。
通过使用改变了“忽略(Don’t Care)”的设定的多个行(字)，即使由现有的三态内容寻址存储器(Ternary CAM)也能够检测“部分一致”，但需要多个行(字)，在成本上不占优势。
视为“在一定程度上一致”并进行判定和检测的需求在构成模仿神经元的运算的神经网络电路时也会存在。
在神经网络电路中，存在如下问题：一般将输入数据和对照数据一起视为多维向量，根据两个向量间的内积来计量一致度，但内积的最大值不是固定值，可能会针对每个对照数据而不同，因此，通过现有型的三态内容寻址存储器(Ternary CAM)无法应对。
在现有技术中，在针对每个内容寻址单元将输入数据与存储数据之间视为“不一致”的情况下，向匹配线导通电流，但若内容寻址存储器中登记的数据变大，则至少在字单位中，“不一致”的情况与“一致”的情况相比占绝大多数，因此在电力消耗方面存在问题。
另外，在使用上述神经网络电路的手写文字识别之类的应用中，若即使作为个别的位其字长也变长，则与值为0的位数相比，具有值为1的位数减少的倾向。
因此，要求一种不在“不一致”时而在“一致”时进行内容寻址存储器单元与匹配线之间的电流的导通，且不需要多个行(字)就能检测“一定程度上一致”的架构。
与从存储在集成电路上、存储装置内的大量的存储数据中“找出与输入数据一致的存储数据的处理”被称为“检索”相比，有时将“找出与输入数据在一定程度上一致的存储数据的处理”称为“模糊检索”。
本发明即为这样的“实现模糊检索的电路架构”，并涉及一种使用该电路架构根据外部信息判别存储在内部的信息中的哪一个是最佳内容或者最佳响应程序，并根据该判别进行响应和动作的数据处理电路。
解决问题的手段
在“根据外部信息判别存储在内部的信息中的哪一个是最佳内容、数据或者最佳响应程序”时，需要具体化一种电路构件，该电路构件实现对不一致的“外部信息”与“存储在内部的信息”之间的类似度进行准确测量的功能。
在本发明中，如图6所示，在具有存储数据的存储器单元(10)的矩阵电路的各激活线(90[0]～[m-1])中，作为由单位时间内的脉冲信号数进行加权的输入信号的组输入，由检测线(70[0]～[k-1])对根据存储器单元(10)的数据导通至各激活线的脉冲信号的个数进行合计，通过与检测线相连的感测电路(101)和计数电路(207)进行计数。
在单位时间内，由于通过计数电路(207)计数的脉冲信号的个数近似输入信息(90)与存储器单元(10)的存储数据之间的内积值，因此假定对“类似度”进行测量，将进行这样的动作的电路设为以“一致度判定电路”为基基的主要构成要素。
在“类似度”的判定中，由判定电路(290)对存储在“第二存储电路(200)”中的预期脉冲个数与通过计数电路(207)计数的脉冲个数进行比较，在测量的脉冲个数超过“第二存储电路”的值的情况下，从输出端子(260)输出“表示类似度高的信号”。
并且，如图6所示，以“一致度判定电路”为基础，构成对各个“存储在内部的信息”与“来自外部的输入信号”之间的类似度进行评价和检索的“模糊检索电路”。由于“表示类似度高的信号”一般被认为若类似度高，则更早地从输出端子(260)输出“表示类似度高的信号”，因此将最早输出“表示类似度高的信号”的“一致度判定电路”视为“最一致”。
进而，以“模糊检索”的功能为基础，通过将“模糊检索电路”作为基本电路而构成的电路，构成“根据外部信息判别存储在内部的信息中的哪一个是最佳内容或者最佳响应程序，根据其结果启动子程序进行响应的自主响应电路。
图25示出本发明的“自主响应电路(801)”的基本结构。“自主响应电路”通过在通常的“数据处理电路(725)”中添加“模糊检索电路(701)”、“存储器电路(735)”和“数据压缩电路(745、755)”，而“针对来自外部信息的输入信息，判别存储在内部的信息中的哪一个是最佳内容或者最佳响应程序，根据其结果启动并响应程序。”
发明的效果
本发明是关于发展过程中的“最适于模糊检索的电子电路”的一个突破。“对类似度的定义进行定量化，从所登记的信息中推定与来自外部的输入信息最类似的内容”的技术，是在依赖类似度检索模糊但又可能的信息并概率性地做出正确的判断的处理所必需的技术，对于今后的数据处理硬件的冲击非常大。
在本发明的实施方式的图中出现的“第一存储电路”对当前认识的各种情况进行分类，通过向该存储器单元阵列发送作为来自外部的输入信号的“激活信号”，从登记数据中的最类似的数据中，按照类似度从高到低的顺序进行“激发”。基于该“激发”模式，启动响应程序。
能够期待将该技术应用于接近人类大脑的、自主地识别状况并进行响应动作的装置。
附图说明
图1是现有的内容寻址存储器单元的示例。
图2是现有的内容寻址存储器电路。
图3是现有的内容寻址存储器的字电路。
图4是读取电路的结构例。
图5是本发明的第一实施方式的图。
图6是本发明的第二实施方式的图。
图7是本发明的第三实施方式的图。
图8是本发明的第四实施方式的图。
图9是本发明的第五实施方式的图。
图10是本发明的第六实施方式的图。
图11是本发明的第七实施方式的图。
图12是本发明的第八实施方式的图。
图13是本发明的第九实施方式的图。
图14是本发明的第十实施方式的图。
图15是本发明的第十一实施方式的图。
图16是使用移位寄存器电路的计数电路的结构例。
图17是移位寄存器和判定电路的结构例。
图18是第二存储电路的结构例。
图19是使用计数器电路的计数电路的结构例。
图20是计数器电路的结构例。
图21是使用计数器电路时的判定阈值存储电路的结构例。
图22是进行时间序列的信息输出的模糊检索电路的概念图。
图23是模糊检索电路产生时间序列信号的说明图1。
图24是模糊检索电路产生时间序列信号的说明图2。
图25是本发明的第十二实施方式的图。
图26是本发明的第十三实施方式的图。
图27是复杂模糊检索电路的抽象化模型。
图28是本发明的第十四实施方式的图。
图29是模糊检索电路和维护总线的连接。
图30是本发明的第十五实施方式的图。
符号简单说明
1：一致度判定电路#1
2：一致度判定电路#2
3：一致度判定电路#3
4：一致度判定电路#4
5：一致度判定电路#5
6：一致度判定电路#6
11：模糊检索电路#1
12：模糊检索电路#2
13：模糊检索电路#3
14：模糊检索电路#4
15：模糊检索电路#5
16：模糊检索电路#6
17：模糊检索电路#7
10：内容寻址存储器单元
20：存储器单元
30：交叉点单元
40：第一存储电路
42：第五存储电路
45：第三存储电路
46：输出数据存储电路
47：第四存储电路
48：第四存储电路的字线选择电路
49：第四存储电路的读取电路
50：检测单位电路
55：单位的存储电路
61：第一检测线
62：第二检测线
70：检测线
71：第二检测线
80：输入线
81：第二输入线
85：送往激活线驱动电路的来自外部的激活信号
86：送往激活线信号生成电路的激活脉冲个数信息
87：送往激活信号控制电路的激活控制信号
90：激活信号输入线
91：第二激活信号输入线
99：判定结果输出
101：检测线电流读取电路
102：第二检测线电流读取电路
111：第一阈值信息产生器
112：阈值偏压1
113：第三阈值信息产生器
114：阈值偏压3
115：偏置电压
116：定时器电路
117：第四控制电路
118：第三控制电路
119：第二控制电路
120：第一控制电路
151：顺序选择指示信号
152：顺序选择控制信号
153：来自外部的控制信号输入
155：激活线驱动电路
156：激活线信号生成电路
157：激活条数控制电路
158：激活条数控制电路B
200：第二存储电路
201：计数输入
202：移位寄存器
203：移位寄存器控制电路
204：移位寄存器的单元电路
206：第二计数电路
207：计数电路
208：计数电路前级
209：计数电路后级
210：第二读写信号(D2)
211：第二存储电路的IO电路
212：针对第二存储电路的IO电路的控制输入260：判定结果输出
270：输出数据存储电路的输出
288：读取控制信号
289：写入控制信号
290：判定电路
291：在奇数周正向移位(Shift-Forward at Odd Cycle)
292：在偶数周正向移位(Shift-Forward at Even Cycle)
293：在奇数周反向移位(Shift-Reversely at Odd Cycle)
294：在偶数周反向移位(Shift-Reversely at Even Cycle)
305：阈值信息存储访问-全局(Threshold Information Memory Access Global)
306：移位寄存器访问-全局(Shift Register Access Global)
307：重置内容-全局(Reset Content Global)
308：将阈值信息存储写入移位寄存器-全局(Write TIM to SR Global)
309：将移位寄存器写入阈值信息存储-全局(Write SR To TIM Global)
404：读写&重置控制电路(Read Write&Reset)
405：将阈值信息存储写入移位寄存器-本地(Write TIM to SR Local)
407：重置内容-本地(Reset Content Local)
408：移位寄存器访问-本地(Shift Register Access Local)
409：阈值信息存储访问-本地(Threshold Information Memory Access Local)
506：将移位寄存器写入阈值信息存储-本地(Write SR To TIM Local)
510：综合闪光灯信号
521：第四存储电路的控制信号
522：第四写入信号
523：第四读取信号
530：激发单元
531：垂直方向检测线
532：垂直方向检测线读取电路
533：综合激发信号
534：垂直方向输出检测电路
535：脉冲产生电路
540：计数器控制电路
543：判定电路B
560：计数器电路
570：第二存储电路的读写电路
571：第四存储的输入输出IO电路
572：来自第四存储电路外部的控制信号
573：来自第四存储电路的外部的写入信号
574：送往第四存储电路的外部的读取信号
575：第四存储电路
580：模糊检索电路#8的输出
581：第二写入信号
582：第二读取信号
585：Flag输出信号
590：地址输出
591：地址编码器电路
592：地址编码器单元电路
593：地址输出电路
598：正向移位
599：反向移位
604：Read Write&Reset控制电路B
610：计数器方式下的第二存储电路
690：字内周边电路
701：模糊检索电路A
702：模糊检索电路B
703：模糊检索电路C
704：合成电路
710：输入信号转换电路的输入数据
715：输入信号转换电路
720：输入信号
725：数据处理电路
735：存储器电路A
736：存储器电路B
737：存储器电路C
738：存储器电路B的输出
739：存储器电路C的输出
740：数据处理电路(725)的输出数据
745：第一数据压缩电路
750：数据处理电路(725)的Status信号输出
755：第二数据压缩电路
760：响应输出
765：存储器电路A的输出
770：差分对应控制信号
775：输入信号转换电路(715)的输出
780：响应信号2
785：控制信号
795：模糊检索电路B的输出
801：自主响应电路#1
802：自主响应电路#2
803：自主响应电路#3
811：地址信号
812：字选择电路
813：空白控制位
821：读写信号[系统A]
822：读写信号[系统B]
826：读写电路[系统A]
827：读写电路[系统B]
831：读写信号[系统FB]
836：读写电路[系统FB]
841：第四存储电路的读写信号
851：地址线
852：控制信号线
853：数据总线
861：模糊检索输入信号[系统A]
862：模糊检索输入信号[系统B]
863：模糊检索结果响应输出总线
871：CPU
872：备份存储器
873：数据处理电路
880：模糊检索电路的扩展:880
881：CPU、备份存储器、合成电路、IO电路
882：寄存器
883：FIFO
888：模糊检索电路+第四存储电路
891：模糊检索总线
892：维护总线
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
在说明内容中，关于构成电路要素，只要篇幅允许，就在构成电路要素的名称末尾所附的括号()中或夹着冒号“：”处标注由数字表示的附图标记。该附图标记的数字在说明内容中与附图中对应。
在具有强调存在多个的构成电路要素的情况下，基本上，对构成电路要素的名称或表示构成电路要素的附图标记的数字处标注由括号〔〕括起来的字母数字的数量或数学式，并作为通过它们表示构成电路要素的个数或条数的附注(サヒックス)。
另外，为了避免产生构成电路要素的名称与说明内容的边界不明的问题，说明内容中的构成电路要素的名称尽量用引号“”括起来使用。
但是，在将构成要素的个数一般化进行表达时附图过于繁杂的情况下，限定存在的构成要素的个数，例如，假定为三个并在附图中进行图示，在说明书中也对其进行说明。在明确构成电路要素的个数、条数为多个的情况下，省略通过用括号〔〕括起来的字母数字的数量、数学式等来标注构成电路要素的个数、条数。
在与存储电路相关的说明中，对于与独立于本发明的、以往已知的读取电路、写入电路、电源电路等相关的电路块或与之相伴的信号线，省略记载、表达和说明。因此，在许多说明中，对于内容寻址存储器单元、存储器单元所连接的位线、字线，也不会进行描述。关于这些电路、布线的结构、功能，在应用了本发明的情况下，也以应用通常已知的内容寻址存储器、存储器的现有技术的典型、变形为前提。
反之，通过在以往已知的存储器电路中附加本发明的实施方式的存储器矩阵以外的电路，就会对现有的存储器电路附加“一致度判定”、“模糊检索”的功能。
在说明内容和说明图中，经常使用尚未确立适当术语的“模糊检索”这一表达，这是指将输入数据作为输入信号输入，并从所存储的数据中“寻找与以某定义为基础的距离较小的存储数据”，表达了寻找与日常用语所说的“一致度高”或“类似度高”相当的对象。
在与内容寻址存储器电路相关的技术中，多使用“检索”、“搜索”、“Search”，但它们是表示“严格一致”的术语，与本发明中的“模糊一致”的含义不同。
在处理数字信号的情况下，关于存储电路的存储值、信号线的电平，有时使用值1、值0、High Level、Low Level的表达，但在它们之间存在信号的极性和数字信号的电位电平的差异，值1未必表示High Level。
在没有明确说明的情况下，极性不同的变形例也总是包含在实施例中的技术。
对于内容寻址存储器单元、存储器单元、读出放大器、存储电路、写入电路、读取电路、控制电路等构成电路内部的形态、配置形态不同的变形例，也表达为相同的实施例。
另外，在说明内容、说明图中，“信号”和“数据”有时会在物理层信息和逻辑层信息这样的含义上具有差异，但基本上以相同的含义使用。
在本发明的任一实施方式中，所使用的“存储器单元(10)”是“具有根据存储在内部的数据进行向检测线或位线导通电流或不导通电流的控制的功能的存储器单元”，但这样的功能对于公知的存储器单元一般是共用的，本发明不选择存储器单元的形式、方式。
在本发明的任一实施方式中，将存储电路表达2进制数的电路的单位称为“单位的存储电路(55)”。“单位的存储电路(55)”由一个或多个存储器单元(10)构成。“单位的存储电路(55)”中的各个存储器单元(10)共用一条“激活信号输入线(90)”，并将针对来自该“激活信号输入线(90)”的信号而产生的导通电流分别传输至不同的检测线(70)。
在本发明的任一实施方式的说明图中，通过使用任一使用了存储器单元技术的实施例，来代表其他的异形。
在对本发明的实施方式进行说明时，针对一致度判定电路、模糊检索电路、自主响应电路的输入信号经常成为“施加的脉冲信号的时间序列分别作为数据具有一定的含义的信号列”。
例如，在m条“激活信号输入线”的组即“90[0：m-1]”中传输的数据基本上具有时间序列上的含义，在某时间(t＝t0)的瞬间的信号值仅为数据，不具有作为数据的含义。
具有作为数据的含义的是经过规定的时间的过程中的脉冲信号的如下那样的参数。
·每个“规定的时间”的脉冲信号的密度
·脉冲信号的密度”从疏到密”切换的定时
·脉冲信号的密度”从密到疏”切换的定时
通过这三种信息来表达某个定时下的数值。
若作为观察期间的“规定的时间”过短，则无法测量脉冲信号的密度，因此也无法理解脉冲信号的密度变化的定时。另一方面，若作为观察期间的“规定的时间”过长，则有可能使脉冲信号的密度平均化。
“规定的时间”能够依赖于“脉冲信号的宽度”，但“规定的时间”和“脉冲信号的宽度”也都是依赖于用途的参数。
以下，将适当的“规定的时间”称为“单位时间”。
关于“脉冲信号的宽度”，要求其为难以与来自其他信号线的“脉冲信号”叠加的“宽度”，但也很大程度上依赖于安装电路的制造技术，因此没有特别定义。
实施例
本发明的第一实施方式的一致度判定电路#1
以下，参照图5和图6，对本发明的“第一实施方式”的“一致度判定电路#1”和本发明的“第二实施方式”的“一致度判定电路#2”进行说明。
图5A是概念性地示出一致度判定电路#1的结构的框图。
在图5B中，仅图示了这些一致度判定电路的输入输出。
图6是概念性地示出一致度判定电路#2的结构的框图。
对于本发明的第一实施方式的“一致度判定电路#1”，由于存在第二实施方式的“一致度判定电路#2”的存储器单元矩阵的行数(m)为1行、“预先设定的加权系数”的值为“1”的特殊情况，因此，首先，下面将对图6的“第二实施方式的一致度判定电路#2”进行说明。
一致度判定电路#2包括由存储器单元矩阵构成的第一存储电路(40)、计数电路(207)、第二存储电路(200)和判定电路(290)。
对相对于第一存储电路(40)、第二存储电路(200)的读取、写入进行控制的电路、此时使用的位线、字线具有通常已知的结构，因此在本图中，为避免附图变得复杂而没有描述。反之，通过在以往已知的存储器电路中附加本发明的实施方式的存储器矩阵以外的电路，就会对存储器电路附加“一致度判定”、“模糊检索”的功能。
施加到一致度判定电路#2的“激活信号输入线(90)”的输入信号为，施加到各“激活信号输入线(90)”的脉冲信号的时间序列分别作为数据具有一定的含义的信号列。即，在m条“激活信号输入线”的组即“90[0：m-1]”中传输的数据基本上具有时间序列上的含义，在某时间(t＝t0)的瞬间的信号值不具有作为数据的含义，在经过单位时间的过程中具有脉冲信号的时间序列。
·每个“单位时间”的脉冲信号的密度
·脉冲信号的密度”从疏到密”切换的定时
·脉冲信号的密度”从密到疏”切换的定时
通过这三种信息来表达某个定时下的数值的信号列。
在一致度判定电路#2中，由第一存储电路(40)对从激活信号输入线(90[0：m-1])的列输入的串行的脉冲信号信息进行转换，由计数电路(207)对作为串行的脉冲信号的组而传输的k行的所述检测线(70[0：k-1])的脉冲信号的个数进行累计，由判定电路(290)依次判定生成的数值是否超过在所述第二存储电路(200)中设定的阈值，并在超过阈值时，输出表示超过的信号。
在“由存储电路(40)进行的转换”中，产生与输入的激活信号(90[0：m-1])与“存储电路(40)的存储器单元的存储值”的累计值相当的导通电流脉冲，可以说检测线(70)对在“单位时间”内产生各激活信号输入线(90[0：m-1])产生的脉冲信号数求和。
准确地说，各激活信号输入线(90[0：m-1])产生的脉冲信号有可能叠加，脉冲信号数有可能变少，但至少与脉冲信号数的求和值近似。
这样的与基于累计和求和(积和)的矩阵运算相似的转换是“由存储电路(40)进行的转换”。
在“判定电路(290)”判定为其积和值超过了“第二存储电路(200)的存储值”的情况下，从输出端子(260)输出“表示类似度高的信号”。该动作是与“一致度判定电路”的一致度判定相关的最基本的动作。
一致度判定回路#1的动作
接着，参照图5A，更详细地对一致度判定电路#1的动作进行说明。
共用检测线(70)的m个存储器单元(10)构成检测单位电路(50)，接收从m条“激活信号输入线(90)”输入的激活信号。激活信号是脉冲信号，基本上不使脉冲的上升/下降的定时彼此同步。
另外，在“激活信号输入线(90)”中传输的脉冲信号传递表示在作为较短的时间间隔的“单位时间”内传输的脉冲个数的信息。
例如，如果“单位时间”内传输的脉冲个数为三个，则表示数值“3”，如果“单位时间”内传输的脉冲个数为七个，则表示数值“7”，等等。
“m个存储器单元(10)”分别根据存储器单元内的存储值和在“激活信号输入线(90)”中传输的脉冲信号，向“检测线(70)”导通电流脉冲。
例如，在存储器单元内的存储值为“值1”时，若从“激活信号输入线(90)”传输脉冲信号，则向“检测线(70)”导通电流脉冲，但在存储器单元内的存储值为“值0”时，即使从“激活信号输入线(90)”传输脉冲信号，也不向“检测线(70)”导通电流脉冲。
因此，在一致度判定电路#1中，“检测单位电路(50)”最大地将从m条“激活信号输入线(90)”各自传输的导通电流脉冲个数合计后的个数的脉冲电流向“检测线(70)”导通，并经由“检测线电流读取电路(101)”传输至“计数电路(207)”。
为了使在检测线(70)中产生的电流脉冲的个数与从各输入线(90)传输的脉冲个数相等，使各“激活信号输入线(90)”传输的脉冲不叠加是有效的。
为了对在检测线(70)中产生的脉冲状的导通电流的个数进行计数，一般情况下，由感测电路(101)将脉冲状的导通电流变化转换为“构成时间序列的数字脉冲信号”，以使在成为阈值(112)所定义的电流以上的电流值的情况下成为值1、在成为阈值(112)所定义的电流以下的电流值的情况下成为值0，且由下一级的计数电路对该数字脉冲信号的个数进行计数。
但是，感测电路(101)、阈值(112)的供给依赖于电路规模、存储器单元的方式选择而成为必要，在本发明中不一定是必须的。
由于数字脉冲信号的个数是以“单位时间”计数的，因此计数出的个数为有限值。
一般的存储器单元在读取时被字线激活，向位线导通电流，因此该假定非常普遍，也可以假定为SRAM、DRAM等易失性存储器、EPROM、EEPROM、MASK-ROM等非易失性存储器、以及有时被称为新材料存储器的FeRAM、ReRAM、PCM、MRAM等多种存储器。
在这些存储器单元的情况下，图5A中的“激活信号输入线(90)”一般被称为字线。另外，图5A中的检测线(70)一般被称为位线。
通常，在多种存储器的电路图中，将字线示出为沿水平方向延伸的线，将位线示出为沿垂直方向延伸的线，因此请注意，示出本发明的实施方式的各图中的电路表达为通常的存储器的电路图或向左旋转90度的电路图。
作为本发明的实施方式，可以使用如图5A所示的用于Binary内容寻址存储器的存储器单元和用于Ternary内容寻址存储器的Half单元。在使用用于内容寻址存储器的存储器单元的情况下，图5A中的“激活信号输入线(90)”相当于在检索时传输构成检索关键字的一部分的信号的Search Line，“检测线(70)”相当于Match Line。
示出本发明的实施方式的各图中的电路表达具有与用于通常的内容寻址存储器的存储器单元的电路图相同的纵横配置，并没有向左旋转90度。
类似度的计数
以下，更详细地对本发明的“类似度的计数”的概念进行说明。
在对向第i个存储器单元(10[i])供给的“激活信号输入线(90[i])”在单位时间内施加S(i)个脉冲信号的情况下，存储器单元(10[i])根据存储在内部的数据，进行向检测线(70)导通电流或不导通电流的控制。
将不失一般性地向检测线(70)导通电流的存储器单元(10[i])的存储值称为“值1”，将不导通电流的存储值称为“值0”。若将存储值的名称设为相反，则说明内容稍变复杂，因此通过这样的设定进行说明。
因此，在存储器单元(10[i])的存储值为“值1”且对“激活信号输入线(90[i])”在单位时间内施加S(i)个脉冲信号的情况下，存储器单元(10[i])可能以脉冲状向检测线(70)最大地导通S(i)个电流。
在存储器单元(10[i])导通的定时下其他存储器单元(10)不导通电流的情况下，存储器单元(10[i])导通的电流脉冲的个数最大。在“激活信号输入线(90)”各自传输的脉冲信号不叠加的情况下，存储器单元(10[i])向检测线(70)导通与输入的脉冲的个数相同数量的电流脉冲。
另一方面，在存储器单元(10[i])的存储值为“值0”的情况下，存储器单元(10[i])向检测线(70)导通的电流脉冲信号的个数为0。
因此，若在单位时间内第i个存储器单元(10[i])向检测线(70)导通的电流脉冲信号的个数为“D”，则成为
D≤S(i)×(存储器单元的存储值)。
该计算对于与检测线(70)相连的全部存储器单元都成立。
即，若将向检测线(70)导通的电流脉冲信号的总个数设为“D[0]”，则“D[0]”能够使用“激活信号输入线(90[i])在单位时间内传输的脉冲信号的个数{S[i]}，
表达为D[0]≤∑{S[i]×{与检测线(70)相连的存储器单元的数据值}}。
(注：Σ为i＝0～(m-1)的求和)
在“激活信号输入线(90[i]，i＝0～(m-1))”所传递的信号脉冲相互不叠加的情况下，等号成立。
在此，若“激活信号输入线(90[i]，i＝0～(m-1))”所传递的信号脉冲上凸、即在激活时成为“值1”、在非激活时成为“值0”，则表达变得容易，因此，今后“激活信号输入线(90[i]，i＝0～(m-1))”所传递的信号脉冲不失一般性地上凸。
即，在使用本发明的架构的电路中，计数电路对以下计算进行近似：将单位时间内的“激活信号输入线(90[i]，i＝0～(m-1))”的时间序列在单位时间内具有的脉冲个数值构成的数值作为分量的向量“S”、与将与检测线(70)相连的存储器单元的数据值作为分量的向量(将该向量设为“M”)之间的内积值进行取值。
在从由作为计数电路(207)的输出值的、“施加到激活信号线(90)的脉冲信号的时间序列”所表达的输入数据与存储在“第一存储电路(40)”中的数据之间所取得的内积值超过“第二存储电路的存储值”时，“判定电路”从输出端子(260)输出“表示类似度高的信号”。
今后，将一致度判定电路从输出端子(260)输出“表达类似度高的信号”称为“激发”。
一致度判定回路#2的动作
以下，参照图6，对本发明的“第二实施方式”的一致度判定电路#2进行说明。
在一致度判定电路#1中，向量“S”的各分量是整数值，但向量“M”的各分量作为2进制数也是1位数的数，只能取“值0”或“值1”这两个值。
在本发明的一致度判定电路#2中，k值为k≥2的整数值，通过由多个存储器单元构成的“单位的存储电路(55)”来表达向量“M”的各分量，存储电路是表达2进制数的电路的单位。“单位的存储电路(55)”中的各个存储器单元(10)共用一条“激活信号输入线(90)”，将响应来自该“激活信号输入线(90)”的信号而产生的导通电流分别传输至不同的检测线(70)。
即，第一存储电路存在“多条检测线[j]；j＝0～(k-1)”，向计数电路传输来自这多条检测线的信号。[权利要求1]
若将从这多条检测线在单位时间内检测出的脉冲个数设为“D[j]”，
则D[j]≤∑{S[i]×{与检测线[j]相连的存储器单元的数据值}}。
(注：Σ为i＝0～(m-1)的求和)
若由计数电路将D[j]乘以“2的j次方；2j”来进行积和计算，则计数电路的输出“P”为，
P≤{∑{S[i]×{(与检测线[j]相连的存储器单元的数据值}×(2j)}}}。(注：Σ为i＝0～(m-1)与j＝0～(k-1)的双重求和)
“2的j次方；2j”相当于权利要求2中的“预先设定的加权系数”，但本发明并不否定选择“2的j次方；2j”以外的计数。
然而，通过将“2的j次方；2j”的系数乘以向量“M”的各分量，“单位的存储电路(55)”表达2进制数，因此，使用通常的数字计算的构架很方便。
如上所述，图6所示的本发明的“一致度判定电路#2”的计数电路具有对表示“脉冲形的输入信号组的时间序列”能够表示的向量数据与该存储器单元阵列所存储的向量数据之间的内积值的信号进行计数并输出的功能和能力。
判定电路的动作
在“一致度判定电路#1”和“一致度判定电路#2”中，计数电路(207)的输出都通过判定电路(290)与存储在第二存储电路(200)中的数值进行比较。
通过在第二存储电路中预先存储单位时间内的预期内积值，来自判定电路的输出成为表示作为计数电路的输出值的内积值是否为预期以上的信号。
在本发明的说明内容中，在“作为计数电路的输出值的内积值为存储在第二存储电路中的预期以上的值”的情况下，对不失一般性地输出“值1”进行说明。
另外，将“一致度判定电路#1或#2”输出“值1”的状态称为“激发”。
即，本发明的“一致度判定电路#1”和“一致度判定电路#2”的“计数电路”将内积计算作为距离，计算“脉冲形的输入信号组的时间序列”能够表示的向量数据与该存储器单元阵列所存储的向量数据之间的距离，“判定电路”判定计算出的距离是否为存储在“第二存储电路”中的数值以上，在为“以上”的情况下，输出表示“激发”的信号。
将表示距离的内积值视为“类似度”。因此，“一致度判定电路”在接收到“类似度”高至存储在“第二存储电路”中的数值以上的输入数据时，进行激发。
本发明的第三实施方式的一致度判定电路#3
图7是示意性地示出本发明的第三实施方式的“模糊检索电路#3”的框图。
在本实施方式中，作为第一存储电路的存储器单元，使用了Flash EEPROM，但作为本实施方式的存储器单元，只要是包含DRAM、SRAM的“具有通过字线的选择从位线导通电流的功能的存储器单元”，也可以是其他存储器单元。
在本实施方式中，“激活信号输入线(90)”相当于Flash EEPROM存储器单元的“字线”，“检测线[70]”为“位线”。
“字线”与存储器单元(在本实施例中为Flash EEPROM)的栅极端子连接，“位线”与存储器单元的漏极端子连接。[权利要求3]
对相对于Flash EEPROM的存储器单元的读取、写入进行控制的电路、此时使用的位线、字线是通常已知的技术，因此在本图中，为避免变得复杂而没有描述。
本发明的第四实施方式的一致度判定电路#4
图8是示意性地示出本发明的第四实施方式的“一致度判定回路#4”的框图。
所述输出数据存储电路接收“一致度判定电路#4”和所述判定电路输出的表示所述超过的信号(260)，并依次输出所述输出数据存储电路的存储数据。[权利要求4]
本发明的第五实施方式的模糊检索电路#1
图9是示意性地示出本发明的第五实施方式的“模糊检索电路#1”的框图。
模糊检索电路#1(11)具有n组一致度判定电路#1、一致度判定电路#2或一致度判定电路#3中的任一个一致度判定电路，进而，具备作为共用电路的“激活线驱动电路(155)”、“第一阈值产生电路(111)”、“第一控制电路(120)”和“第二存储电路的读写电路(570)”。[权利要求4]
图9中的一致度判定电路(9)是指一致度判定电路#1、一致度判定电路#2或一致度判定电路#3。
从外部输入的“激活线驱动电路155”以“输入信号80”为基础产生“激活信号输入线90”的信号，并将其作为输入信号发送至各一致度判定电路。
“第一阈值产生电路(111)”设定各一致度判定电路的“检测线电流读取电路(101)”的阈值(112)。
“第二存储电路的读写电路(570)”接收“第一控制电路(120)”的信号，并进行各一致度判定电路的“第二存储电路(200)”的数据的读取、写入。
“第一控制电路(120)”还控制“计数电路(207)”的计数动作。另外，控制“计数电路(207)”、“第二存储电路(200)”、“第二存储电路的读写电路(570)”，设定并控制模糊检索电路#1(11)整体的动作模式。
另外，图9所示的一致度判定电路的内部的框图是一致度判定电路#2的框图。
另外，在图9中，对相对于“第一存储电路40”的读取、写入进行控制的电路、此时使用的位线、字线，为避免附图变得复杂而没有描述。对相对于“第一存储电路(40)”的读取、写入进行控制的电路、此时使用的位线、字线具有通常已知的结构，也不是本发明的本质。
各一致度判定电路通过接收共用的“激活信号输入线(90[i]，i＝0～(m-1))”的信号，在计数为接收到“类似度”高至存储在各“第二存储电路”的数值以上的输入数据时进行激发，并向“判定结果输出(260)”输出“表示类似度高的信号”。
由于从“激活信号输入线(90[i]，i＝0～(m-1))”输入的信号将该信号的“单位时间内的脉冲个数值”作为数据发送，因此，针对每个“一致度判定电路”，根据该“第一存储电路”的数据与“第二存储电路”的数据的差异，表示“类似度”的“内积值”不同，出现更快增加来进行激发的电路和缓慢增加来进行激发的电路的差异。
根据该激发定时的差异，“判定结果输出(260[0]～260[n-1])”示出在这些信号组整体中，哪个电路是“模糊检索电路”中的类似度最高的“一致度判定电路”。
[权利要求5]
设定模式(用于第二存储电路的值的设定)
一致度判定电路和模糊检索电路至少具有由以来自外部的控制信号输入(153)为基础进行动作的第一控制电路(120)控制的“设定模式”、“测量模式”和“维护模式”。在“维护模式”下，进行第一存储电路(40)、第二存储电路(200)和激发单元(530)所存储的数据的读取或写入动作。
在“设定模式”和“测量模式”的动作模式下，“计数电路(207)”和“第二存储电路(200)”的动作不同。[权利要求13]
“设定模式”是在“第二存储电路(200)”的存储电路中设定数据的动作，设定方法中至少包括两种方法。在第一方法中，通过“第一控制电路(120)”的控制将从外部提供的“第二读写信号(210)”的数据写入“第二存储电路(200)”。在写入时，写入数据经过“第二存储电路的读写电路(570)”。
即，控制电路(120)选择任一个一致度判定电路的计数电路(207)和第二存储电路(200)，通过将控制信号发送至其中的第二存储电路(200)和计数电路(207)、以及第二存储电路的读写电路(570)，将来自“第二读写信号(210)”的输入数据写入“第二存储电路(200)”，另外，通过发送其他控制信号，将“第二存储电路(200)”的存储数据输出至“第二读写信号(210)”的端子。
在第二方法的设定模式下，假定以下的动作流程。
在第一阶段，从外部向第一存储电路(40)的输入线以不依次叠加的定时施加脉冲信号。
在第二阶段，作为第一阶段的结果，通过计数电路(207)对在检测线中产生的电流脉冲或电压脉冲进行计数。
在第三阶段，将计数结果写入第二存储电路(200)。
上述第一至第三阶段并不意味着流水线动作那样的切分状态，“阶段”这一表达仅表达动作流程。
通过上述动作流程，将基于第一存储电路(40)的存储器单元(10)中的“值1”的单元数进行计数的计数结果存储在“第二存储电路(200)”中。该计数结果是m条激活信号线(90)分别被激活一次时所计数的计数值，是与存储“值1”的检测线(70)相连的存储器单元(10)的个数。
测量模式
在测量模式下，利用“测量电路(207)”对施加到“激活信号输入线(90)”的脉冲信号进行计数，由“判定电路(290)”对基于该数值生成的值与存储在“第二存储器电路(200)”中的值随时进行比较，并输出判定结果，
“判定电路(290)”也可以使用“第二存储电路(200)”的值本身、或基于该值生成的数值作为阈值来进行判定。
计数电路的结构
图16是示出作为本发明的一致度判定电路的主要构成电路的“计数电路(207)”的内部结构、以及其与连接至计数电路的其他电路之间的连接关系的框图。
在图16中，假定表示构成第一存储电路(40)的检测单位电路(50)、检测线(70)、检测线电流读取电路(101)的个数的“k值”为“3”。
另外，与权利要求2的“针对每条检测线预先设定的加权系数”相当的值相对于检测线(70[0])为“1”、相对于检测线(70[1])为“2”、相对于检测线(70[2])为“4”。
计数电路(207)由计数电路前级电路(208)和除此以外的计数电路后级电路构成，计数电路前级电路(208)具有如下功能：
[1]接收读取在检测线中传输的脉冲信号的“检测线电流读取电路(101)的输出(70[0]、70[1]、70[2])，
[2]利用计数器电路(508、509、511)对从这些信号传输的脉冲数进行计数，分别转换为3位数、2位数、1位数的2进制数，
[3]将根据从70[0]生成的2进制数的高位2位数、从70[1]生成的2进制数的2位数、从70[2]生成的2进制数的1位数的数值保存在由五个Flip-Flop(512、513、514、515、516)构成的寄存器中，
[4]进而，由Adder电路(517、518、519)对保存在寄存器中的数值求和，存储在下一个寄存器(527、528、529)中，将“成为进位的最高位的位数的值”作为1位的信号施加到移位寄存器电路(202)，
[5]每当输入的“成为进位的最高位的位数的值”被切换、被计数的值增加时，移位寄存器电路(202)将内部的寄存器值向高位的一方移位。
在上述第[3]～[4]阶段中，对于利用计数器电路(508、509、511)计数的3位数、2位数、1位数的2进制数，对从70[2]传输的脉冲数与从70[1]传输的脉冲数的第2位的值求和，并对从70[1]传输的脉冲数与从70[0]传输的脉冲数的第2位和第3位的值求和。
由此，在上述计数电路前级电路(208)中，将以来自70[2]的信号为基础进行计数的脉冲数与系数4相乘，以来自70[1]的信号为基础进行计数的脉冲数与系数2相乘，以来自70[0]的信号为基础进行计数的脉冲数与系数1相乘，取它们的总和。[权利要求2]
另外，在上述第[4]的最终阶段，将“成为进位的最高位的位数的值”作为1位的信号施加到移位寄存器电路(202)，但由此，舍去了除计数电路前级电路(208)的最高位以外的位数的数值。
由此，具有减小测量电路后级电路(209)的电路规模的效果。
移位寄存器电路和判定电路的结构
图17和图18是示出作为本发明的一致度判定电路的主要构成电路的、构成“计数电路(207)”的主要电路即“移位寄存器电路(202)”、“判定电路(290)”和“第二存储电路(200)”的内部结构的框图。
从图17的左端输入的“计数输入(201)”为“计数电路前级电路(208)”的输出，
·在正向移位(598)为“值1”、反向移位(599)为“值0”时，将由SRU[0]～SRU[x-1]构成的SRU内的Flip-Flop(FF)的数据从图的左侧向右侧移位，在左端的SRU的FF中出现新的“值1”。
SRU的FF的“值1”例如在由G213和G214构成的Flip-Flop(SRU[0]内的FF)的情况下，处于右侧节点(212)成为High电平，左侧节点(211)成为Low电平的状态。
另外，
·在在正向移位(598)为“值0”、反向移位(599)为“值0”时，将由SRU[0]～SRU[x-1]构成的SRU内的FF的数据从图的右侧向左侧移位，在右端的SRU即SRU[X-1]的FF中设定“值0”。
但是，“移位寄存器电路(202)”中的Flip-Flop(FF)的值有时被写入“第二存储电路(200)”的值。
例如，若将“第二存储电路(200)”重置时的数据值设为“All 0”，则全部的Flip-Flop的右侧节点成为Low电平，因此若该值被写入移位寄存器(202)，则移位寄存器电路内的FF也全部被设定为“值0”。
若将“第二存储电路(200)”重置时的数据值设为“All 0”，将该数据写入“移位寄存器(202)”，则移位寄存器内的FF也全部成为“值0”，在该状态下，若将在正向移位(598)设为“值1”，将反向移位(599)设为“值0”，并开始“计数输入(201)”的触发，则在SRU[0]～SRU[x-1]的FF中，在左对齐时，仅计数的个数排列为“值1”，“值0”排列在其右侧。
即，“移位寄存器(202)”被递增，计数值被存储。
判定电路(290)具有由2输入NAND和逆变器构成的延迟电路，但在移位寄存器的与“值1”对应的部分，2输入NAND作为逆变器发挥功能，而在“值1”和“值0”的边界的部分，从来自移位寄存器(202)的2输入NAND接收Low电平的信号，在其他区域接收High电平的信号，因此在“判定结果输出(260)”中出现Low电平。
因此，在将设定模式下计数的脉冲个数存储在图18中的“第二存储电路(200)”中，并将该数据写入移位寄存器的FF列后，若将正向移位(598)设为“值0”，将反向移位(599)设为“值1”，并开始“计数输入(201)”的触发，则在以写入至第二存储电路(200)的次数反复进行触发时，移位寄存器(202)的FF全部返回“值0”，在“判定结果输出(260)”中出现High电平。[权利要求14]
该状态被视为“激发”，是将“类似度成为在第二存储电路中设定的值”的信息报告给外部的信号。
基于计数器电路的测量电路的结构
图19是使用计数器电路构成作为本发明的一致度判定电路的主要构成电路的“计数电路(207)”的计数电路后级电路的实施例。
图16中的“使用移位寄存器电路的计数电路的结构例”与“计数电路前级电路(208)”相同，但“计数电路后级电路(209)”的构成要素不同，其代替使用图16所示的“计数器电路”和图17所示的“使用计数器电路时的第二存储电路”的结构。
图20是计数器电路的结构例。
以下，参照图20和图21，对设定模式和动作模式下的计数器电路的动作进行说明。
与图16同样地，在此，将表示构成第一存储电路(40)的检测单位电路(50)、检测线(70)、检测线电流读取电路(101)的个数的“k值”设为“3”来进行说明。
在计数器电路中，在Y个计数器单元(CU[0]～CU[Y-1])中，能够表达出作为Y位数的2进制数的最大为“2的(Y)次方”的大的数值，但要将其构成为能够进行递增计数和递减计数，元件数会增加，因此有利有弊。
在设定模式下，首先，从“控制电路(120)”发送“重置控制信号(307)”，将重置值写入“第二存储电路(610)”。
在重置值为All-0(2进制数，0000··0)或All-1(2进制数，1111…1)的情况下，动作变得简单，基本上可以是任意数值。为了简化说明，在以下的说明中，将重置值设为All-0(2进制数，0000···0)。
接着，从“控制电路(120)”将“写入信号(308)”发送至“用于计数器电路的第二存储电路(610)”，并将第二存储电路(610)的各单元(TIMBU[0]～TIMBU[Y-1])的值写入各计数器电路(CU[0]～CU[Y-1])内的Flip-Flop(FF)。
因此，计数器电路(CU[0]～CU[Y-1])内的FF也成为All-0(2进制数，0000···0)。
接着，依次向“激活信号输入线(90)”一条一条地以脉冲不叠加的方式施加脉冲信号，同时，从“控制电路(120)”将“Shift Foward”信号发送至“计数器电路(560)”。
通过“计数电路前级电路(208)”的处理，将以来自70[2]的信号为基础进行计数的脉冲数与系数4相乘，以来自70[1]的信号为基础进行计数的脉冲数与系数2相乘，以来自70[0]的信号为基础进行计数的脉冲数与系数1相乘，取它们的总和，但在“计数电路前级电路(208)”的处理的最终阶段，仅将作为1位的信号(524)的“进位的最高位的位数的值”作为针对计数器电路(560)的输入信号即计数输入(201)。因此，舍去了除在“计数电路前级电路(208)”中生成的4位数的2进制数的最高位以外的位数的数值。
在“计数器电路(560)”中，从“控制电路(120)”发送“Shift-Foward(598)”信号，因此每当向计数输入(201)施加脉冲信号时，进行递增计数。
针对全部“激活信号输入线(90)”的顺序选择结束，对来自与该最后的“激活信号输入线(90)”相连的存储器单元的电流脉冲进行计数，当“计数器电路(560)”的计数结束时，接着，从“控制电路(120)”发送将全部“计数器电路(560)”的值写入“第二存储电路(610)”的控制信号(309)，并将“计数器电路(560)”中的全部计数器的值写入“第二存储电路(610)”。
由此，设定模式结束。
测量模式
接着，参照图19和图20，对测量模式的动作进行说明。
在测量模式下，首先，从“控制电路(120)”发送将“第二存储电路(610)”中的Flop-Flop(FF)的值写入对应的“计数器电路(560)”中的Flop-Flop(FF)中的控制信号(309)，并将“第二存储电路(610)”的值写入对应的“计数器电路(560)”。
但是，此时，与设定模式不同，从“控制电路(120)”发送的是成为递减计数指示的“Shift Reversely(599)”信号，因此，计数器进入反旋状态。
接着，向“输入线(80)”施加来自外部的输入信号，并通过“激活信号输入线(90)”和“检测线(70)”，将脉冲信号发送至“计数电路前级电路(208)”。在计数器电路中，向计数输入(201)传输脉冲信号，但与设定模式不同，由于计数器反旋，因此数值从第二存储电路(610)写入的值逐渐减小。
若仅为从“第二存储电路(610)”写入的值的个数的脉冲信号从“计数电路前级电路(208)”传输至“计数器电路560”，则计数器电路的值返回初始值的All-0(2进制数，0000···0)。
即，在动作模式下也检测出与在设定模式下检测出的“值1”的个数相同的“值1”。
若计数器电路的值返回初始值的All-0(2进制数，0000···0)，则判定电路(543)将输出从Low电平切换为High电平，并从“判定结果输出端子(260)”输出“从外部输入的激活信号的时间序列所表示的输入数据和表示与第一存储电路的存储数据的类似度高的信号”。
在以上的说明中，在“计数电路前级电路(208)”中，由于忽略了在与系数相乘并求和后的到数字的第三位数为止的数值，因此在设定模式和计数模式下的计数值中，最大可能产生高达“值7”的差异，但该差异被认为是容许范围内的误差。
本发明的第六实施方式的模糊检索电路#2
图10是示意性地示出本发明的第六实施方式的“模糊检索电路#2”的框图。
“模糊检索电路#2”在“模糊检索电路#1”的基础上还具备“垂直方向输出检测电路(534)”和“计时器电路(116)”，所搭载的控制电路从“控制电路(120)”变更为“控制电路(119)”。
对相对于第一存储电路(40)的读取、写入进行控制的电路、此时使用的位线、字线具有通常已知的结构，因此在本图中，为避免附图变得复杂而没有描述。
作为实施例，所搭载的一致度判定电路示出一致度判定电路#2的一个示例，但也可以是一致度判定电路#1、一致度判定电路#3。
基于垂直方向输出检测电路的信号的控制电路的动作
“垂直方向输出检测电路(524)”经由作为一致度判定电路#2的输出的“判定结果输出(260)”各自的“激发单元(530)”连接，在任一个“激发单元(530)”进行激发的情况下，通过“垂直方向检测线(531)”和“垂直方向检测线读取电路(532)”，向“综合激发信号(533)”输出High电平。
输出的“综合激发信号(533)”成为High电平，这表示构成模糊检索电路#2的一致度判定电路中的任一个输出了“表示类似度高的信号”。
在任一“激发单元(530)”均未进行激发的情况下，“综合激发信号(533)”为Low电平。
关于在“综合激发信号(533)”成为表示“激发”的High电平的情况下的基于“控制电路(119)”的控制的计数动作的控制，通过“来自外部的控制信号输入(153)”的设定，如下所示具有多个“设定上的选择项”。
[1]在“控制电路(119)”接收到“综合激发信号(533)”成为表示“激发”的High电平的信号、或从“计时器电路(116)”接收到表示超时的信号时，通过将全部一致度判定电路的“移位寄存器电路(202)”中的FF的存储值改写为“第二存储电路”的存储值，将计数电路的计数值重置，并再次开始“规定的期间”。
[权利要求6]
[2]在“控制电路(119)”接收到“综合激发信号(533)”成为表示“激发”的High电平的信号、或从“计时器电路(116)”接收到表示超时的信号时，指示将全部一致度判定电路的计数值强制减少1步。[权利要求6]
[3]“控制电路(119)”不需要“垂直方向输出检测电路”和“计时器电路”，其根据“来自外部的控制信号输入(153)”的信号，控制“单位时间”。
“来自外部的控制信号输入(153)”的信号可以是多位的信号，也可以是接收其他模糊检索电路的激发信号的信号。[权利要求15]
这是因为“垂直方向输出检测电路(534)”具有一致度判定电路的结构。
“激发单元(530)”是具有与“存储器单元(10)”类型相同的结构的电路，其能够利用根据存储在“激发单元(530)”中的数据而使“非激发”状态强制性地持续，来对特定的一致度判定电路的不使用进行编程。
在本发明的任一个实施方式的图中，均未记载与“激发单元(530)”的读写相关的电路、连接。
“垂直方向检测线读取电路(532)”与检测线读取电路同样，是图4所例示的一般的读出放大器电路。设定该阈值(114)的电路是“第三阈值电路(113)”。
本发明的第七实施方式的模糊检索电路#3
图11是示意性地示出本发明的第七实施方式的“模糊检索电路#3”的框图。
在本实施方式的“模糊检索电路#3”中，“模糊检索电路#2(图9)”的“激活线驱动电路(155)”向“激活线信号生成电路(156)”切换，并向“一致度判定电路(2)”的输出与“激发单元(530)”之间追加“脉冲产生电路(535)”。另外，来自外部的输入信号从“输入信号(80[0]～80[m-1])”向“激活控制信号(85[0]～85[Z-1])”切换，并向“控制电路(118)”追加控制“激活线信号生成电路(156)”的功能。[权利要求12]
对相对于第一存储电路(40)的读取、写入进行控制的电路、此时使用的位线、字线具有通常已知的结构，因此在本图中，为避免变得复杂而没有描述。
在作为伴随这些变更的实施方式的模糊检索电路#3中，没有假定脉冲信号作为来自外部的输入信号，而是通过“激活线信号生成电路(156)”生成提供给“激活线(90[0]～90[m-1])”的脉冲信号。
“脉冲产生电路(535)”由延迟电路和逻辑电路组合而成。
这是通过从延迟前的信号与延迟后的信号之间取得NAND逻辑或NOR逻辑，来构成具有与延迟电路相应的脉冲宽度的脉冲产生电路的公知技术。
“激活线信号生成电路(156)”在生成“激活线信号(80)”时也使用同样的脉冲产生电路。
“激活信号输入线(90)”的信号分别定性地具有：
·每个“单位时间”的脉冲密度信息
·脉冲信号的密度”从疏到密”切换的定时
·脉冲信号的密度”从密到疏”切换的定时
这三种信息。另外，这些信息等价于“从外部输入的激活信号的时间序列所表示的输入数据”。
因此，输入至“激活线信号生成电路(156)”的信号即“激活控制信号(85[0]～85[Z-1])”必须具有“激活信号输入线(90[0]～90[m-1])”所需的全部信息量，一般而言，“激活控制信号(85)”的条数多于“激活信号输入线(90)”的条数。
然而，由于很多信息不是通过串行信号，而是通过并行输入的信号传输的，因此“模糊检索电路#3”的动作与其他实施方式相比具有能够进行高速动作的优点。
本发明的第八实施方式的模糊检索电路#4
图12是示意性地示出本发明的第八实施方式的“模糊检索电路#4”的框图。
图12示意性地示出图16、图17和图18所示的“第二控制电路(119)”与“一致度判定电路(2)”的“测量电路(207)”之间的控制信号线、在“第二存储电路的读写电路”与“一致度判定电路”之间转送数据时所使用的信号线(TIM-GBL)、以及在“一致度判定电路”中的“第二存储电路”与“判定电路”之间转送数据时所使用的信号线(TIM-LBL)的连接关系。
另外，在本实施方式中，使用交叉点型存储器单元作为“第一存储电路40”的存储器单元。
如图12所示，如果是能够进行双向动作的交叉点单元，则具有能够使用“激活信号输入线(90)”作为单元的读取时的位线，使“检测线(70)”作为读取时的字线发挥功能的优点。
“第二控制电路(119)”与“一致度判定电路(2)”的“测量电路(207)”之间的控制信号线如下。
·305控制第二存储电路(200或610)的访问。
·306控制移位寄存器电路(202)或计数器电路(560)的访问。
·307将第二存储电路的存储数据重置。
·308指示将第二存储电路的存储数据写入移位寄存器电路(或计数器电路)。
·309指示将移位寄存器电路(或计数器电路)的数据写入第二存储电路。
·288指示将第二存储电路(200或610)的存储数据读取至“第二存储电路的读写电路(570)”。
·289指示将“第二存储电路的读写电路(570)”的存储数据写入第二存储电路(200或610)。
·598指示对移位寄存器电路(或计数器电路)的数据进行“升序移动或递增计数”。
·599指示对移位寄存器电路(或计数器电路)的数据进行“降序移动或递减计数”。
本发明的第九实施方式的模糊检索电路#5
图13是示意性地示出本发明的第九实施方式的“模糊检索电路#5”的框图。
本实施方式与图11所示的“模糊检索电路#3”相比，除了“第一存储电路(40)”、“第二存储电路(200)”以外，还追加了“第三存储电路(45)”、“到第三存储电路的激活信号线(91)”、“激活线驱动电路2(155[1])”和“检测线(71)”，代替到“检测线电流读取电路(101)”的“第一阈值产生电路(111)”。
另外，由于在构成该“模糊检索电路#5”的一致度检测电路中追加了第三存储电路(45)的存储器矩阵和检测线(71)，因此名称成为“一致度检测电路#5(5)”。由于与“第一存储电路(40)”和“第三存储电路(45)”的存储器单元的读写相关的电路是公知的，因此省略记载。
若向“第三存储电路(45)”的一些激活信号线(90[0]～90[m2-1])施加激活脉冲，则根据第三存储电路(45)的存储器单元的存储数据，能够向第三存储电路的检测线(71)导通电流脉冲，但由于该电流脉冲相对于“检测线电流读取电路(101)”的“来自第一存储电路的电流脉冲的检测”具有抑制功能，因此具有强制性地抑制该“一致度检测电路#3(3)”的类似度检测的作用。
该功能在模仿神经元电路的动作时有用。[权利要求15]
“一致度检测电路#3(3))的“检测线电流读取电路(101)”需要采取检测“检测线(70)”与“检测线(71)”的电流差的电路结构，例如，将图4B中例示的“差动型电流读出放大器”用于“检测线电流读取电路(101)”。
通过“第二检测线(71)”的电流抑制“来自第一存储电路的电流脉冲的检测”的效果在图4B中的读取电路的Q41、Q42的晶体管尺寸比中发生很大变化。在模仿神经元电路的动作的情况下，Q42的晶体管的栅极宽度小于Q41的栅极宽度。
本发明的第十实施方式的模糊检索电路#6
图14是示意性地示出本发明的第十实施方式的“模糊检索电路#6”的框图。
本实施方式与图13所示的“模糊检索电路#5”相比，
·追加了用于检测来自“第三存储电路(45)”的存储器矩阵的“检测线(71)”的脉冲电流的“第二检测线电流读取电路(102)”、
·用于对“第二检测线电流读取电路(102)”的输出的脉冲信号的个数进行计数的“计数电路(207)”、
·对从“输出端子(260)”输出“表示类似度高的信号”的“一致度检测电路”的物理地址进行编码并输出的电路即“地址编码器电路(591)”及其输出电路(593)、
·“第二存储电路的数据的IO电路(211)”。
另外，由于在构成该模糊检索电路#6的一致度检测电路中，追加了用于检测来自“第三存储电路(45)”的存储器矩阵的“检测线(71)”的脉冲电流的“第二检测线电流读取电路(102)”，所以名称成为“一致度检测电路#6(6)”。由于与第一存储电路(40)和第三存储电路(45)的存储器单元的读写相关的电路是公知的，因此省略记载。
在模糊检索电路#6中，追加了用于检测来自“第三存储电路(45)”的存储器矩阵的“检测线(71)”的脉冲电流的“第二检测线电流读取电路(102)”，且计数动作通过将两者的差分输入至移位寄存器电路来进行。
来自“检测线电流读取电路(101)”的脉冲个数有助于递增计数或“ShiftForward”，
来自“第二检测线电流读取电路(102)”的脉冲个数有助于递减计数或“ShiftReversely”。
另外，在模糊检索电路#6中，由于对发出“表示类似度高的信号”的“一致度检测电路#4”的物理地址进行编码并输出，因此若使用从地址输出电路(593)输出的地址，从“第二存储电路的IO电路(211)”访问“第二存储电路(200或610)”，则读取存储在该第二存储电路(200或610)中的数据。[权利要求17]
本发明的第十一实施方式的模糊检索电路#7
图15是示意性地示出本发明的第十一实施方式的“模糊检索电路#7”的框图。
本实施方式与图13所示的“模糊检索电路#5”相比，
·第一存储电路在图18中为1组，而在图15中为3组(40[0]、40[1]、40[2])，与此同时，激活线驱动电路也具有三个电路(155[0]、155[1]、155[2])。
另外，各一致度判定电路的单位具有空白设定位(813)。用于空白设定的存储电路(813)是停止一致检测电路的动作且不从判定电路(290)强制性地输出表示激发的信号的存储位。(权利要求23)
随着这些变更，将第三存储电路相对于激活线驱动电路的名称变更为激活线驱动电路D(155[3])。
不具备图14中的“模糊检索电路#6”所具有的“垂直方向输出检测电路(534)”，而是由“模糊检索电路#4(14)”检测“判定电路A(290)”的激发，并反馈至“控制电路(120)”。
“模糊检索电路#4(14)”由“激活线驱动电路E”、“第一存储电路E(40[4])”、“检测线电流读取电路E”、“计数电路E(207)”、“第二存储电路E(200)”、“判定电路E(155)”和“垂直方向检测E(534)”构成。
通过“模糊检索电路#4(14)”检测出的“判定电路A(290)”的激发的信息经由“激活线驱动电路C(156[2])”和“激活线驱动电路D(156[3])”，通过操作“第一存储电路C(40[2])”和“第一存储电路D(40[3])”而结束“计数电路A(207)”的计数动作的循环，但由于“模糊检索电路#4(14)”的输出再次被输入至“模糊检索电路#8”，因此在包含该时刻下的“输入信号[系统A]”和“输入信号[系统B]”的信息的新的输入条件下开始下一个模糊检索动作。
在“模糊检索电路#4(14)”的模糊检索中，以类似度最高的“判定电路E(290)”的输出为基础，选择“第四存储电路(47)”的存储器矩阵的字线，将所选择的存储器单元的数据经由“读取电路(49)”作为最终的“模糊检索电路#8的输出(580)”输出。[权利要求19]
另外，为避免附图变得复杂，没有记载“模糊检索电路#4(14)”的控制电路、“模糊检索电路#4(14)”、“模糊检索电路#8(18)”的“第二存储电路的读写电路”、针对各“第一存储电路(40)”的读写电路等共用电路。
通过与“垂直方向输出检测电路(534)”无关地、通过追加并混载的“模糊检索电路#4(14)”，检测来自“判定电路A(290)”的“表示类似度高的信号”并输出响应信号，本实施方式的“模糊检索电路#7”反复进行以来自“输入信号[系统A]”和“输入信号[系统B]”的时间序列的输入信息和前循环的模糊检索结果的反馈信息(92[0]～92[m3-1])为基础进行模糊检索的动作，并输出时间序列的信息。
[进行时间序列的信息输出的模糊检索电路的概念图]
参照图22、图23、图24对基于模糊检索电路的时间序列信号的产生进行说明。
图22是进行时间序列的信息输出的模糊检索电路的概念图。
为了简化说明，在图22的模糊检索电路中，没有用于抑制动作的“第三存储电路”，仅从“第一存储电路(40)”的三个面进行显示。另外，关于三个面的“第一存储电路(40)”，其中两个面为16行×6列，另一个面为16行×16列，对于16行×16列进行反馈输入。
在此，成为构成各面的矩阵的最小单位的单元并不是存储器单元，而是“计数单位电路(55)”。
DL[0]～DL[15]不是指检测线，而是示意性地示出经由“计数单位电路(55)”所具有的“检测线组(检测线[0]～检测线[k-1])”的“单位的存储电路(55)”与“检测线电流读取电路[0]～检测线电流读取电路[k-1]”之间的连接。
因此，图22所表达的检测线的总条数为(16×k)条，检测线组为16组。输出信号线(99[0]～[15])的总条数为16条。
另外，由于图22为概念图，因此未记载计数电路、第二存储电路、判定电路、阈值产生电路等周边电路。然而，记载了具有三个面的“第一存储电路”、到第二存储电路的读写电路、以及用于在读写时确定存储器单元的字选择电路(812)。
在图22的概念图上的各电路的配置中，存在各种异形，图22以它们的布局依赖异形为代表进行表达。
具有如图22的概念图那样的反馈输入结构的复合存储器电路一般具有如下功能：通过适当地设定各“第一存储电路”所存储的数据，输出时间序列的信号，或使输出保持或重复。
图23是示出由反馈输入结构引起的时间序列数据再现的示例。
与图23同样地，第一存储电路[系统A]、第一存储电路[系统B]、第一存储电路[系统FB]的矩阵尺寸分别为16行×6列、16行×6列、16行×16列。
成为矩阵的最小单位的单元并不是存储器单元，而是“单位的存储电路(55)”。
对于具有三个面的存储器矩阵中的存储数据中的具有“大到某种程度的数字”的“单位的存储电路”，标注了“M”、“N”、“A”、“B”…、“H”等记号，除此以外的“单位的存储电路”假定具有较小的值，标注了“·“记号。
在示出各第一存储电路的矩阵的上部，示出了通过激活信号输入线输入的脉冲的时间序列所表示的信息即“每个单位时间的脉冲数”。
“P”和“Q”是大到一定程度的数字，“·”指较小的数字。
由于“输入信号(90[2])”和“输入信号(91[4])”在与检测线组(DL[2])之间具有比其他检测线组大的内积值，因此，随着时间的推移，输出“类似度高”的信号。该输出信号在图的右半部分的Step＝1的列的DL[2]的行中显示为“值1”。
将该状况称为“检测线组(DL[2])”激发。
在搭载了脉冲产生电路(535)的情况下，输出信号在一定期间内持续。
经由信号输入线(99[2])反馈输入检测线组(DL[2])的激发，并将激活信号发送至“第一存储电路[系统FB]”。由于在信号输入线(99[2])与检测线组(DL[9])相交的部位即“单位的存储电路(55)”的存储数据中存在大到一定程度的数字“A”，因此检测线组(DL[12])也可能进行激发。在该时刻，若当初作为较大值的输入信号的输入信号线(90[2])和输入信号线(91[4])的脉冲信号的量减少，则仅检测线组(DL[9])进行激发。
检测线组(DL[9])的激发被再次反馈输入，接着，根据矩阵内的“B”的值，检测线组(DL[14])进行激发，接着，
根据矩阵内的“C”的值，检测线组(DL[3])进行激发，
根据矩阵内的“D”的值，检测线组(DL[5])进行激发，
根据矩阵内的“E”的值，检测线组(DL[12])进行激发，
根据矩阵内的“F”的值，检测线组(DL[7])进行激发，
根据矩阵内的“G”的值，检测线组(DL[15])进行激发，
此后，
根据矩阵内的“H”的值，检测线组(DL[2])再次进行激发，反复进行A至H的激发。
在上述情况下，根据矩阵内的“H”的值，激发动作被设定为循环，但若“H”的部位的值足够小或为0，则很有可能无法展开此后的激发。实际上是否进行激发依赖于“单位时间的设定”和标记为“·”的“单位的存储电路55”的实际的存储值的大小。
如上所述，通过模糊检索电路，能够以来自外部的信号输入为基础，进行随着时间的推移改变进行激发的输出端子的动作。
若99[0]～99[15]的信号分别是针对不同的子例程动作的指示信号，则将该信号序列应用于程序的控制的本发明的实施方式为“本发明的第十二实施方式”。
图24是图22所示的“进行时间序列的信息输出的模糊检索电路的概念图”的其他表达。
排列在外周的DL[0]～DL[15]为16个“检测线组”。在各“检测线组”中，从外部接收两个系统的信号输入(90[0]～90[5])和(91[0]～91[5])，并将一条输出99[j](j＝0～15中的任一个数值)输出至外部。
虽然无论在哪个“检测线组”中都输入共用的“90[0]～90[5])和(91[0]～91[5])，但若表达为无论发送至哪个“检测线组”的“90[0]～90[5])和(91[0]～91[5])都相同，则图会变得非常复杂，因此不表达将它们连结的线。
在圆的内侧，连结各“检测线组”的虚线、实线是指“第一存储电路[系统FB]”的16行×16列的“单位的存储电路(55)”。由于各虚线、各实线都具有方向，因此实际上应该由两条彼此反向的线来示出，但为了避免附图变得复杂，仅记载一条。
表示具有“大到一定程度的数字”的“单位的存储电路”即“A”、“B”…、“H”的线用粗实线示出，“A”、“B”…、“H”的附图标记标记于○记号中。
从该图可知，在DL[2]的“检测线组”进行激发的情况下，根据“单位的存储电路”即“A”、“B”…、“H”，依次反馈输入检测线组(DL[9])的激发，接着，根据矩阵内的“B”的值，DL[14]、DL[3]、DL[5]、DL[12]、DL[7]、DL[15]、和DL[2]的激发连续进行。
即，图22中的“进行时间序列的信息输出的模糊检索电路的概念图”的连接是类似于全连接神经网络的网络。
本发明的第十二实施方式
图25是示意性地示出本发明的第十二实施方式的“自主响应电路#1”的框图。图25的框图中的模糊检索电路的引用使用在图22B中定义的“符号图”。
“自主响应电路#1(801)”由模糊检索电路A(701)、存储器电路A(735)、数据处理电路(725)、第一压缩电路(745)和第二压缩电路(755)构成。
模糊检索电路A(701)是指以本发明的实施方式的“模糊检索电路#1”～“模糊检索电路#7”、以本发明的实施方式的“一致度判定电路#1”～“一致度判定电路#6”为基础构成的模糊检索电路或检索电路。采用何种实施方式取决于“自主响应电路#1(801)”所处理的数据的规模、种类、所需的响应精度。
存储器电路A(735)是将地址信号作为输入来输出数据的公知的概念，是成为公知技术的SRAM、DRAM、Flash-Memory等存储器电路。
数据处理电路(725)是基于包含CPU、MPU、PLA、FPGA、ASIC的用于数据处理的公知技术的逻辑电路，其基于写入至搭载于内部的存储器电路A的程序来处理输入数据并输出输出数据。
第一压缩电路(745)和第二压缩电路(755)是生成输入至模糊检索电路A(701)的数据的类型的电路，是指以由“模糊检索电路#1”～“模糊检索电路#8”例示的本发明的实施方式、由“一致度判定电路#1”～“一致度判定电路#5”例示的本发明的实施方式为基础构成的模糊检索电路、或者公知的检索电路、数据压缩电路。
采用何种实施方式取决于“自主响应电路#1(801)”所处理的数据的规模、种类、所需的响应精度。
搭载于“自主响应电路#1(801)”的“模糊检索电路A(701)”接收三个系统的输入。
第一系统的输入是第一压缩电路(745)的输出即“输入信号：720”，而成为第一压缩电路(745)的基础的数据是从外部输入的“输入数据(710)”、通过“输入信号转换电路(715)”对从外部输入的“输入数据(710)”进行前处理而得到的数据、或者这些信号的一部分。采用何种数据或信号作为“输入信号：720”取决于实施方式。
图25示出了插入“输入信号转换电路(715)”的情况。
第二系统的输入是作为数据处理电路(725)的输出的“数据处理电路的输出(740和750)”。数据处理电路(725)的输出一般是常被赋予“Status信号”或“Flag信号”等名称的表示“数据处理电路(725)”的状况的信号(750)、以及通过“数据处理电路(725)”处理后的输出即“输出数据(740)”这两者，在多数情况下，可以是“Status信号”。图25示出“输出数据(740)”和“Status信号(750)”这两者作为第二系统的输入。
第三系统的输入是从外部输入的“控制信号(785)”。
“控制信号(785)”实质上是“模糊检索电路A(701)”的“来自外部的控制信号输入(153)”，其进行“模糊检索电路A(701)”中的存储电路的数据的写入、读取、设定和重置，并进行计数电路的控制。
另外，虽然在图25中未示出，但在由本发明的“模糊检索电路”构成“第一压缩电路”、“第二压缩电路”的情况下，需要将相当于“来自外部的控制信号(153)”的来自外部的信号提供给该“模糊检索电路”。
“模糊检索电路A(701)”在内部具有至少一个或多个本发明的模糊检索电路的“第一存储电路”，其将以从外部输入的“输入信息(720)”为基础利用“第一数据压缩电路”生成的内容与以“响应信号2(780)”为基础利用“第二数据压缩电路”生成的内容的组合即“数据组”、与存储在“模糊检索电路A(701)”的内部的内容进行比较，将最类似的内容与所存储的“数据组”中的哪个最类似的信息作为“响应输出(760)”输出，并传输至“存储器电路A(735)”。
即，“自主响应电路#1(801)”将与表示外部状况的“输入信号：710”与该时刻下的“自主响应电路#1(801)”的输出所表示的“响应信号2”的组合最类似的过去的状况从“模糊检索电路A(701)”中的“第一存储电路”中模糊检索，将判定为最类似的“过去的状况”的响应作为“响应输出：760”输出，并通过存储器电路A(735)指示数据处理电路(725)。
从“模糊检索电路A(701)”向“存储器电路A(735)”的信息传输也可以是对“模糊检索电路A(701)”中的“一致度判定装置”的物理地址进行编码并传递至“存储器电路A(735)”的情况、以及不对“一致度判定装置”的物理地址进行编码而使每个“一致度判定装置”具有“输出数据存储电路(46)”这样的安装方式。[权利要求19]、[权利要求4]
本发明的第十三实施方式
图26是示意性地示出本发明的第十三实施方式的“自主响应电路#2”的框图。
图26的框图中的模糊检索电路的引用使用在图22B中定义的“符号图”。
“自主响应电路#2(802)”由模糊检索电路A(701)、模糊检索电路B(702)、模糊检索电路C(703)、存储器电路A(735)、存储器电路B(736)、存储器电路C(737)和合成电路(704)构成。
模糊检索电路A(701)、模糊检索电路B(702)和模糊检索电路C(703)是指由本发明的实施方式的“模糊检索电路#1”～“模糊检索电路#8”、本发明的实施方式的“一致度判定电路#1”～“一致度判定电路#5”例示的模糊检索电路、检索电路、或者内容寻址存储器电路。采用何种实施方式取决于“自主响应电路#1(801)”所处理的数据的规模、种类、所需的响应精度。
存储器电路A(735)、存储器电路B(736)和存储器电路C(737)是将地址信号作为输入，输出数据的公知的概念，是成为公知的技术的存储器电路。
数据处理电路(725)是基于包含CPU、MPU、PLA、FPGA、ASIC的用于数据处理的公知技术的逻辑电路，其基于写入至搭载于内部的存储器的程序来处理输入数据并输出输出数据。
“模糊检索电路A(701)”、“模糊检索电路B(702)”和“模糊检索电路C(703)”分别在内部具有至少一个或多个本发明的模糊检索电路的“第一存储电路”，其将从外部输入的信息的组合与存储在内部的内容进行比较，并输出哪个是最类似的内容的信息。
“合成电路(704)”接收多个输入，并对表示相对于“数据处理电路(725)”的控制信号的数据进行合成。具体而言，该数据是程序的开始信号、此时应该发送的控制代码。
预先写入至模糊检索电路和存储器电路中的数据
在“模糊检索电路A(701)”中，预先以一定的精度或粒度存储“响应信号2(780)”和“输入信号(720)”的可能的数据的组合。另外，在“存储器电路#A(735)”中，针对这些组合的每一个，预先存储应该发送至数据处理电路的控制信号。
在“模糊检索电路B(702)”中，以一定的精度或粒度存储“输入信号(720)”和“响应信号(760)”的可能的组合。另外，在“存储器电路#B(736)”中，针对这些组合的每一个，对应地存储“关于输入信号(720)在下一步骤中预想的值”。
在“模糊检索电路C(703)”中，以一定的精度或一定的粒度存储“输入信号(720)”和“模糊检索电路B(702)关于输入信号(720)在下一步骤中预想的值”的可能的组合。另外，在“存储器电路#C(737)”中，针对这些组合的每一个，对应地存储“相对于模糊检索电路A的输出的校正值”。
自主响应电路#2的动作
这样，设定各模糊检索电路和各存储器电路的存储数据，进行以下的动作。
首先，在步骤#1中，
在此基础上，根据当前的“响应信号2(780)”和“表示外部状况的输入信号(720)”，对“模糊检索电路A”进行模糊检索。由“模糊检索电路A”对与输入的组合中类似度最高的组合进行激发，通过“存储器电路#A(735)”，产生应该发送至数据处理电路的控制信号。
在步骤#2中，通过“模糊检索电路B(702)”和“存储器电路B(736)”，根据“输入信号(720)”和“响应信号(760)”的过去的组合，输出“在下一步骤中预想的输入信号”。
在步骤#3中，通过“模糊检索电路C(703)”和“存储器电路C(737)”，根据“在下一步骤中预想的输入信号”和“实际产生的输入信号”的组合，理解两者的差分，并产生此时所需的“差分对应控制信号(770)”。
在步骤#4中，通过“合成电路(704)”，根据“模糊检索电路C(703)”判定出的“差分对应控制信号(770)”，将发送至“数据处理电路(725)”的控制信号与由“模糊检索电路A”推定的应该发送至“数据处理电路(725)”的控制信号进行合成。
复杂模糊检索电路的抽象化模型
图27是示出表达对在输入信号的系统为两个系统(系统A、系统B)的情况下的本发明的模糊检索电路的实施方式进行抽象表达的模型的框图。
由于构成本发明的模糊检索电路的电路块非常多且信号数也多，因此，之后将使用本模型对本发明的实施方式中的模糊检索电路的扩展方法和各存储电路的存储数据的维护动作进行说明。
图27的模型包含图22所示的输入信号的系统为两个系统的模糊检索电路的结构，还包含具有第四存储电路(47)的图15中的模糊检索电路的结构。
图27中的模型中的“反馈存储电路[FB])相当于图15中的“第三存储电路(45)”。
图15中的“模糊检索电路#4(14)”的功能相当于图27中的“垂直方向输出检测电路(534)”。
在动作模式为“计数模式”的情况下，从“输入信号(系统A)”和“输入信号(系统B)”输入用于模糊检索的信号，而作为模糊检索结果的激发信号从“模糊检索电路的输出信号(99)”输出，以该信号为基础选择“第四存储电路(47)”的字，并将作为其内容的读取输出作为“输出信号(580)”输出。
将传输这些在“计数模式”下有效的“输入信号(系统A)”、“输入信号(系统B)”和“输出信号(580)”的信号称为“模糊检索总线(891)”。
另一方面，在“维护模式”下，以“地址选择信号811”为基础，通过“读写信号(系统A：821)”、“读写信号(系统B：822)”、“第二存储电路的信号(210)”、“读写信号(FB系统：831)”、或“第四存储电路的读写信号(841)”，进行各信号所对应的存储电路的存储数据的读取动作或写入动作。
将传输这些在“维护模式”下有效的“地址选择信号(811)”、“读写信号(系统A：821)”、“读写信号(系统B：822)”、“第二存储电路的信号(210)”、“读写信号(FB系统：831)”、“第四存储电路的读写信号(841)”的信号称为“维护总线(892)”。
“动作模式”的控制、读写动作的控制由“控制电路”进行，为此在控制电路中输入“控制信号(153)”。
这样，“计数模式”下的动作和“维护模式”下的动作使用不同系统的输入输出信号。
本发明的第十四实施方式
图28和图29是对本发明的第十四实施方式的“自主响应电路#4”的概要进行说明的框图。图28和图29A的框图中的模糊检索电路的引用使用在图27B中定义的“符号图”。
图28是示意性地示出本发明的第十四实施方式的“自主响应电路#4”的框图。
“自主响应电路#4”主要由需要具备进行模糊检索动作的“测量模式”的功能的“数据处理电路(725)”、进行各模糊检索电路的存储电路的维护的“CPU(871)”和“备份存储器(872)”构成。
“自主响应电路#4”是搭载了多个模糊检索电路的“模糊检索电路的扩展(880)”的技术，在这多个模糊检索电路的维护模式下的信号传输中所使用的输入系统的信号和输出系统的信号与维护总线相连。
在维护模式下，通过“CPU(871)”的控制，将模糊检索电路[0：(S-1)]各自所搭载的存储电路的数据读取至“备份存储器(872)”，并在进行了优化其物理地址与数据的关系的处理之后，将数据写回至各模糊检索电路的存储电路。
在“测量模式”下，通过“模糊检索总线”，从“数据处理电路(725)”将检索数据发送至各模糊检索电路[0：(S-1)]，并接收来自这些“数据处理电路(725)”的“激发”信息。在响应多条激发信息的情况下，最早的响应的类似度最高。
模糊检索电路与总线的连接方法
图29示出在图28中省略了细节部分的“模糊检索电路与维护总线、模糊检索总线的连接”。
在将模糊检索电路与维护总线连接时，通过介入寄存器和FIFO，仅在维护总线空闲时，模糊检索电路将输出数据输出至维护总线。
同样地，在将模糊检索电路与模糊检索总线连接时，通过介入寄存器和FIFO，仅在模糊检索总线空闲时，模糊检索电路将输出数据输出至模糊检索总线。
由于维护总线和模糊检索总线都构成仅向一个方向传输数据的环形总线，因此能够使各寄存器高速地动作。
本发明的第十五实施方式
图30说明本发明的第十五实施方式的“自主响应电路#4”。
图30是示出表示本发明的第十五实施方式的“自主响应电路#4”的算法的概略的实施例。
通过进行图28和图29所示的“模糊检索电路的扩展”，能够将输出数据发送至记载于第四存储电路”的目的地地址的“模糊检索电路+第四存储电路”，因此能够根据各存储电路的数据，将数据自主地发送至多个模糊检索电路。
框图中的模糊检索电路的引用使用在图22B中定义的“符号图”。
例如，在图30是示出本发明的第十五实施方式的“自主响应电路#4”的算法的情况下，多个输入数据(710)经由各“输入信号转换电路(715)”和各“第一数据压缩电路(745)”被发送至“模糊检索电路A(701)”和“模糊检索电路B(702)”，该动作在图29B的概略图中对应于如下动作：来自“数据处理电路(725”)的数据经由“CPU、备份存储器、合成电路、IO电路(881)”通过环形总线被输入至模糊检索电路A(701)、模糊检索电路B(702)和模糊检索电路C(703)。
由于在存储器电路A、存储器电路B和存储器电路C中还存储有输出数据的目的地地址，因此存储器电路A、存储器电路B和存储器电路C各自的输出的目的地是环形总线中的其他的模糊检索电路、或者“CPU、备份存储器、合成电路、IO电路(881)”。
若模糊检索处理结束，则结果经由“CPU、备份存储器、合成电路、IO电路(881)”，返回到“数据处理电路(725)”。
产业上的可利用性
本发明在将数据以“脉冲信号的时间序列”的方式发送至存储器矩阵，将存储器矩阵用作数据转换电路这一点上，与现有的电路的电子电路技术有很大不同。因此，面向实际使用，还需要等待一些相关技术的兴起。
串行通信的优点是“布线数量少”，另一方面，由于数据传输所花费的延时增加，因此具有会使电路整体的处理速度变慢的缺点。
在本发明的技术方法中，将数据以“脉冲信号的时间序列”的方式传输在延时和处理速度方面也可能是缺点，但通过“在存储器芯片中非常并行地进行存储数据与输入数据之间的内积计算这一充分并联化”、以及“存储电路与运算电路的一体化”来对该缺点进行补偿，则会利大于弊。优点和缺点的平衡当然可以依赖于应用程序，但如人工智能那样，在需要不断地调动存储数据的用途中，被认为优点非常大。
在电子电路中，输入数据与输出数据之间的逻辑性的因果关系在过去已经完全清楚，但本发明的“模糊检索”，也可以说成模糊的数据处理，成为以工业为基础的文化方面的根本性挑战。这一点也可能是保守应用的一个障碍，因为它需要一些相关技术的兴起。
然而，电子电路一直是对人脑能力的挑战，另外，由于在近年来迅速发展的许多应用中随机过程的数量增加，并且需要不确定预测、预期的情况越来越多，因此本发明的实际使用面临的挑战对于未来的所有电子电路技术的演进和深化，可以说是一个无法回避并需要突破的障碍。
本技术是未来电子电路技术的发展方向。

Claims (24)

1.一种一致度判定电路，其特征在于，具备：
第一存储电路（40），其以至少m列×k行的大小的矩阵状配置有多个单位的存储电路（55），m为2以上的整数，k为1以上的整数；
激活信号输入线列（90[0：m-1]），其将从外部输入的信号传输至所述单位的存储电路；
行方向检测线组（70[0：k-1]），其导通所述单位的存储电路的激活时的电流；
测量电路（207），其具有对输入的脉冲信号的个数进行累计的功能；
第二存储电路（200），其存储并输出阈值信息；以及
判定电路（290），
其中，由所述第一存储电路（40）对从所述激活信号输入线列输入的串行的脉冲信号信息进行转换，由所述计数电路对向k行的所述检测线（70[0：k-1]）导通的串行的脉冲信号个数进行测量并累计，由所述判定电路依次判定生成的数值是否超过在所述第二存储电路中设定的阈值，所述判定电路在超过阈值时输出表示超过的激发信号。
2.一种一致度判定电路，其特征在于，具备：
第一存储电路（40），其以至少m列×k行的大小的矩阵状配置有多个存储器单元（10），m为2以上的整数，k为1以上的整数；
m条或m对激活信号输入线（90），其将从外部输入的信号传输至所述存储器单元；
k条检测线（70），其导通所述存储器单元的激活时的电流；
测量电路（207），其具有将与从各条所述检测线传输的信号个数相关的信息与针对每条检测线预先设定的加权系数相乘并求总和后输出的功能；
第二存储电路（200），其存储所述个数信息的判定时的阈值信息；以及
判定电路（290），
其中，在规定的时间内，由所述计数电路生成将所述激活信号输入线的信号经由传输至所述第一存储电路的所述存储器单元的信号而向各条所述检测线导通的脉冲信号的个数与针对每条检测线预先设定的加权系数相乘然后求总和后的信息，并将其至少一部分随时传输至判定电路，
由此，依次判定由从所述外部输入的激活信号的时间序列所表示的输入数据与所述第一存储电路的存储数据之间的类似度高于还是低于存储在所述第二存储电路中的阈值信息，并在高于阈值信息时，从所述判定电路输出表示其结果的激发信号。
3.一种一致度判定电路，其特征在于，具备：
第一存储电路（40），其具有至少m行×k列的单位的存储电路（55），m为2以上的整数，k为1以上的整数；
字线组（90[0：m-1]），其将从外部输入的信号沿行方向传输至所述单位的存储电路；
k条或k对列方向位线组（70[0：k-1]），其导通所述单位的存储电路的激活时的电流；
测量电路（207），其具有对输入的脉冲信号的个数进行累计的功能；
第二存储电路（200），其存储并输出阈值信息；以及
判定电路（290），
其中，由所述第一存储电路对从所述字线组输入的串行的脉冲信号进行转换，由所述计数电路对在所述位线列（70[0：k-1]）中传输的串行的脉冲信号的个数进行累计，由所述判定电路依次判定生成的数值是否超过在所述第二存储电路中设定的阈值，所述判定电路在超过阈值时输出表示超过的激发信号。
4.一种一致度判定电路，其特征在于，
所述一致度判定电路还具备输出数据存储电路（46），
其中，在所述判定电路（290）输出激发信号时，输出所述输出数据存储电路的存储数据。
5.一种模糊检索电路，其特征在于，
具备多个（n组）所述一致度判定电路，
其中，所述模糊检索电路经由通过将共用的串行的脉冲信号信息输入至各个所述一致度判定电路的所述激活信号输入线或字线而输出的、来自各个一致度判定电路的输出的组，依次输出表示哪个一致度判定电路超过了在所述第二存储电路中设定的阈值、或哪个一致度判定电路的第一存储电路的存储信息与输入信号组（90[0：m-1]）所表示的数值组的信息最类似的信息。
6.一种模糊检索电路，其特征在于，
所述模糊检索电路至少还具备垂直方向输出检测电路（534）和控制电路（119），
其中，在所述垂直方向输出检测电路（534）检测到从所述一致度判定电路中的任一个发出了表示类似度高的信号时，
将所述计数电路（207）的计数值重置为初始值，或将所述计数电路的计数值减少一定量。
7.一种模糊检索电路，其特征在于，
所述模糊检索电路至少还具备计时电路（116）和控制电路（119），
其中，计时电路在发出了所述模糊检索电路的动作经过了规定的时间的信号时，
将所述计数电路（207）的计数值重置为初始值，或将所述计数电路的计数值减少一定量。
8.根据权利要求6或7所述的模糊检索电路，其特征在于，
将所述计数电路（207）的初始值设为由第二存储电路（200）的数据生成的值。
9.一种模糊检索电路，其特征在于，
所述模糊检索电路还在每个所述一致度判定电路中具备脉冲产生电路（535），
其中，在所述一致度判定电路的所述判定电路进行激发输出时，生成脉冲信号，代替所述判定电路的激发信号，将所述脉冲产生电路的输出作为所述一致度判定电路的输出。
10.一种模糊检索电路，其特征在于，
每个所述一致度判定电路所具备的所述脉冲产生电路（535）还接收所述第二存储电路（200）的存储值作为输入，
在所述一致度判定电路的所述判定电路（290）输出激发信号时，生成以所述第二存储电路（200）的存储值为基础的个数的脉冲信号，代替所述判定电路的激发信号，将所述脉冲产生电路的输出作为所述模糊检索电路的输出而输出。
11.根据权利要求5所述的模糊检索电路，其特征在于，还具备：
脉冲产生电路（535），其接收所述第二存储电路（200）的存储值作为输入信号；
垂直方向输出检测电路（534）；以及
控制电路（118），
其中，在通过所述垂直方向输出检测电路检测到所述一致度判定电路的所述判定电路中的任一个发出了激发信号时，
将所述计数电路的计数值减少一定量，并且
从所述一致度判定电路的所述脉冲产生电路，将与所述第二存储电路的存储值相应的次数的脉冲信号作为所述一致度判定电路的输出而输出。
12.一种模糊检索电路，其特征在于，所述模糊检索电路还具备：
激活线信号生成电路（156），其根据多个来自外部的输入信号（80[0]~80[z-1]）的信息，使输出的脉冲信号的时间序列依次以彼此的脉冲不叠加的方式产生，将所述激活线信号生成电路的输出作为所述激活信号（90）。
13.一种模糊检索电路，其特征在于，所述模糊检索电路还具备：
控制电路（118、119或120），其具有以来自外部的控制信号输入（153）为基础，将所述一致度判定电路各自的动作模式切换为设定模式（第一动作模式）、测量模式（第二动作模式）或读写模式的功能，
其中，在所述设定模式下，将通过所述激活信号输入线或字线传输的脉冲信号依次施加到第一存储电路（40），以通过检测线（70）传输的脉冲信号的个数为基础，利用所述测量电路（207）对所述第一存储电路内的值1或值0的存储器单元的个数进行计数，将基于该数值生成的值写入所述第二存储电路（200）中，
在所述测量模式下，将通过所述激活信号输入线或字线传输的脉冲信号依次施加到第一存储电路（40），利用所述测量电路（207）对通过检测线（70）传输的脉冲信号的个数进行计数，利用所述判定电路（290）对基于该数值生成的值与存储在所述第二存储器电路中的值进行比较，由此输出表示与所述第一存储电路的存储数据类似度高的激发信号，
在所述读写模式下，进行第一存储电路（40）、第二存储电路（200）、激发单元（530）的至少一部分所存储的数据的读取或写入动作。
14.根据权利要求13所述的模糊检索电路，其特征在于，
所述测量电路在内部具备移位寄存器电路或计数器电路，
根据所述控制电路的控制信号，
在所述设定模式下，首先，将所述移位寄存器电路或所述计数器电路重置为规定的重置值并开始动作，通过使所述测量电路以升序（或降序）进行测量动作，将以对从所述检测线（70）传输的脉冲信号的个数进行计数的计数值为基础生成的值写入所述第二存储器电路（200）中，
在所述测量模式下，首先，通过将以存储在所述第二存储器电路中的值为基础生成的值写入所述移位寄存器电路或所述计数器电路中，与所述设定模式相反，以降序（或升序）进行测量动作。
15.一种一致度判定电路，其特征在于，所述一致度判定电路还具备：
第三存储电路（45），其由多条第二激活信号线（91）、多条第二检测线（71）和多个单位的存储电路（55）构成；
多个检测线电流读取电路（101）；以及
所述第二激活信号线的驱动电路（155[1]），
其中，在对所述第一存储电路（40）的所述存储器单元（10）经由所述激活信号输入线（90）向所述检测线（70）导通的信号的脉冲个数进行计数时，
所述计数电路（207）
使用由将所述第二存储电路（55）的所述存储器单元（10）经由所述第二激活信号线（91）在所述第二检测线（71）中引起的导通电流作为参照电流而使用的检测线电流读取电路（101）的输出而生成的信号。
16.根据到权利要求15为止的模糊检索电路，其特征在于，所述模糊检索电路的所述一致度判定电路还具备：
与所述多个检测线电流读取电路（101）成对的多个第二检测线电流读取电路（102）、以及第二计数电路（206），
其中，所述一致度判定电路：在对所述第一存储电路（40）的所述存储器单元（10）经由所述激活信号输入线（90）向所述检测线（70）导通的信号的脉冲个数进行计数时，所述计数电路（207）进行计数，
在对所述第二存储电路（55）的所述存储器单元（10）经由所述第二激活信号线（91）向所述第二检测线（71）导通的信号的脉冲个数进行计数时，所述计数电路（206）进行计数，并且，
作为所述移位寄存器电路（202）的输入值或所述计数器电路（560）的输入值，使用所述计数电路（207）的累积数与所述计数电路（206）的累积数的差。
17.一种模糊检索电路，其特征在于，
所述模糊检索电路还具备物理地址编码电路（591），
其中，在所述一致度判定电路中的任一个输出了表示所述类似度高的信号时，输出发出了该输出的一致度判定电路的物理地址。
18.一种模糊检索电路，其特征在于，
具备多个模糊检索电路，并以相互串联的方式将输出与输入连接，并且
将后级的所述模糊检索电路的输出的全部或一部分作为前级的所述模糊检索电路的输入信号的全部或一部分。
19.一种模糊检索电路，其特征在于，
所述模糊检索电路还具备第四存储电路（47），并且
以所述模糊检索电路的输出为基础，访问第四存储电路，并输出所读取的信息。
20.根据权利要求14所述的模糊检索电路，其特征在于，
所述重置值为2进制数下的所有位数值为0或1的数。
21.一种模糊检索电路，其特征在于，
所述模糊检索电路以规定的频度进行设定模式的动作。
22.一种模糊检索电路，其特征在于，
所述模糊检索电路所搭载的所述一致度检测电路还具备第三计数电路，并且
通过所述第三计数电路对所述一致度检测电路的所述判定电路（290）输出的激发信号的输出次数进行计数并存储。
23.一种模糊检索电路，其特征在于，
所述模糊检索电路所搭载的所述一致度检测电路还具备至少1位用于空白设定的存储电路（813），并且
在不使用所述一致度检测电路的情况下，通过对用于所述空白设定的存储电路进行设定，停止所述一致度检测电路的动作，不从所述判定电路（290）强制地输出表示激发的信号。
24.一种数据处理电路，其特征在于，
通过所述模糊检索电路来控制程序的动作。
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