CN115349176A - 半导体元件以及装置 - Google Patents

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CN115349176A CN202180022947.0A CN202180022947A CN115349176A CN 115349176 A CN115349176 A CN 115349176A CN 202180022947 A CN202180022947 A CN 202180022947A CN 115349176 A CN115349176 A CN 115349176A
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竹中靖博
篠田大辅
上村俊也
河合弘治
八木修一
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Toyoda Gosei Co Ltd
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Toyoda Gosei Co Ltd
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Abstract

本技术的目的在于提供耐压性优异的半导体元件及装置。半导体元件(100)具有第一半导体层(110)、第二半导体层(120)、第三半导体层(130)、第四半导体层(140)、第二半导体层(120)或第三半导体层(130)之上的源极电极(S1)及漏极电极(D1)以及第四半导体层(140)之上的栅极电极(G1)。源极电极(S1)形成在凹部(X1)之上。漏极电极(D1)形成在凹部(X2)之上。漏极电极接触区域(DC1)与第三半导体层(130)之间的距离(Ld)大于源极电极接触区域(SC1)与第三半导体层(130)之间的距离(Ls)。

Description

半导体元件以及装置
技术领域
本说明书的技术领域涉及半导体元件以及装置。
背景技术
以GaN为代表的III族氮化物半导体具备高的击穿电场和高熔点。因此，III族氮化物半导体有望作为代替GaAs系半导体的高输出、高频、高温用的半导体器件的材料。因此，正在研究开发使用III族氮化物半导体的HEMT元件等。
例如，在专利文献1中，公开了一种通过极化结使电子及空穴同时产生的技术(参照专利文献1的图4等)。另外，在专利文献2中，公开了一种依次形成GaN层、AlGaN层、GaN层、p型GaN层的技术(专利文献2的第[0034]段)。由此，公开了一种将p型GaN层的价带的上端的能量Ev提高至费米能级Ef，产生二维空穴气的技术。
专利文献1：日本特开2007-134607号公报
专利文献2：WO2011/162243
半导体元件一般要求优异的电气特性。作为这样的电气特性，例如，可举出高的耐压性、低的导通电阻、短的响应时间、对大电流的应对性、漏电流的抑制。
发明内容
本说明书的技术要解决的课题是提供耐压性优异的半导体元件以及装置。
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；栅极电极与第四半导体层接触的栅极电极接触区域；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域；以及从第四半导体层到达第二半导体层的第一凹部及第二凹部。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。源极电极形成在第一凹部之上。漏极电极形成在第二凹部之上。漏极电极接触区域与第三半导体层之间的距离大于源极电极接触区域与第三半导体层之间的距离。
在该半导体元件中，漏极电极接触区域与第三半导体层之间的距离大于源极电极接触区域与第三半导体层之间的距离。缓和了在漏极电极接触区域与第三半导体层之间产生的电场。因此，该半导体元件具有优异的耐压性。
在本说明书中，提供至少一个以上的电气特性优异的半导体元件以及装置。
附图说明
图1是第一实施方式的半导体元件的俯视图。
图2是表示第一实施方式的半导体元件的层叠构造的图。
图3是表示第一实施方式的半导体元件的元件功能区域的电极的接触区域的图。
图4是第一实施方式的半导体元件的源极接触电极及漏极接触电极的周边的放大图。
图5是表示第一实施方式的半导体元件的源极电极露出区域的周边的截面构造的图(其1)。
图6是表示第一实施方式的半导体元件的漏极电极露出区域的周边的截面构造的图。
图7是表示第一实施方式的半导体元件的栅极电极露出区域的周边的截面构造的图。
图8是表示第一实施方式的半导体元件的源极电极露出区域的周边的截面构造的图(其2)。
图9是表示第一实施方式的半导体元件的源极电极接触区域及漏极电极接触区域与绝缘层之间的位置关系的图。
图10是表示第一实施方式的半导体元件的栅极电极的配线的图。
图11是表示第一实施方式的半导体元件的源极电极的配线的图。
图12是表示第一实施方式的半导体元件的源极电极及漏极电极的层叠构造的图。
图13是表示第一实施方式的半导体元件的栅极电极的层叠构造的图。
图14是表示第一实施方式的半导体元件的二维电子气及二维空穴气的图。
图15是表示第一实施方式的半导体元件的带构造的图。
图16是示意性地表示对第一实施方式的半导体元件的栅极电极施加了反偏压的情况下的电场的示意图。
图17是用于对第一实施方式的半导体元件的制造方法进行说明的图(其1)。
图18是用于对第一实施方式的半导体元件的制造方法进行说明的图(其2)。
图19是用于对第一实施方式的半导体元件的制造方法进行说明的图(其3)。
图20是第二实施方式的半导体元件的俯视图。
图21是表示第三实施方式的半导体元件的层叠构造的图。
图22是表示第四实施方式的半导体元件的栅极焊盘电极的周边的图。
图23是表示第四实施方式的半导体元件的漏极电极露出区域的周边的截面构造的图。
图24是第四实施方式的变形例中的半导体元件的俯视图。
图25是第四实施方式的变形例中的半导体元件中的栅极焊盘电极的周边的放大图。
图26是表示第八实施方式的半导体元件的层叠构造的图。
图27是表示第八实施方式的半导体元件的电极形成区域的图。
图28是表示第八实施方式的变形例中的半导体元件的电极形成区域的图。
图29是表示第八实施方式的变形例中的半导体元件的层叠构造的图(其1)。
图30是表示第八实施方式的变形例中的半导体元件的层叠构造的图(其2)。
图31是表示第八实施方式的变形例中的半导体元件的层叠构造的图(其3)。
图32是表示栅极电极接触区域GC1包围源极电极接触区域SC1的情况下的FET的图。
图33是表示栅极电极接触区域GC1处于源极电极接触区域SC1与漏极电极接触区域DC1之间的情况下的FET的图。
图34是表示对FET的漏极电极施加了0.1V时的栅极电压和漏极电流之间的关系的图表。
图35是表示FET的栅极电压和漏极电流之间的关系的图表。
图36是表示FET的漏极电压和漏极电流之间的关系的图表。
图37是表示FET中的关断时的漏极电压和漏极电流之间的关系的图表。
图38是表示FET中的关断时的漏极电压和栅极电流之间的关系的图表。
图39是在FET的评价中使用的电路图。
图40是表示FET的评价中的输出值的图表。
图41是表示FET的上升时间tr及下降时间tf的定义的图。
图42是表示FET的特性的表。
图43是表示FET中的第二未掺杂GaN层(第三半导体层)与Mg掺杂pGaN层(第四半导体层)的接合面积和半导体元件的耐压之间的关系的图表。
图44是表示FET的栅极长度和响应时间之间的关系的图表。
图45是表示FET中的除极化超结区域PSJ1以外的第三半导体层与第四半导体层的接合面积和响应时间之间的关系的图表。
图46是表示FET中的位错密度和接合面积之间的关系的图表。
图47是汇总了图46的数据的表。
图48是表示FET中的位错密度和源极漏极间距离之间的关系的图表。
图49是汇总了图48的数据的表。
图50是表示FET中的位错密度和响应时间之间的关系的图表。
图51是汇总了图50的数据的表。
图52是表示FET中的极化超结长度Lpsj和标准化导通电阻之间的关系的图表。
图53是表示FET中的源极漏极间距离和标准化导通电阻之间的关系的图表。
图54是表示FET中的位错密度和半导体元件的特性之间的关系的表。
图55是表示FET的芯片尺寸和漏极电压Vd为2V时的电流值之间的关系的表。
图56是表示FET的有源区域面积和漏极电压Vd为2V时的电流值之间的关系的图表。
图57是表示改变了FET中的极化超结长度Lpsj和源极接触电极S1c与漏极接触电极D1c之间的距离Lsd时的FET的耐压性的表。
图58是表示未改变FET中的极化超结长度Lpsj、和源极接触电极S1c与漏极接触电极D1c之间的距离Lsd时的FET的耐压性的表。
图59是表示FET中的极化超结长度Lpsj与FET的耐压性之间的关系的图表。
图60是表示FET中的漏极电极接触区域DC1和极化超结面之间的距离与耐压性之间的关系的图表。
图61是表示FET中的极化超结长度Lpsj和半导体元件的耐压性之间的关系的图表。
图62是表示FET的漏极电压和漏极电流之间的关系的图表。
图63是表示FET的漏极电压为0.1V时的栅极电压和漏极电流之间的关系的图表。
图64是表示FET的关断时的漏极电压和漏极电流之间的关系的图表。
图65是表示FET的关断时的漏极电压和栅极电流之间的关系的图表。
图66是表示极化超结长度Lpsj为20μm的肖特基势垒二极管的反向恢复时间特性的图表。
图67是表示肖特基势垒二极管的正向特性的图表。
图68是表示肖特基势垒二极管的反向特性的图表。
图69是表示改变了极化超结长度Lpsj和阳极电极接触区域AC1与阴极电极接触区域CC1之间的距离Lac时的肖特基势垒二极管的耐压性的表。
具体实施方式
以下，举半导体元件及其制造方法以及装置为例，对具体实施方式进行说明。但是，本说明书的技术并不限定于这些实施方式。在本说明书中，未掺杂的半导体层是指未有意地掺入杂质的半导体层。附图中的各层的厚度之比不一定反映实际的厚度之比。
(第一实施方式)
1.半导体元件的构造
1-1.半导体元件的区域
图1是第一实施方式的半导体元件100的俯视图。半导体元件100为场效应晶体管(Field Effect Transistor：FET)。如图1所示，半导体元件100具有元件功能区域FR1、源极电极露出区域SR1、漏极电极露出区域DR1及栅极电极露出区域GR1、GR2。
元件功能区域FR1是发挥作为元件的功能的区域。如后述那样，元件功能区域FR1为电流实际流过半导体的区域。元件功能区域FR1被聚酰亚胺等绝缘体覆盖。因此，在元件功能区域FR1中，半导体或金属不露出。
源极电极露出区域SR1是源极电极露出的区域。源极电极露出区域SR1是用于与外部电极电连接的焊盘电极露出的区域。源极电极露出区域SR1具有端部SR1a、端部SR1b及中央部SR1c。端部SR1a及端部SR1b在元件功能区域FR1侧向远离中央部SR1c的方向延伸。随着接近元件功能区域FR1及漏极电极露出区域DR1，源极电极露出区域SR1扩大。
漏极电极露出区域DR1是漏极电极露出的区域。漏极电极露出区域DR1是用于与外部电极电连接的焊盘电极露出的区域。
栅极电极露出区域GR1、GR2是栅极电极露出的区域。栅极电极露出区域GR1、GR2是用于与外部电极电连接的焊盘电极露出的区域。
源极电极露出区域SR1、漏极电极露出区域DR1及栅极电极露出区域GR1、GR2隔着绝缘层而形成在半导体之上。因此，在上述的源极电极露出区域SR1、漏极电极露出区域DR1及栅极电极露出区域GRI、GR2中，源极电极、漏极电极及栅极电极不与半导体接触。
源极电极露出区域SR1以将元件功能区域FR1夹在中间的状态与漏极电极露出区域DR1对置配置。将源极电极露出区域SR1与栅极电极露出区域GR1、GR2合起来的区域配置成带状。漏极电极露出区域DR1配置成带状。
栅极电极露出区域GR1、GR2形成在源极电极露出区域SR1侧。栅极电极露出区域GR1、GR2以将元件功能区域FR1夹在中间的状态与漏极电极露出区域DR1对置配置。在栅极电极露出区域GR1与栅极电极露出区域GR2之间配置有源极电极露出区域SR1。栅极电极露出区域GR1面对着源极电极露出区域SR1的端部SR1a及中央部SR1c。栅极电极露出区域GR2面对着源极电极露出区域SR1的端部SR1b及中央部SR1c。
源极电极露出区域SR1的端部SR1a位于栅极电极露出区域GR1与元件功能区域FR1之间。源极电极露出区域SR1的端部SR1b位于栅极电极露出区域GR2与元件功能区域FR1之间。在面对元件功能区域FR1的位置，源极电极露出区域SR1的宽度与漏极电极露出区域DR1的宽度几乎相等。
1-2.元件功能区域
1-2-1.截面构造
图2是表示第一实施方式的半导体元件100的层叠构造的图。图2是表示图1的II-II截面的图。如图2所示，半导体元件100具有蓝宝石基板Sub1、缓冲层Bf1、第一半导体层110、第二半导体层120、第三半导体层130、第四半导体层140、源极电极S1、漏极电极D1、栅极电极G1及聚酰亚胺层PI1。
蓝宝石基板Sub1是支承半导体层的支承基板。蓝宝石基板Sub1例如也可以是供半导体层从+c面生长的生长基板。蓝宝石基板Sub1的厚度例如为50μm以上且500μm以下。
缓冲层Bf1形成在蓝宝石基板Sub1之上。缓冲层Bf1例如是低温GaN缓冲层。缓冲层Bf1例如也可以是低温AlN缓冲层。缓冲层Bf1的膜厚例如为20nm以上且50nm以下。
第一半导体层110形成在比缓冲层Bf1靠上层。第一半导体层110例如是GaN层。第一半导体层110未有意地掺入杂质。第一半导体层110的膜厚例如为300nm以上且5000nm以下。
第二半导体层120形成在比第一半导体层110靠上层。第二半导体层120与第一半导体层110直接接触。第二半导体层120例如是AlGaN层。第二半导体层120的Al组成例如是0.1以上且0.5以下。第二半导体层120的带隙大于第一半导体层110及第三半导体层130的带隙。第二半导体层120未有意地掺入杂质。第二半导体层120的膜厚例如为20nm以上且150nm以下。
第三半导体层130形成在比第二半导体层120靠上层。第三半导体层130与第二半导体层120直接接触。第三半导体层130例如是GaN层。第三半导体层130未有意地掺入杂质。第三半导体层130被凹部X1和凹部X2夹着而划分。另外，第三半导体层130包围源极电极S1的形成区域亦即凹部X1的周围。第三半导体层130的膜厚例如为20nm以上且150nm以下。
第四半导体层140形成在比第三半导体层130靠上层。第四半导体层140与第三半导体层130直接接触。第四半导体层140例如是p型GaN层。第四半导体层140被掺杂了p型杂质。p型杂质例如为Mg。第四半导体层140的杂质浓度例如为1×1017cm-3以上且3×1020cm-3以下。越靠近栅极电极G1，第四半导体层140的杂质浓度越高。第四半导体层140的膜厚例如为20nm以上且150nm以下。
源极电极S1形成在第二半导体层120之上。源极电极S1与第二半导体层120直接接触。在源极电极S1的形成部位形成有凹部X1。凹部X1从第四半导体层140到达第二半导体层120的中途。第二半导体层120在凹部X1的底部露出。源极电极S1形成在凹部X1之上。
漏极电极D1形成在第二半导体层120之上。漏极电极D1与第二半导体层120直接接触。在漏极电极D1的形成部位形成有凹部X2。凹部X2从第四半导体层140到达第二半导体层120的中途。第二半导体层120在凹部X2的底部露出。漏极电极D1形成在凹部X2之上。
栅极电极G1形成在第四半导体层140之上。栅极电极G1与第四半导体层140直接接触。
聚酰亚胺层PI1覆盖半导体层的表面。另外，聚酰亚胺层PI1覆盖元件功能区域FR1的各电极。
像这样，第一半导体层110、第二半导体层120、第三半导体层130及第四半导体层140为III族氮化物半导体层。第一半导体层110、第二半导体层120及第三半导体层130为未掺杂的半导体层。第四半导体层140为p型半导体层。
第三半导体层130具有凹部X3和与第四半导体层140接触的区域。凹部X3从第四半导体层140到达第三半导体层130的中途。凹部X3中的第三半导体层130的膜厚比与第四半导体层140接触的第三半导体层130的膜厚薄。
凹部X1与凹部X2不相连。如后述那样，凹部X1为棒状形状，凹部X2为梳齿形状。而且，在凹部X1与凹部X2之间配置有第三半导体层130。
1-2-2.平面构造
图3是表示第一实施方式的半导体元件100的元件功能区域FR1的电极的接触区域的图。在图3中，示出将元件功能区域FR1中的电极的接触区域投影到第二半导体层120的情况下的区域。半导体元件100具有源极电极接触区域SC1、漏极电极接触区域DC1及栅极电极接触区域GC1。
源极电极接触区域SC1为源极电极S1与第二半导体层120接触的区域。漏极电极接触区域DC1为漏极电极D1与第二半导体层120接触的区域。栅极电极接触区域GC1为栅极电极G1与第四半导体层140接触的区域。
源极电极接触区域SC1例如为第一电极接触区域。漏极电极接触区域DC1例如为第二电极接触区域。栅极电极接触区域GC1例如为第三电极接触区域。
对于源极电极接触区域SC1、漏极电极接触区域DC1及栅极电极接触区域GC1而言，在投影到蓝宝石基板Sub1、第一半导体层110及第二半导体层120中的任一个的情况下，均相互不重叠。
源极电极接触区域SC1具有棒状形状。栅极电极接触区域GC1非接触地包围源极电极接触区域SC1的周围。严格来说，栅极电极接触区域GC1处于第四半导体层140之上，源极电极接触区域SC1处于第二半导体层120之上。
将栅极电极G1与第四半导体层140接触的栅极电极接触区域GC1投影到第二半导体层120而得的区域非接触地包围源极电极S1与第二半导体层120接触的源极电极接触区域SC1的周围。在将栅极电极接触区域GC1及源极电极接触区域SC1投影到蓝宝石基板Sub1或第一半导体层110的情况下，栅极电极接触区域GC1非接触地包围源极电极接触区域SC1的周围。
漏极电极接触区域DC1具有梳齿形状。源极电极接触区域SC1及栅极电极接触区域GC1以被夹在漏极电极接触区域DC1的梳齿与梳齿之间的位置的状态配置。即，源极电极接触区域SC1的棒状形状配置在漏极电极接触区域DC1的梳齿形状之间。
第一半导体层110与第二半导体层120接触的接触面的形状为长方形。将源极电极接触区域SC1的棒状形状投影到该接触面而得的区域的长度方向配置为与该长方形的短边平行的方向。如图2及图3所示，在与源极电极接触区域SC1的棒状形状的长度方向垂直的截面中，源极电极接触区域SC1与漏极电极接触区域DC1交替配置。
如图3所示，源极接触电极S1c具有前端部分的弧状部S1c1和前端部分以外的棒状部S1c2。源极接触电极S1c的棒状部S1c2被夹在弧状部S1c1与弧状部S1c1之间。
漏极接触电极D1c具有前端部分的弧状部D1c1和前端部分以外的棒状部D1c2。漏极接触电极D1c的棒状部D1c2未被夹在弧状部D1c1与弧状部D1c1之间。
栅极接触电极G1c具有前端部分的弧状部G1c1和前端部分以外的带状部G1c2。栅极接触电极G1c的弧状部G1c1位于带状部G1c2与带状部G1c2之间。栅极接触电极G1c的弧状部G1c1及带状部G1c2为环状形状。
如图1所示，源极电极接触区域SC1的棒状部分的数量比漏极电极接触区域DC1的梳齿形状的棒状部分的数量多1条。像这样，位于半导体元件100的最外侧的电极接触区域是源极电极接触区域SC1，而不是漏极电极接触区域DC1。
图4是表示第一实施方式的半导体元件100的源极接触电极S1c及漏极接触电极D1c的周边的放大图。
1-2-3.极化超结区域
如图2所示，半导体元件100具有极化超结区域PSJ1。极化超结区域PSJ1为具有第一半导体层110、第二半导体层120及第三半导体层130而不具有第四半导体层140的区域。即，极化超结区域PSJ1是形成有第三半导体层130并且未形成有第四半导体层140的区域中的位于栅极电极接触区域GC1与漏极电极接触区域DC1之间的区域。
像这样，极化超结区域PSJ1不具有p型半导体层。极化超结区域PSJ1位于被栅极电极接触区域GC1与漏极电极接触区域DC1夹着的区域。极化超结长度Lpsj为连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向上的极化超结区域PSJ1的长度。
1-3.源极电极露出区域
图5是表示第一实施方式的半导体元件100的源极电极露出区域SR1的周边的截面构造的图(其1)。图5是表示图1的V-V截面的图。如图5所示，在第一半导体层110之上形成有绝缘层IL1。而且，在绝缘层IL1之上形成有源极电极S1。另外，在栅极电极G1的栅极配线电极G1w与源极电极S1的源极配线电极S1w之间形成有聚酰亚胺层PI1。聚酰亚胺层PI1将栅极电极G1与源极电极S1绝缘。在源极电极露出区域SR1中，源极电极S1与半导体未电连接。
在第一半导体层110中，沿着源极电极露出区域SR1的至少一部分形成有槽U1。由于具有槽U1，因此能够将第一半导体层110与源极电极S1之间的距离取得大。即，提高了第一半导体层110与源极电极S1之间的绝缘性。
源极电极S1具有源极接触电极S1c、源极配线电极S1w及源极焊盘电极S1p。源极接触电极S1c与第二半导体层120直接接触。源极配线电极S1w连结源极接触电极S1c与源极焊盘电极S1p。源极焊盘电极S1p是用于与外部电源电连接的电极。
1-4.漏极电极露出区域
图6是表示第一实施方式的半导体元件100的漏极电极露出区域DR1的周边的截面构造的图。图6是表示图1的VI-VI截面的图。如图6所示，在第一半导体层110之上形成有绝缘层IL1。而且，在绝缘层IL1之上形成有漏极电极D1。另外，聚酰亚胺层PI1填埋漏极电极D1与绝缘层IL1之间的间隙。在漏极电极露出区域DR1中，漏极电极D1与半导体未电连接。
在第一半导体层110中，沿着漏极电极露出区域DR1的至少一部分形成有槽U2。由于具有槽U2，因此能够将第一半导体层110与漏极电极D1之间的距离取得大。即，提高了第一半导体层110与漏极电极D1之间的绝缘性。
漏极电极D1具有漏极接触电极D1c、漏极配线电极D1w及漏极焊盘电极D1p。漏极接触电极D1c与第二半导体层120直接接触。漏极配线电极D1w连结漏极接触电极D1c与漏极焊盘电极D1p。漏极焊盘电极D1p为用于与外部电源电连接的电极。
1-5.栅极电极露出区域
图7是表示第一实施方式的半导体元件100的栅极电极露出区域GR1的周边的截面构造的图。图7是表示图1的VII-VII截面的图。如图7所示，在第一半导体层110之上形成有绝缘层IL1。而且，在绝缘层IL1之上形成有栅极电极G1。在栅极电极露出区域GR1中，栅极电极G1与半导体未电连接。
栅极电极G1具有栅极接触电极G1c、栅极配线电极G1w及栅极焊盘电极G1p。栅极接触电极G1c与第四半导体层140直接接触。栅极配线电极G1w连结栅极接触电极G1c与栅极焊盘电极G1p。栅极焊盘电极G1p为用于与外部电源电连接的电极。
1-6.绝缘膜的形成区域
图8是表示第一实施方式的半导体元件100的源极电极露出区域SR1的周边的截面构造的图(其2)。图8是表示图1的VIII-VIII截面的图。如图8所示，漏极电极D1的漏极接触电极D1c向源极焊盘电极S1p侧延伸。在漏极电极D1的漏极接触电极D1c向源极焊盘电极S1p侧延伸的延长线上，绝缘层IL1不与第一半导体层110及第二半导体层120接触。不过，绝缘层IL1形成在第一半导体层110之上，在槽U1的底部与第一半导体层110接触。
图9是表示第一实施方式的半导体元件100的源极电极接触区域SC1及漏极电极接触区域DC1与绝缘层IL1之间的位置关系的图。图9是提取绝缘层IL1与源极电极接触区域SC1及漏极电极接触区域DC1而绘制的俯视图。
如图9所示，绝缘层IL1具有朝向源极电极接触区域SC1及栅极电极接触区域GC1突出的突出部IL1a。如图5所示，突出部IL1a配置于栅极配线电极G1w与第一半导体层110之间的位置中的源极电极接触区域SC1的长度方向的延长线上的位置。
如图5及图9所示，绝缘层IL1在突出部IL1a的位置与第二半导体层120接触。如图8及图9所示，绝缘层IL1在突出部IL1a以外的位置不与第二半导体层120接触。如图5所示，绝缘层IL1的突出部IL1a与第二半导体层120、第三半导体层130、第四半导体层140、栅极接触电极G1c及栅极配线电极G1w接触。
1-7.电极的配线构造
图10是表示第一实施方式的半导体元件100的栅极电极G1的配线的图。栅极电极接触区域GC1的栅极电极G1与栅极配线电极GW2连结。栅极配线电极GW2沿与源极电极接触区域SC1的长度方向平行的方向形成。栅极配线电极GW1经由栅极配线电极GW2而与多个栅极接触电极G1c电连接。栅极配线电极GW1及栅极配线电极GW2是栅极配线电极G1w的一部分。
图11是表示第一实施方式的半导体元件100的源极电极S1的配线的图。源极接触电极S1c与源极配线电极SW2连结。源极配线电极SW2沿与源极电极接触区域SC1的长度方向平行的方向形成。源极配线电极SW1经由源极配线电极SW2而与多个源极接触电极S1c电连接。源极配线电极SW1及源极配线电极SW2为源极配线电极S1w的一部分。
如图11所示，将源极电极S1的源极配线电极S1w投影到第二半导体层120而得的区域不与将漏极电极D1的漏极配线电极D1w投影到第二半导体层120而得的区域重叠。
如图10及图11所示，将源极配线电极SW2投影到第二半导体层120而得的区域与将栅极配线电极GW2投影到第二半导体层120而得的区域重叠。
将源极电极S1的源极配线电极S1w投影到第二半导体层120而得的区域与将栅极电极G1的栅极配线电极G1w投影到第二半导体层120而得的区域部分地重叠。将漏极电极D1的漏极配线电极D1w投影到第二半导体层120而得的区域不与将栅极电极G1的栅极配线电极G1w投影到第二半导体层120而得的区域重叠。
1-8.电极的层叠构造
1-8-1.源极电极及漏极电极
如上述那样，源极电极S1及漏极电极D1形成在第二半导体层120之上。在第二半导体层120为AlGaN层的情况下，源极电极S1及漏极电极D1与AlGaN层接触。
图12是表示第一实施方式的半导体元件100的源极电极S1及漏极电极D1的层叠构造的图。源极电极S1具有从第二半导体层120侧起依次形成的第一金属层S1a1、第二金属层S1a2、第三金属层S1a3、第四金属层S1a4、第五金属层S1a5、第六金属层S1a6。在第三金属层S1a3与第四金属层S1a4之间也可以存在其他金属层。
第一金属层S1a1例如为V。第二金属层S1a2例如为Al。第三金属层S1a3例如为Ti。第四金属层S1a4例如为Ti。第五金属层S1a5例如为Au。第六金属层S1a6例如为Au。上述为例示，也可以使用上述以外的金属或合金。
第一金属层S1a1的膜厚例如为5nm以上且60nm以下。第二金属层S1a2的膜厚例如为20nm以上且400nm以下。第三金属层S1a3的膜厚例如为5nm以上且60nm以下。第四金属层S1a4的膜厚例如为5nm以上且60nm以下。第五金属层S1a5的膜厚例如为50nm以上且400nm以下。第六金属层S1a6的膜厚例如为1000nm以上且15000nm以下。上述为例示，也可以使用上述以外的数值。
从第一金属层S1a1至第五金属层S1a5的金属层例如相当于源极接触电极S1c。第六金属层S1a6例如相当于源极配线电极S1w。
漏极电极D1具有从第二半导体层120侧起依次形成的第一金属层D1a1、第二金属层D1a2、第三金属层D1a3、第四金属层D1a4、第五金属层D1a5、第六金属层D1a6。这些金属层中的金属的种类及膜厚与源极电极S1相同。当然，这些金属层中的金属的种类及膜厚也可以与源极电极S1不同。
1-8-2.栅极电极
图13是表示第一实施方式的半导体元件100的栅极电极G1的层叠构造的图。栅极电极G1具有从第四半导体层140侧起依次形成的第一金属层G1a1、第二金属层G1a2、第三金属层G1a3、第四金属层G1a4。
第一金属层G1a1例如为Ni。第二金属层G1a2例如为Au。第三金属层G1a3例如为Ni。第四金属层G1a4例如为Au。上述为例示，也可以使用上述以外的金属或合金。
第一金属层G1a1的膜厚例如为5nm以上且100nm以下。第二金属层G1a2的膜厚例如为5nm以上且300nm以下。第三金属层G1a3的膜厚例如为5nm以上且100nm以下。第四金属层G1a4的膜厚例如为50nm以上且400nm以下。上述为例示，也可以使用上述以外的数值。
从第一金属层G1a1至第三金属层G1a3的金属层例如相当于栅极接触电极G1c。第四金属层G1a4例如相当于栅极配线电极G1w。另外，也可以是从第一金属层G1a1至第四金属层G1a4的金属层相当于栅极接触电极G1c，并在其之上存在栅极配线电极G1w。
2.半导体元件的工作原理
2-1.二维电子气及二维空穴气
图14是表示第一实施方式的半导体元件100的二维电子气及二维空穴气的图。图15是表示第一实施方式的半导体元件100的带构造的图。
如图14所示，第一半导体层110与第二半导体层120形成异质结。由此，产生压电极化及自发极化，在第一半导体层110侧的第二半导体层120感应出正的固定电荷。另外，第二半导体层120与第三半导体层130异质结。由此，产生压电极化及自发极化，在第三半导体层130侧的第二半导体层120感应出负的固定电荷。
由此，如图14及图15所示，在第二半导体层120侧的第一半导体层110的内部产生二维电子气(2DEG)，在第二半导体层120侧的第三半导体层130的内部产生二维空穴气(2DHG)。
另外，p型的第四半导体层140与第三半导体层130接触。因此，拉高第三半导体层130中的第二半导体层120侧的价带的上端的能量。因此，促进了二维空穴气(2DHG)的产生。
这样一来，如图14及图15所示，在异质界面产生二维电子气(2DEG)及二维空穴气(2DHG)。
2-2.阈值电压
在对栅极电极G1施加的栅极电压为阈值电压Vth以上的情况下，如上述那样产生压电极化及自发极化。而且，产生二维电子气(2DEG)及二维空穴气(2DHG)。在该状态下，在源极电极S1与漏极电极D1之间有电流流动。阈值电压Vth例如为-5V左右。
在对栅极电极G1施加的栅极电压小于阈值电压Vth的情况下，不产生压电极化及自发极化。因此，在源极电极S1与漏极电极D1之间几乎没有电流流动。实际上，在源极电极S1与漏极电极D1之间有微小的漏电流流动。
若使栅极电压不足阈值电压Vth，则空穴被从第四半导体层140抽出。因此，不从栅极电极G1向第三半导体层130供给正电荷，二维电子气(2DEG)及二维空穴气(2DHG)几乎同时消失。
漏极电流按照漏极电极D1、第二半导体层120、第一半导体层110的二维电子气(2DEG)、第二半导体层120、源极电极S1的路径流动。二维空穴气(2DHG)仅在半导体元件100的导断时与二维电子气(2DEG)一同产生，并不会为了使电流流过半导体元件100而直接利用。
3.半导体元件的电气特性
这里，对半导体元件100的构造与半导体元件100的电气特性之间的关系进行说明。
图16是示意性地表示对第一实施方式的半导体元件100的栅极电极G1施加了反偏压的情况下的电场的示意图。图16的横轴表示半导体元件100的位置。图16的纵轴为电场。在施加了反偏压时，半导体元件100中的空穴被抽出。因此，二维电子气(2DEG)及二维空穴气(2DHG)消失。而且，第一半导体层110、第二半导体层120及第三半导体层130耗尽。其结果是：电场的强度在图16中的极化超结区域PSJ1的宽度方向上一样。这里，图16所示的电场的面积相当于电压。
即使在半导体元件100的源极电极S1与漏极电极D1之间施加了高电压，也能够通过对栅极电极施加反偏压来如图16那样使电场在空间上广泛分布。即，该半导体元件100能够抑制局部形成强的电场。因此，半导体元件100的耐压性高。
在本说明书中，FET的耐压是指在施加了-10V的栅极电压Vg的关断状态下、在施加了漏极电压Vd时漏极电流Id达到1×10-4A的漏极电压Vd的值。在本实施方式中，半导体元件100在常温下的额定电流为几A～几十A左右。上述的漏极电流Id为比该额定电流低5个数量级左右的值。
3-1.极化超结区域
若存在极化超结区域PSJ1，则能够使极化超结区域PSJ1耗尽。即使对栅极电极G1施加较大的反偏压，也遍及极化超结区域PSJ1地形成一样的电场分布。另一方面，在现有的FET中，大多在栅极附近形成强的电场。因此，与同样的条件下的现有的FET相比，形成在栅极电极G1附近的电场强度足够小。像这样，在半导体元件100中，缓和了向栅极附近的电场集中。因此，处于极化超结区域PSJ1的长度亦即极化超结长度Lpsj越长、则半导体元件100的耐压性越高的趋势。
另一方面，若极化超结长度Lpsj较短，则源极电极S1与漏极电极D1之间的距离较短。因此，处于极化超结长度Lpsj越短、则半导体元件100的导通电阻越低的趋势。
3-2.栅极长度
栅极长度Lg为第四半导体层140在连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向上的长度。处于栅极长度Lg越短、则响应时间越短的趋势。在栅极长度Lg较短的情况下，栅极长度Lg方向的耗尽层区域较短。由于耗尽层区域变窄，因此栅极电荷电容可以较小。即，在使半导体元件100进行开关动作时，栅极电极G1向耗尽层区域供给或排出的电荷量较少即可。由此，半导体元件100的开关速度提高。
3-3.栅极宽度
栅极宽度为第四半导体层140在与连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向正交的方向上的长度。即，栅极宽度是栅极电极接触区域GC1包围源极电极接触区域SC1的周围的长度。由于多个源极电极接触区域SC1离散配置，因此，实际上，栅极宽度为多个栅极电极接触区域GC1包围多个源极电极接触区域SC1的周围的长度之和。
栅极宽度越长，越能够增大供电流流过半导体元件100的区域。因此，处于栅极宽度越长、则漏极电压Vd为2V时的电流值越大的趋势。在第一实施方式中，为了增加该栅极宽度，将源极电极接触区域SC1设为棒状形状，并将漏极电极接触区域DC1设为梳齿形状。
此外，由于漏极电流在源极电极S1与漏极电极D1之间流动，因此能够采用增加源极宽度或漏极宽度的构思。漏极电流被认为取决于源极宽度和漏极宽度中的较短的一方而被限制。源极宽度为源极电极接触区域SC1的外周长度。漏极宽度为漏极电极接触区域DC1的外周长度。不过，源极宽度或漏极宽度也可以减去源极电极接触区域SC1与漏极电极接触区域DC1未面对的区域的长度。
3-4.绝缘层的突出部
如图5所示，第二半导体层120在绝缘层IL1的突出部IL1a的周边与绝缘层IL1接触。如图8所示，第二半导体层120在除绝缘层IL1的突出部IL1a的周边以外的部位与聚酰亚胺层PII接触。聚酰亚胺层PI1适于形成比绝缘层IL1厚的膜。因此，聚酰亚胺层PI1将半导体层周围的更多的区域绝缘。
如图5所示，在栅极配线电极G1w的正下方的区域中，绝缘层IL1将半导体层与其周围的材料绝缘。如图8所示，在除栅极配线电极G1w的正下方以外的区域中，聚酰亚胺层PI1将半导体层与其周围的材料绝缘。
这里，假设在除栅极配线电极G1w的正下方以外的区域中，绝缘层IL1将半导体层与其周围的材料绝缘。对漏极电极接触区域DC1施加高电位。因此，存在从漏极电极接触区域DC1向源极电极接触区域SC1或栅极电极接触区域GC1经由绝缘层IL1的表面产生漏电流的担忧。在本实施方式中，在除栅极配线电极G1w的正下方以外的区域中，聚酰亚胺层PI1将半导体层与其周围的材料绝缘，因此经由绝缘层IL1的表面的漏电流被抑制。
如图5所示，在突出部IL1a的部位，从蓝宝石基板Sub侧起依次层叠有第一半导体层110、第二半导体层120、第三半导体层130、第四半导体层140、绝缘层IL1及栅极配线电极G1w。若绝缘层IL1为氧化物，则该层叠构造成为MOS构造。在该突出部IL1a的部位和栅极接触电极G1c与第四半导体层140直接接触的部位，用于耗尽极化超结区域PSJ1的栅极电压不同。
在第一实施方式的半导体元件100中，第二半导体层120与绝缘层IL1的接触部位限定于突出部IL1a的周边。并且，将栅极电极接触区域GC1投影到第二半导体层120而得的区域包围源极电极接触区域SC1的周围。因此，漏电流被抑制。
4.半导体元件的制造方法
4-1.半导体层形成工序
如图17所示，在蓝宝石基板Sub1之上依次生长出缓冲层Bf1、第一半导体层110、第二半导体层120、第三半导体层130、第四半导体层140。因此，例如，利用MOCVD法即可。或者也可以利用其他气相生长法、液相生长法等。
4-2.凹部形成工序
如图18所示，形成凹部X1、X2、X3。因此，只要利用ICP等干式蚀刻即可。蚀刻气体例如为Cl2、BCl3、SiCF4等氯系气体。在干式蚀刻时，使用光致抗蚀剂等即可。凹部X1为形成源极电极S1的区域。凹部X2为形成漏极电极D1的区域。凹部X3为成为极化超结区域PSJ1的区域。
在凹部X1及凹部X2的底部露出第二半导体层120。在凹部X3的底部露出第三半导体层130。因此，首先，在露出至第三半导体层130之后仅对形成凹部X1、X2的区域再次进行蚀刻来使第二半导体层120露出即可。或者，也可以实施分开的两个工序。这里，凹部X1、X2的深度为相同程度，但凹部X1、X2不相连。凹部X1为棒状的形状，凹部X2为梳齿形状。
另外，在元件功能区域FR1外侧的区域中，形成槽U1及槽U2来使第一半导体层110露出。由此，在除存在源极电极接触区域SC1、漏极电极接触区域DC1、栅极电极接触区域GC1、极化超结区域PSJ1的区域以外的区域，不形成电流的路径。即，半导体元件100的有源区域被限定。
4-3.绝缘层形成工序
在第一半导体层110的槽U1及槽U2之上形成绝缘层IL1。因此，例如利用CVD法即可。
4-4.电极形成工序
如图19所示，形成源极电极S1、漏极电极D1及栅极电极G1。源极电极S1及漏极电极D1由于电极的层叠构造相同，因此在同一工序中实施即可。栅极电极G1的层叠构造与源极电极S1及漏极电极D1不同，因此在不同工序中实施。为了形成上述的电极，利用溅射、ALD法、EB蒸镀法等成膜技术即可。通过该工序，绝缘层IL1配置在源极电极S1、漏极电极D1及栅极电极G1与第一半导体层110之间。
4-5.保护层形成工序
接下来，用聚酰亚胺覆盖露出的半导体层的表面。将聚酰亚胺的前体亦即聚酰胺酸涂布于半导体的露出部分。之后，在250℃以上且500℃以下加热晶片，形成聚酰亚胺层P11。
4-6.元件分离工序
然后，从晶片切出半导体元件100，制造各自独立的半导体元件100。
4-7.其他工序
也可以适当实施形成配线电极或焊盘电极的工序、热处理工序等其他工序。通过以上工序来得到半导体元件100。
5.第一实施方式的效果
5-1.源极电极接触区域以及漏极电极接触区域
源极电极接触区域SC1为棒状形状。漏极电极接触区域DC1为梳齿形状。而且，在漏极电极接触区域DC1的梳齿之间配置有源极电极接触区域SC1的棒状形状。源极电极接触区域SC1的外周部与漏极电极接触区域DC1的外周部构成的路径长。电流流过被夹在源极电极接触区域SC1与漏极电极接触区域DC1之间的区域的半导体层。因此，该半导体元件100能够流过大电流。
5-2.栅极电极接触区域
在半导体元件100中，将栅极电极G1与第四半导体层140接触的栅极电极接触区域GC1投影到第二半导体层120而得的区域非接触地包围将源极电极S1与第二半导体层120接触的源极电极接触区域SC1投影到第二半导体层120而得的区域的周围。因此，在漏极电极D1与第二半导体层120接触的漏极电极接触区域DC1和源极电极接触区域SC1之间一定存在栅极电极接触区域GC1。因此，半导体元件100能够抑制关断时的漏电流。
5-3.极化超结区域
半导体元件100具有极化超结区域PSJ1。通过具有极化超结区域PSJ1，能够扩大耗尽区域。因此，半导体元件100具备高的耐压性。
5-4.栅极长度
半导体元件100具有比较长的栅极长度Lg。由于栅极长度Lg比较长，因此能够扩大耗尽区域。
6.变形例
6-1.装置
第一实施方式的技术能够应用于具有半导体元件100的装置。作为这样的装置，例如可举出封装体、模块、发射器、通信器、电力输送器等。
6-2.半导体层
在第一实施方式中，第二半导体层120为A1GaN。第二半导体层120也可以是AlXInYGa(1-X-Y)N(X＞0)。第一半导体层110及第三半导体层130也可以是AlXInYGa(1-X-Y)N(X≥0)。不过，第一半导体层110及第三半导体层130的带隙小于第二半导体层120的带隙。另外，第一半导体层110及第三半导体层130的组成也可以不相同。
6-3.源极电极接触区域及漏极电极接触区域
在第一实施方式中，源极电极接触区域SC1具有棒状形状，漏极电极接触区域DC1具有梳齿形状。也可以取而代之，源极电极接触区域SC1具有梳齿形状，漏极电极接触区域DC1具有棒状形状。
因此，源极电极接触区域SC1和漏极电极接触区域DC1中的一方具有棒状形状。源极电极接触区域SC1和漏极电极接触区域DC1中的另一方具有梳齿形状。源极电极接触区域SC1和漏极电极接触区域DC1中的一方的棒状形状配置在源极电极接触区域SC1和漏极电极接触区域DC1中的另一方的梳齿形状之间。
6-4.电极接触区域的形状
源极电极接触区域SC1的棒状形状的前端部分为圆弧形状。但是，前端部分并不局限于圆弧。棒状形状的前端部分为弧状的弧状部。棒状形状的除前端部分以外的部分为直线形状的棒状部。
6-5.源极接触电极及漏极接触电极
源极接触电极S1c及漏极接触电极D1c与第二半导体层120直接接触。这是因为凹部X1、X2到达第二半导体层120的中途。但是，若凹部X1、X2的底部十分接近第二半导体层120，则不需要源极接触电极S1c及漏极接触电极D1c与第二半导体层120直接接触。在该情况下，凹部X1、X2到达第三半导体层130的中途。而且，源极接触电极S1c及漏极接触电极D1c与非常薄的第三半导体层130接触。第三半导体层130的非常薄的部分的厚度例如为10nm以下。此时，第三半导体层130在凹部X1、X2的部位较薄，在除凹部X1、X2以外的部位比在凹部X1、X2的部位厚。即使在该情况下，半导体元件也能够在源极漏极间流过足够大的电流。
因此，源极电极S1及漏极电极D1形成在第二半导体层120或第三半导体层130之上。源极电极接触区域SC1为源极电极S1与第二半导体层120或第三半导体层130接触的区域。漏极电极接触区域DC1为漏极电极D1与第二半导体层120或第三半导体层130接触的区域。
6-6.栅极电极接触区域
栅极电极接触区域GC1可以包围漏极电极接触区域DC1。在该情况下，关断时的漏电流也被抑制。在该情况下，将栅极电极接触区域GC1投影到第二半导体层120而得的区域包围将源极电极接触区域SC1或漏极电极接触区域DC1投影到第二半导体层120而得的区域的周围。
6-7.配线电极
也可以交换源极电极S1与漏极电极D1的位置关系。在该情况下，将源极配线电极S1w投影到第二半导体层120而得的区域和将漏极配线电极D1w投影到第二半导体层120而得的区域这两个区域中的一方与将栅极配线电极G1w投影到第二半导体层120而得的区域部分地重叠，将源极配线电极S1w投影到第二半导体层120而得的区域和将漏极配线电极D1w投影到第二半导体层120而得的区域这两个区域中的另一方不与将栅极配线电极G1w投影到第二半导体层120而得的区域重叠。
另外，在将源极配线电极S1w投影到第二半导体层120而得的区域和将漏极配线电极D1w投影到第二半导体层120而得的区域这两个区域中的一方与将栅极配线电极G1w投影到第二半导体层120而得的区域部分地重叠的部位，源极配线电极S1w或漏极配线电极D1w与第一半导体层110之间的距离大于栅极配线电极G1w与第一半导体层110之间的距离。
6-8.保护膜
保护半导体层的保护膜可以是除聚酰亚胺以外的绝缘层。绝缘层具有无机电介质膜和有机电介质膜中的至少一方即可。例如，绝缘层具有SiO2、SiXNY、SiON、Al2O3、AlN、AlON、ZrO2、ZrN、ZrON、Ta2O3、TaN、TaON、HfO2、HfN2、HfON、TiO2、TiN、TiON、聚酰亚胺中的任一种以上。
6-9.组合
可以将上述的变形例自由组合。
(第二实施方式)
对第二实施方式进行说明。
1.半导体元件
图20是第二实施方式的半导体元件200的俯视图。源极电极S1与第二半导体层120接触的源极电极接触区域SC1为棒状形状。漏极电极D1与第二半导体层120接触的漏极电极接触区域DC1为梳齿形状。源极电极接触区域SC1的棒状形状配置在漏极电极接触区域DC1的梳齿形状之间。
在半导体元件200中，距离Lpsj2为距离Lpsj1以上。距离Lpsj1为源极电极接触区域SC1的除前端部分以外的棒状部分中的极化超结长度。距离Lpsj2为源极电极接触区域1的前端部分中的极化超结长度。
像这样，棒状形状的前端部分中的连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向的极化超结区域PSJ2的长度为棒状形状的除前端部分以外的部分中的连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向的极化超结区域PSJ1的长度以上。
棒状形状的前端部分中的连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向的极化超结区域PSJ2的长度相对于棒状形状的除前端部分以外的部分中的连接从源极电极接触区域SC1至漏极电极接触区域DC1的最短距离的方向的极化超结区域PSJ1的长度为1.05以上且3以下即可。
在半导体元件200中，距离Lsd2为距离Lsd1以上。距离Lsd1为源极电极接触区域SC1的除前端部分以外的棒状部分中的源极电极接触区域SC1与漏极电极接触区域DC1之间的距离。距离Lsd2为源极电极接触区域SC1的前端部分中的源极电极接触区域SC1与漏极电极接触区域DC1之间的距离。
即，棒状形状的前端部分中的源极电极接触区域SC1与漏极电极接触区域DC1之间的距离为棒状形状的除前端部分以外的部分中的源极电极接触区域SC1与漏极电极接触区域DC1之间的距离以上。
棒状形状的前端部分为弧状的弧状部。棒状形状的除前端部分以外的部分为直线形状的棒状部。
2.第二实施方式的效果
源极电极S1的源极电极接触区域SC1的前端部分与除前端部分以外的棒状部分相比，电场易变强。在第二实施方式的半导体元件200中，在其前端部分中，加长了极化超结区域PSJ的极化超结长度Lpsj2的长度。另外，因同样的理由增大了距离Lsd2。因此，半导体元件200具备更高的耐压性。
3.变形例
3-1.源极电极接触区域及漏极电极接触区域
也可以是源极电极接触区域SC1具有梳齿形状，漏极电极接触区域DC1具有棒状形状。源极电极接触区域SC1的梳齿形状具有棒状形状。即使在该情况下，棒状形状的前端部分中的源极电极接触区域SC1与漏极电极接触区域DC1之间的距离也为棒状形状的除前端部分以外的部分中的源极电极接触区域SC1与漏极电极接触区域DC1之间的距离以上。
3-2.弧状部
弧状部例如为圆弧形状。但是，弧状部也可以是除圆弧以外的弧状形状。
3-3.组合
可以自由组合上述的变形例。
(第三实施方式)
对第三实施方式进行说明。
1.半导体元件
图21是表示第三实施方式的半导体元件300的层叠构造的图。源极电极S1形成在凹部X1之上。漏极电极D1形成在凹部X2之上。
这里，漏极电极接触区域DC1与第三半导体层130之间的距离Ld大于源极电极接触区域SC1与第三半导体层130之间的距离Ls。漏极电极接触区域DC1与第三半导体层130之间的距离Ld例如为1μm以上且10μm以下。
另外，在将源极电极接触区域SC1、漏极电极接触区域DC1及栅极电极接触区域GC1投影到第二半导体层120的情况下，投影了漏极电极接触区域DC1的区域与投影了栅极电极接触区域GC1的区域之间的距离Ldg大于投影了源极电极接触区域SC1的区域与投影了栅极电极接触区域GC1的区域之间的距离Lsg。
2.第三实施方式的效果
在半导体元件300工作时，漏极电极D1与栅极电极G1之间的电位差(电压)有时充分大于源极电极S1与栅极电极G1之间的电位差(电压)。因此，在第三实施方式中，使漏极电极接触区域DC1与栅极电极接触区域GC1之间的距离Ldg充分大于源极电极接触区域SC1与栅极电极接触区域GC1之间的距离Lsg。对漏极电极D1施加绝对值高的电位，因此漏极栅极间的电场强度强于源极栅极间的电场强度。因此，使距离Ldg充分大于距离Lsg。
(第四实施方式)
对第四实施方式进行说明。
1.半导体元件
图22是表示第四实施方式的半导体元件400的栅极焊盘电极的周边的图。
源极电极S2具有源极接触电极S2c、源极配线电极S2w及源极焊盘电极S2p。源极接触电极S2c与第二半导体层120直接接触。源极配线电极S2w连结源极接触电极S2c与源极焊盘电极S2p。源极焊盘电极S2p是用于与外部电源电连接的电极。
栅极电极G2具有栅极接触电极G2c、栅极配线电极G2w及栅极焊盘电极G2p。栅极接触电极G2c与第四半导体层140直接接触。栅极配线电极G2w连结栅极接触电极G2c与栅极焊盘电极G2p。栅极焊盘电极G2p是用于与外部电源电连接的电极。
源极配线电极S2w在与源极焊盘电极S2p的连结部位具有弯曲为弧状的弯曲部S2r。栅极配线电极G2w在与栅极焊盘电极G2p的连结部位具有弯曲为弧状的弯曲部G2r。
2.绝缘层
图23是表示第四实施方式的半导体元件400的漏极电极露出区域的周边的截面构造的图。如图23所示，半导体元件400除了具有绝缘层IL1之外，还具有绝缘层IL2、绝缘层IL3及绝缘层IL4。绝缘层IL2位于绝缘层IL1之上。绝缘层IL3位于绝缘层IL2之上。绝缘层IL4位于绝缘层IL3之上。
绝缘层IL1及绝缘层IL2的材质为无机电介质膜。无机电介质膜例如为SiO2。另外，绝缘层IL3及绝缘层IL4的材质为有机电介质膜。有机电介质膜例如为聚酰亚胺。在SiO2等硬的膜之上形成有机电介质膜即可。
绝缘层IL2及绝缘层IL3填埋绝缘层IL1与第二半导体层120之间的间隙。绝缘层IL2填埋半导体层的侧面及表面。另外，绝缘层IL2填埋源极电极S1、漏极电极D1及栅极电极G1的接触电极。绝缘层IL4为最上层。
3.第四实施方式的效果
半导体元件400具备高的耐压性。因此，在使用时，有时对半导体元件400施加高电压。像这样，即使在施加了高电压的情况下，也可抑制在弯曲部S2r及弯曲部G2r的周围形成强的电场。另外，认为还缓和绝缘层内的内部应力。
4.变形例
4-1.漏极电极
在漏极电极中，漏极配线电极具有在与漏极焊盘电极的连结部位弯曲为弧状的弯曲部即可。
4-2.焊盘电极的数量
图24是第四实施方式的变形例中的半导体元件的俯视图。如图24所示，栅极焊盘电极G2p以被夹在源极焊盘电极S2p与源极焊盘电极S2p之间的状态配置。另外，半导体元件也可以具有多个源极焊盘电极S2p。即，栅极电极G2、源极电极S2及漏极电极D2中的至少一个也可以具有多个焊盘电极。
图25是表示第四实施方式的变形例中的半导体元件中的栅极焊盘电极的周边的放大图。如图25所示，在连结源极焊盘电极S2p与源极焊盘电极S2p的连结部S2i也形成有弯曲形状S2i1。
4-3.焊盘电极的形状
源极焊盘电极S2p、栅极焊盘电极G2p及漏极焊盘电极中的至少一个的角可以为弯曲形状。
4-4.绝缘层
绝缘层具有无机电介质膜和有机电介质膜中的至少一方即可。例如，绝缘层具有SiO2、SiXNY、SiON、Al2O3、AlN、AlON、ZrO2、ZrN、ZrON、Ta2O3、TaN、TaON、HfO2、HfN2、HfON、TiO2、TiN、TiON、聚酰亚胺中的任一种以上。
4-5.组合
可以自由组合上述的变形例。
(第五实施方式)
对第五实施方式进行说明。
1.半导体元件
半导体元件的基本构造与第一实施方式同样。
第二半导体层120中的位错密度例如为1×106cm-2以上且1×1010cm-2以下。位错密度为5×109cm-2以下即可。另外，第一半导体层110中的位错密度例如为1×106cm-2以上且1×1010cm-2以下。位错密度为5×109cm-2以下即可。
第二半导体层120与第三半导体层130之间的接触面积在栅极宽度方向的每1μm为10μm2以上且200μm2以下。
栅极长度Lg为0.1μm以上且6μm以下。另外，栅极长度Lg也可以为0.3μm以上且5μm以下。并且，栅极长度Lg也可以为1μm以上且4μm以下。
第二半导体层120与第三半导体层130之间的接触面积和耐压满足下式(1)
101x-810≤y≤235x+585.........(1)
x：栅极宽度方向的每1μm的第二半导体层与第三半导体层之间的接触面积
y：耐压。
2.半导体元件的电气特性
第五实施方式的半导体元件中的300V开关下的上升时间(tr)及下降时间(tf)均为3ns以上且30ns以下。
第五实施方式的半导体元件的耐压为1500V以上且20000V以下。另外，半导体元件的耐压也可以为3000V以上且10000V以下。
3.位错密度
为了降低半导体层的位错密度，使用利用溅射形成AlN缓冲层的方法、在基板形成凹凸形状的方法、利用VPE形成几十μm以上的厚膜的方法等即可。
(第六实施方式)
对第六实施方式进行说明。
1.半导体元件
半导体元件的基本构造与第一实施方式同样。
极化超结长度Lpsj为1μm以上且50μm以下。极化超结长度Lpsj也可以为2μm以上且40μm以下。极化超结长度Lpsj还可以为3μm以上且30μm以下。
栅极长度Lg为0.1μm以上且6μm以下。另外，栅极长度Lg也可以为0.3μm以上且5μm以下。并且，栅极长度Lg还可以为1μm以上且4μm以下。
2.半导体元件的电气特性
第六实施方式的半导体元件中的300V开关下的上升时间(tr)及下降时间(tf)均为3ns以上且30ns以下。上升时间(tr)及下降时间(tf)也可以为4ns以上且20ns以下。上升时间(tr)及下降时间(tf)还可以为5ns以上且10ns以下。
第六实施方式的半导体元件中的标准化导通电阻为1mΩ·cm2以上且20mΩ·cm2以下。标准化导通电阻也可以为2mΩ·cm2以上且17mΩ·cm2以下。标准化导通电阻还可以为3mΩ·cm2以上且15mΩ·cm2以下。
(第七实施方式)
对第七实施方式进行说明。
1.半导体元件
半导体元件的基本构造与第一实施方式同样。
有源区域面积为2.2mm2以上且100mm2以下。有源区域面积也可以为2.5mm2以上且90mm2以下。有源区域面积还可以为3mm2以上且80mm2以下。
有源区域面积是电流实际流过第一半导体层110的面积。有源区域面积为从第二半导体层120中的第三半导体层130侧的面积减去源极电极接触区域SC1及漏极电极接触区域DC1的面积和夹在最外侧的源极电极接触区域SC1与第二半导体层120的外周部之间的区域的面积而得的面积。
栅极长度Lg为0.1μm以上且6μm以下。另外，栅极长度Lg也可以为0.3μm以上且5μm以下。并且，栅极长度Lg还可以为1μm以上且4μm以下。
栅极宽度为300mm以上且12000mm以下。栅极宽度也可以为350mm以上且11000mm以下。栅极宽度还可以为400mm以上且10000mm以下。
半导体元件的外周长度为13mm以上且520mm以下。半导体元件的外周长度也可以为15mm以上且500mm以下。半导体元件的外周长度还可以为20mm以上且480mm以下。外周长度为半导体元件的蓝宝石基板Sub1的4条边的长度之和。
2.半导体元件的电气特性
第七实施方式的半导体元件中的300V开关下的上升时间(tr)及下降时间(tf)均为3ns以上且30ns以下。
第七实施方式的半导体元件中的漏极电压Vd为2V时的电流值是30A以上且1200A以下。漏极电压Vd为2V时的电流值是在导通状态下非电流饱和区域的区域的电流值。
(第八实施方式)
1.肖特基势垒二极管
图26是表示第八实施方式的半导体元件500的层叠构造的图。半导体元件500为肖特基势垒二极管。半导体元件500具有蓝宝石基板Sub2、缓冲层Bf2、第一半导体层510、第二半导体层520、第三半导体层530、第四半导体层540、阴极电极C1及阳极电极A1。
缓冲层Bf2形成在蓝宝石基板Sub2之上。第一半导体层510形成在缓冲层Bf2之上。第二半导体层520形成在第一半导体层510之上。第三半导体层530形成在第二半导体层520之上。第四半导体层540形成在第三半导体层530之上。
第一半导体层510、第二半导体层520、第三半导体层530及第四半导体层540为III族氮化物半导体层。第二半导体层520的带隙大于第一半导体层510及第三半导体层530的带隙。第一半导体层510、第二半导体层520及第三半导体层530为未掺杂的半导体层。第四半导体层540为p型半导体层。
阴极电极C1形成在第二半导体层520之上。凹部Y1从第四半导体层540到达第二半导体层520的中途。阴极电极C1形成在凹部Y1之上。
阳极电极A1形成在第四半导体层540之上。凹部Y2从第四半导体层540到达第一半导体层510的中途。阳极电极A1形成为从凹部Y2的底面遍及至第四半导体层540。因此，阳极电极A1与第一半导体层510、第二半导体层520、第三半导体层530及第四半导体层540接触。阳极电极A1与第一半导体层510的底面及侧面、第二半导体层520及第三半导体层530的侧面、第四半导体层540的侧面及上表面接触。
图27是表示第八实施方式的半导体元件500的电极形成区域的图。如图27所示，半导体元件500具有阴极电极C1与第二半导体层520接触的阴极电极接触区域CC1和阳极电极A1与第四半导体层540接触的阳极电极接触区域AC1。
阴极电极C1与第二半导体层520接触的阴极电极接触区域CC1具有梳齿形状。阳极电极A1与第一半导体层510及第四半导体层540接触的阳极电极接触区域AC1具有棒状形状。将阳极电极接触区域AC1投影到第一半导体层510而得的区域的棒状形状配置于将阴极电极接触区域CC1投影到第一半导体层510而得的区域的梳齿形状之间的位置。
极化超结区域是形成有第三半导体层530并且未形成有第四半导体层540的区域中的位于阳极电极接触区域AC1与阴极电极接触区域CC1之间的区域。
2.耐压
在本说明书中肖特基势垒二极管的耐压是指在阳极电极A1与阴极电极C1之间施加了反向的电压Va时阳极电流Ia达到1×10-4A的阳极电压Va的值。
3.变形例
3-1.电极接触区域的形状
也可以是阴极电极接触区域CC1具有棒状形状，阳极电极接触区域AC1具有梳齿形状。即，可以是阴极电极接触区域CC1和阳极电极接触区域AC1中的一方具有梳齿形状，阴极电极接触区域CC1和阳极电极接触区域AC1中的另一方具有棒状形状。
图28是表示第八实施方式的变形例中的半导体元件的电极形成区域的图。阴极电极C1与第二半导体层520接触的阴极电极接触区域CC1具有梳齿形状。阳极电极A1与第一半导体层510及第四半导体层540接触的阳极电极接触区域AC1具有梳齿形状。配置为将阴极电极接触区域CC1投影到第一半导体层510而得的区域的梳齿形状与将阳极电极接触区域AC1投影到第一半导体层510而得的区域的梳齿形状相互不同。
阴极电极接触区域CC1和阳极电极接触区域AC1中的一方的棒状形状(包括梳齿形状的前端的棒状部分)配置在阴极电极接触区域CC1和阳极电极接触区域AC1中的另一方的梳齿形状之间即可。
3-2.阳极电极的接触区域
图29是表示第八实施方式的变形例中的半导体元件600的层叠构造的图(其1)。半导体元件600具有蓝宝石基板Sub2、缓冲层Bf2、第一半导体层510、第二半导体层520、第三半导体层530、第四半导体层540、阴极电极C1及阳极电极A1。阳极电极A1形成在凹部Y3之上。凹部Y3从第四半导体层540到达第二半导体层520的中途。在半导体元件600中，阳极电极A1不与第一半导体层510接触。
图30是表示第八实施方式的变形例中的半导体元件700的层叠构造的图(其2)。半导体元件700具有蓝宝石基板Sub2、缓冲层Bf2、第一半导体层510、第二半导体层520、第三半导体层530、第四半导体层540、阴极电极C1、阳极电极A1及绝缘层750。
绝缘层750覆盖第二半导体层520的一部分、第三半导体层530的侧面及第四半导体层540的一部分。绝缘层750位于第三半导体层530的侧面、第四半导体层540的侧面以及阳极电极A1之间。阳极电极A1与第二半导体层520及第四半导体层540接触，不与第三半导体层530接触。
像这样，阳极电极A1与第一半导体层510或第二半导体层520接触即可。
3-3.阴极电极的接触区域
图31是表示第八实施方式的变形例中的半导体元件800的层叠构造的图(其3)。如图31所示，阴极电极C2与第一半导体层510的底面及侧面和第二半导体层520的侧面及上表面接触。
3-4.极化超结区域
棒状形状的前端部分中的连接从阴极电极接触区域CC1至阳极电极接触区域AC1的最短距离的方向的极化超结区域的长度为棒状形状的除前端部分以外的部分中的连接从阴极电极接触区域CC1至阳极电极接触区域AC1的最短距离的方向的极化超结区域的长度以上。
3-5.阴极电极与第三半导体层之间的距离
阴极电极接触区域CC1与第三半导体层530之间的距离为1μm以上且10μm以下。
3-6.组合
可以自由组合上述的变形例。
(实施方式的组合)
针对从第一实施方式至第八实施方式，存在可以包含变形例在内地自由组合的情况。
(评价试验)
1.实验1
1-1.FET的制作
制造了图32及图33所示那样的简单构造的FET。图32是表示栅极电极接触区域GC1包围源极电极接触区域SC1的情况下的FET的图。图33是表示栅极电极接触区域GC1处于源极电极接触区域SC1与漏极电极接触区域DC1之间的情况下的FET的图。在图33中，栅极电极接触区域GC1未包围源极电极接触区域SC1。
像这样，制造了栅极电极接触区域GC1包围源极电极接触区域SC1的FET和栅极电极接触区域GC1未包围源极电极接触区域SC1的FET。而且，比较了这些FET的漏电流。
1-2.实验结果(漏电流)
图34是表示对FET的漏极电极施加了0.1V时的栅极电压和漏极电流之间的关系的图表。图34的横轴为栅极电压。图34的纵轴为漏极电流。
图35是表示FET的栅极电压和漏极电流之间的关系的图表。图35的横轴为栅极电压。图35的纵轴为漏极电流。如图35所示，在栅极电极G1包围源极电极S1的情况下，FET在栅极电压为-5V以上时工作。即使栅极电压小于-5V，也流动有关断漏电流。关断漏电流为1×10-9A/mm左右。
如图35所示，在栅极电极G1不包围源极电极S1的情况下，FET在栅极电压为-4.5V以上时工作。在栅极电压小于-4.5V的情况下，；流动有1.0×10-6A/mm左右的关断漏电流。像这样，栅极电极G1包围源极电极S1的周围，从而关断漏电流变小2个数量级左右。
图36是表示FET的漏极电压和漏极电流之间的关系的图表。图36的横轴为漏极电压。图36的纵轴为漏极电流。图36示出了栅极电极G1包围源极电极S1的周围的FET的漏极电流。在图36中，示出改变了栅极电压时的漏极电流。如图36所示，越增大栅极电压，则漏极电流越大。
图37是表示FET中的关断时的漏极电压和漏极电流之间的关系的图表。图37的横轴为漏极电压。图37的纵轴为漏极电流。此时的栅极电压为-10V。图37示出栅极电极G1包围源极电极S1的周围的FET的漏极电流。如图37所示，在关断时，流动有1×10-9A/mm左右的漏电流。另外，漏极电压越大，则漏极电流越稍稍变大。
图38是表示FET中的关断时的漏极电压和栅极电流之间的关系的图表。图38的横轴为漏极电压。图38的纵轴为栅极电流。此时的栅极电压为-10V。图38示出栅极电极G1包围源极电极S1的周围的FET的栅极电流。如图38所示，在关断时，流过1×10-9A/mm左右的漏电流。另外，漏极电压越大，则栅极电流越稍稍变大。
如以上那样，在实际制造出的FET中，漏电流被抑制。此外，图35～图38中的电流值按照栅极宽度进行了标准化。
2.实验2
2-1.FET的制作
制作了与第一实施方式的半导体元件100相同的FET。在c面蓝宝石基板之上利用MOCVD法依次层叠了氏温GaN缓冲层、第一未掺杂GaN层、AlGaN层、第二未掺杂GaN层、Mg掺杂pGaN层。低温GaN缓冲层、第一未掺杂GaN层、AlGaN层、第二未掺杂GaN层、Mg掺杂pGaN层的膜厚分别为30nm、1.0μm、47nm、80nm、53nm。低温GaN缓冲层的成膜温度为530℃。第一未掺杂GaN层、AlGaN层、第一未掺杂GaN层的成膜温度为1100℃。使Mg掺杂pGaN层的Mg浓度从5.0×1019cm-3上升至2.0×1020cm-3，提高了Mg掺杂GaN层的表面附近的Mg浓度。
作为栅极电极，从半导体层侧起依次层叠有Ni、Au。作为源极电极、漏极电极，从半导体层侧起依次层叠有Ti、Al、Ni、Au。
作为半导体层的位错密度，使用了三个种类。第一元件的位错密度为5.0×108cm-2。第二元件的位错密度为2.3×109cm-2。第三元件的位错密度为9.0×109cm-2。
2-2.评价方法
图39是在FET的评价中使用的电路图。图40是表示FET的评价中的输出值的图表。漏极电压Vd为300V。
图41是表示FET的上升时间tr及下降时间tf的定义的图。上升时间tr是指漏极电压Vd从最大值的90％下降至10％所花费的时间。下降时间tf是指漏极电压Vd从最大值的10％上升至90％所花费的时间。如图40所示，伴随漏极电压Vd下降，漏极电流Id增加。如图40所示，由于漏极电流Id小幅振动，所以代替漏极电流Id而将漏极电压Vd作为上升时间tr及下降时间tf的基准。
2-3.实验结果(响应时间)
图42是表示FET的特性的表。在实施例1～6中，上升时间为22ns以下。在比较例1中，上升时间为42ns。在实施例1～6中，栅极长度为4μm，而在比较例1中，栅极长度为8μm。
图43是表示FET中的第二未掺杂GaN层(第三半导体层)与Mg掺杂pGaN层(第四半导体层)的接合面积和半导体元件的耐压之间的关系的图表。图43的横轴为栅极宽度方向每1μm的第二未掺杂GaN层(第三半导体层)的面积。图43的纵轴为半导体元件的耐压。
如图43所示，在上述的式(1)成立的区域中，耐压为1500V以上。
101x-810≤y≤235x+585.........(1)
x：栅极宽度方向的每1μm的第二半导体层与第三半导体层之间的接触面积
y：耐压
图44是表示FET的栅极长度和响应时间之间的关系的图表。图44的横轴为栅极长度。图44的横轴为响应时间。如图44所示，处于栅极长度越短、则响应时间越短的趋势。在栅极长度为6μm以下的情况下，上升时间tr及下降时间tf为30ns以下。在栅极长度为4μm以下的情况下，上升时间tr及下降时间tf为20ns以下。
图45是表示FET中的除极化超结区域PSJ1以外的第三半导体层130与第四半导体层140的接合面积和响应时间之间的关系的图表。图45的横轴为第三半导体层130与第四半导体层140的接合面积。图45的纵轴为响应时间。如图45所示，处于第三半导体层130与第四半导体层140的接合面积越小、则响应时间越短的趋势。
图46是表示FET中的位错密度和接合面积之间的关系的图表。图46的横轴为位错密度。图46的纵轴为第三半导体层130与第四半导体层140的接合面积。如图46所示，为了具有大的耐压性，需要增大第三半导体层130与第四半导体层140的接合面积。另外，位错密度越高，则需要取越大的接合面积。
图47是汇总了图46的数据的表。
图48是表示FET中的位错密度和源极漏极间距离之间的关系的图表。图48的横轴为位错密度。图48的纵轴为源极漏极间距离。如图48所示，为了具有大的耐压性，需要增大源极漏极间距离。另外，位错密度越高，则需要将源极漏极间距离取得越大。
图49是汇总了图48的数据的表。
图50是表示FET中的位错密度和响应时间之间的关系的图表。图50的横轴为位错密度。图50的纵轴为响应时间。如图50所示，处于位错密度越低、则上升时间tr及下降时间tf均越短的趋势。特别地，通过位错密度的下降，上升时间tr的改善效果较好。
图51是汇总了图50的数据的表。如图50及图51所示，在位错密度为5×108cm-2以下的情况下，上升时间tr为16ns以下。在位错密度为5×108cm-2以下的情况下，下降时间tf为10ns以下。
2-4.实验结果(导通电阻)
图52是表示FET中的极化超结长度Lpsj和标准化导通电阻之间的关系的图表。图52的横轴为极化超结长度。图52的纵轴为标准化导通电阻。如图52所示，极化超结长度Lpsj越长，则标准化导通电阻越上升。另外，在极化超结长度Lpsj为50μm以下的情况下，标准化导通电阻为20mΩ·cm2以下。在极化超结长度Lpsj为2μm的情况下，标准化导通电阻为1mΩ·cm2左右。
图53是表示FET中的源极漏极间距离和标准化导通电阻之间的关系的图表。图53的横轴为源极漏极间距离。图53的纵轴为标准化导通电阻。如图53所示，源极漏极间距离越长，则标准化导通电阻越上升。另外，在源极漏极间距离为60μm以下的情况下，标准化导通电阻为20mΩ·cm2以下。在源极漏极间距离为11μm的情况下，标准化导通电阻为1mΩ·cm2左右。
2-5.实验结果(位错密度)
图54是表示FET中的位错密度和半导体元件的特性之间的关系的表。如图54所示，位错密度越低，则X射线摇摆曲线的半高宽的值越小。另外，位错密度越低，则薄层电阻(sheet resistance)越小。并且，位错密度越低，则二维空穴气的迁移率越大。薄层电阻受二维电子气的迁移率影响。因此，认为因位错密度变低、结晶性提高而导致二维电子气的迁移率变大。另一方面，二维空穴气的浓度几乎不取决于位错密度。
2-6.实验结果(有源区域)
图55是表示FET的芯片尺寸和漏极电压Vd为2V时的电流值之间的关系的表。如图55所示，芯片尺寸越大，则芯片外周长度、芯片面积、有源区域面积越大。有源区域面积是在导通状态下电流实际流过的半导体的区域。有源区域面积为从元件功能区域FR1的面积减去源极电极及漏极电极与半导体层接触的区域的面积和夹在最外侧的源极电极接触区域与第二半导体层的外周部之间的区域的面积而得的面积。
另外，芯片尺寸越大，则栅极宽度也越大。栅极宽度是指栅极电极G1包围源极电极S1的线的合计长度。
图56是表示FET的有源区域面积和漏极电压Vd为2V时的电流值之间的关系的图表。图56的横轴为有源区域面积。图56的纵轴为漏极电压Vd为2V时的电流值。如图56所示，在有源区域面积为2.2mm2以上的情况下，漏极电压Vd为2V时的电流值为30A以上。在有源区域面积为5.0mm2以上的情况下，漏极电压Vd为2V时的电流值为100A以上。
3.实验3
3-1.FET的制作
制作了与第二实施方式的半导体元件200同样的FET。除极化超结长度Lpsj以外的方面与实验2同样。
3-2.实验结果(极化超结长度)
图57是表示在改变了FET中的极化超结长度Lpsj和源极接触电极S1c与漏极接触电极D1c之间的距离Lsd时的FET的耐压性的表。在图57中，示出改变了前端部分中的极化超结长度Lpsj的最小值和除前端部分以外的部分中的极化超结长度Lpsj的最小值的情况。
图58是表示未改变FET中的极化超结长度Lpsj和源极接触电极S1c与漏极接触电极D1c之间的距离Lsd时的FET的耐压性的表。在图58中，前端部分中的极化超结长度Lpsj与除前端部分以外的部分中的极化超结长度Lpsj相同。
图59是表示FET中的极化超结长度Lpsj和FET的耐压性之间的关系的图表。图59的横轴为极化超结长度Lpsj。图59的纵轴为FET的耐压性。如图59所示，FET的耐压性与极化超结长度Lpsj大致成比例。
像这样，FET的耐压取决于极化超结长度Lpsj的最小值。
4.实验4
4-1.FET的制作
制作了与第三实施方式的半导体元件300同样的FET。除电极与半导体层之间的距离以外的方面与实验2同样。
4-2.实验结果(电极与半导体层之间的距离)
图60是表示FET中的漏极电极接触区域DC1与极化超结面之间的距离和耐压性之间的关系的图表。图60的横轴为漏极电极接触区域DC1与极化超结面之间的距离。图60的纵轴为耐电压。如图60所示，即使在漏极电极接触区域DC1与第三半导体层130之间的距离短到10μm以下的情况下，半导体元件的耐压性也十分高。
图61是表示FET中的极化超结长度Lpsj和半导体元件的耐压性之间的关系的图表。图61的横轴为极化超结长度Lpsj。图61的纵轴为半导体元件的耐压。如图61所示，极化超结长度Lpsj越长，则半导体元件的耐压性越高。在某种程度上，半导体元件的耐压与极化超结长度Lpsj成比例。
5.实验5
5-1.FET的制作
制作了与第四实施方式的半导体元件400同样的FET。除焊盘电极以外与实验2同样。
5-2.实验结果(焊盘电极)
图62是表示FET的漏极电压与漏极电流之间的关系的图表。图62的横轴为漏极电压。图62的纵轴为漏极电流。如图62所示，处于若使栅极电压上升、则漏极电流变大的趋势。在漏极电压约为15V以上时，漏极电流饱和。
图63是表示FET的漏极电压为0.1V时的栅极电压和漏极电流之间的关系的图表。图63的横轴为栅极电压。图63的纵轴为漏极电流。
图64是表示FET关断时的漏极电压和漏极电流之间的关系的图表。图64的横轴为漏极电压。图64的纵轴为漏极电流。栅极电压为-10V。
图65是表示FET关断时的漏极电压和栅极电流之间的关系的图表。图65的横轴为漏极电压。图65的纵轴为栅极电流。栅极电压为-10V。
图62～图65中的电流值按照栅极宽度进行了标准化。
6.实验6
6-1.肖特基势垒二极管的制造
制造了与第八实施方式同样的肖特基势垒二极管。该半导体层的层叠构造及制造条件与实验1同样。制造出改变了极化超结长度Lpsj的元件。
6-2.实验结果(反向恢复电流)
图66是表示极化超结长度Lpsj为20μm的肖特基势垒二极管的反向恢复时间特性的图表。图66的横轴为时间。图66的纵轴为阳极电流。反向恢复时间为21.8ns。反向恢复电流的峰值为5.0A。
6-3.实验结果(正向特性)
图67是表示肖特基势垒二极管的正向特性的图表。图67的横轴为阳极电压。图67的纵轴为阳极电流。如图67所示，具有极化超结长度Lpsj越短、则阳极电流越大的趋势。即，具有极化超结长度Lpsj越短、则标准化导通电阻越小的趋势。
6-4.实验结果(反向特性)
图68是表示肖特基势垒二极管的反向特性的图表。图68的横轴为阴极电压。图68的纵轴为阳极电流。如图68所示，极化超结长度Lpsj越短，则耐压性越低。在极化超结长度Lpsj为15μm、20μm、25μm、30μm、40μm的情况下，耐压性分别约为2000V、2600V、3000V、超过3000V、超过3000V。
6-5.实验结果(极化超结长度)
图69是表示改变了极化超结长度Lpsj和阳极电极接触区域AC1与阴极电极接触区域CC1之间的距离Lac时的肖特基势垒二极管的耐压性的表。在图69中，示出改变了前端部分中的极化超结长度Lpsj的最小值和除前端部分以外的部分中的极化超结长度Lpsj的最小值的情况。
通过将前端部分的极化超结长度Lpsj及距离Lac设为除前端部分以外的极化超结长度Lpsj及距离Lac以上，从而肖特基势垒二极管的耐压提高。
(附注)
1.第一
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；栅极电极与第四半导体层接触的栅极电极接触区域；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；以及漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。将栅极电极接触区域投影到第二半导体层而得的区域包围将源极电极接触区域或漏极电极接触区域投影到第二半导体层而得的区域的周围。
在第二方式的半导体元件中，源极电极接触区域和漏极电极接触区域中的一方具有棒状形状。源极电极接触区域和漏极电极接触区域中的另一方具有梳齿形状。源极电极接触区域和漏极电极接触区域中的一方的棒状形状配置在源极电极接触区域和漏极电极接触区域中的另一方的梳齿形状之间。
在第三方式的半导体元件中，源极电极具有源极配线电极。漏极电极具有漏极配线电极。将源极配线电极投影到第二半导体层而得的区域不与将漏极配线电极投影到第二半导体层而得的区域重叠。
在第四方式的半导体元件中，源极电极具有源极配线电极。漏极电极具有漏极配线电极。栅极电极具有栅极配线电极。将源极配线电极投影到第二半导体层而得的区域和将漏极配线电极投影到第二半导体层而得的区域这两个区域中的一方与将栅极配线电极投影到第二半导体层而得的区域部分地重叠。将源极配线电极投影到第二半导体层而得的区域和将漏极配线电极投影到第二半导体层而得的区域这两个区域中的另一方不与将栅极配线电极投影到第二半导体层而得的区域重叠。
在第五方式的半导体元件中，在将源极配线电极投影到第二半导体层而得的区域和将漏极配线电极投影到第二半导体层而得的区域这两个区域中的一方与将栅极配线电极投影到第二半导体层而得的区域部分地重叠的部位，源极配线电极或漏极配线电极与第一半导体层之间的距离大于栅极配线电极与第一半导体层之间的距离。
在第六方式的半导体元件中，第一半导体层与第二半导体层直接接触。第一半导体层与第二半导体层接触的接触面的形状为长方形。棒状形状的长度方向配置为与长方形的短边平行的方向。
第七方式的装置具有上述的半导体元件。
2.第二
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；栅极电极与第四半导体层接触的栅极电极接触区域；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；以及漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。源极电极接触区域和漏极电极接触区域中的一方具有棒状形状。源极电极接触区域和漏极电极接触区域中的另一方具有梳齿形状。源极电极接触区域和漏极电极接触区域中的一方的棒状形状配置在源极电极接触区域和漏极电极接触区域中的另一方的梳齿形状之间。
在第二方式的半导体元件中，将栅极电极接触区域投影到第二半导体层而得的区域包围将源极电极接触区域或漏极电极接触区域投影到第二半导体层而得的区域的周围。
在第三方式的半导体元件中，源极电极具有源极配线电极。漏极电极具有漏极配线电极。将源极配线电极投影到第二半导体层而得的区域不与将漏极配线电极投影到第二半导体层而得的区域重叠。
在第四方式的半导体元件中，源极电极具有源极配线电极。漏极电极具有漏极配线电极。栅极电极具有栅极配线电极。将源极配线电极投影到第二半导体层而得的区域和将漏极配线电极投影到第二半导体层而得的区域这两个区域中的一方与将栅极配线电极投影到第二半导体层而得的区域部分地重叠。将源极配线电极投影到第二半导体层而得的区域和将漏极配线电极投影到第二半导体层而得的区域这两个区域中的另一方不与将栅极配线电极投影到第二半导体层而得的区域重叠。
在第五方式的半导体元件中，在将源极配线电极投影到第二半导体层而得的区域和将漏极配线电极投影到第二半导体层而得的区域这两个区域中的一方与将栅极配线电极投影到第二半导体层而得的区域部分地重叠的部位，源极配线电极或漏极配线电极与第一半导体层之间的距离大于栅极配线电极与第一半导体层之间的距离。
在第六方式的半导体元件中，第一半导体层与第二半导体层直接接触。第一半导体层与第二半导体层接触的接触面的形状为长方形。棒状形状的长度方向配置为与长方形的短边平行的方向。
第七方式的装置具有上述的半导体元件。
3.第三
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；栅极电极与第四半导体层接触的栅极电极接触区域；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；以及漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。源极电极接触区域和漏极电极接触区域中的一方具有棒状形状。源极电极接触区域和漏极电极接触区域中的另一方具有梳齿形状。源极电极接触区域和漏极电极接触区域中的一方的棒状形状配置在源极电极接触区域和漏极电极接触区域中的另一方的梳齿形状之间。该半导体元件具有极化超结区域，该极化超结区域是形成有第三半导体层并且未形成有第四半导体层的区域中的位于栅极电极接触区域与漏极电极接触区域之间的区域。棒状形状的前端部分中的连接从源极电极接触区域至漏极电极接触区域的最短距离的方向的极化超结区域的长度为棒状形状的除前端部分以外的部分中的连接从源极电极接触区域至漏极电极接触区域的最短距离的方向的极化超结区域的长度以上。
在第二方式的半导体元件中，棒状形状的前端部分为弧状的弧状部。棒状形状的除前端部分以外的部分为直线形状的棒状部。
在第三方式的半导体元件中，棒状形状的前端部分中的连接从源极电极接触区域至漏极电极接触区域的最短距离的方向的极化超结区域的长度相对于棒状形状的除前端部分以外的部分中的连接从源极电极接触区域至漏极电极接触区域的最短距离的方向的极化超结区域的长度为1.05以上。
在第四方式的半导体元件中，棒状形状的前端部分中的源极电极接触区域与漏极电极接触区域之间的距离为棒状形状的除前端部分以外的部分中的源极电极接触区域与漏极电极接触区域之间的距离以上。
第五方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层之上的阴极电极；第四半导体层之上的阳极电极；阴极电极与第二半导体层接触的阴极电极接触区域；以及阳极电极与第四半导体层接触的阳极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。阳极电极与第二半导体层或第一半导体层接触。阴极电极接触区域和阳极电极接触区域中的一方具有棒状形状。阴极电极接触区域和阳极电极接触区域中的另一方具有梳齿形状。阴极电极接触区域和阳极电极接触区域中的一方的棒状形状配置在阴极电极接触区域和阳极电极接触区域中的另一方的梳齿形状之间。该半导体元件具有极化超结区域，该极化超结区域是形成有第三半导体层并且未形成有第四半导体层的区域中的位于阴极电极接触区域与阳极电极接触区域之间的区域。棒状形状的前端部分中的连接从阴极电极接触区域至阳极电极接触区域的最短距离的方向的极化超结区域的长度为棒状形状的除前端部分以外的部分中的连接从阴极电极接触区域至阳极电极接触区域的最短距离的方向的极化超结区域的长度以上。
第六方式的半导体元件具有从第四半导体层到达第二半导体层的第一凹部。阴极电极至少形成在第一凹部之上。
在第七方式的半导体元件中，阴极电极与第一半导体层的侧面及第二半导体层的侧面接触。
第八方式的半导体元件具有阳极电极与第四半导体层接触的阳极电极接触区域和从第四半导体层到达第一半导体层的第二凹部。阳极电极形成在第二凹部之上并且与第一半导体层或第二半导体层接触。
第九方式的半导体元件在第三半导体层及第四半导体层与阳极电极之间具有绝缘层。
第十方式的装置具有上述的半导体元件。
4.第四
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；栅极电极与第四半导体层接触的栅极电极接触区域；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域；以及从第四半导体层到达第二半导体层的第一凹部及第二凹部。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。源极电极形成在第一凹部之上。漏极电极形成在第二凹部之上。漏极电极接触区域与第三半导体层之间的距离大于源极电极接触区域与第三半导体层之间的距离。
在第二方式的半导体元件中，漏极电极接触区域与第三半导体层之间的距离为10μm以下。
在第三方式的半导体元件中，在将源极电极接触区域、漏极电极接触区域及栅极电极接触区域投影到第二半导体层的情况下，投影了漏极电极接触区域的区域与投影了栅极电极接触区域的区域之间的距离大于投影了源极电极接触区域的区域与投影了栅极电极接触区域的区域之间的距离。
第四方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层之上的阴极电极；第四半导体层之上的阳极电极；以及阴极电极与第二半导体层接触的阴极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。阴极电极接触区域与第三半导体层之间的距离为10μm以下。
第五方式的半导体元件具有从第四半导体层到达第二半导体层的第一凹部。阴极电极至少形成在第一凹部之上。
在第六方式的半导体元件中，阴极电极与第一半导体层的侧面及第二半导体层的侧面接触。
第七方式的半导体元件具有：阳极电极与第四半导体层接触的阳极电极接触区域；和从第四半导体层到达第一半导体层的第二凹部。阳极电极形成在第二凹部之上并且与第一半导体层或第二半导体层接触。
第八方式的半导体元件在第三半导体层及第四半导体层与阳极电极之间具有绝缘层。
第九方式的装置具有上述的半导体元件。
5.第五
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；以及第四半导体层之上的栅极电极。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。栅极电极、源极电极及漏极电极中的至少一个具有接触电极、配线电极及焊盘电极。配线电极连结接触电极与焊盘电极。配线电极具有弯曲为弧状的弯曲部。
在第二方式的半导体元件中，栅极电极、源极电极及漏极电极中的至少一个具有多个焊盘电极。
在第三方式的半导体元件中，栅极电极、源极电极及漏极电极具有接触电极、配线电极及焊盘电极。该半导体元件在栅极电极的配线电极与源极电极的配线电极之间具有绝缘层。绝缘层具有第一绝缘层和第一绝缘层之上的第二绝缘层。
在第四方式的半导体元件中，绝缘层具有无机电介质膜和有机电介质膜中的至少一方。
在第五方式的半导体元件中，第一半导体层与第二半导体层直接接触。第一半导体层与第二半导体层接触的接触面的形状为长方形。
第六方式的装置具有上述的半导体元件。
6.第六
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；以及第四半导体层之上的栅极电极。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。位错密度为1×106cm-2以上且1×1010cm-2以下。第二半导体层与第三半导体层之间的接触面积在栅极宽度方向的每1μm为10μm2以上且200μm2以下。
在第二方式的半导体元件中，位错密度为5×109cm-2以下。
在第三方式的半导体元件中，第二半导体层与第三半导体层之间的接触面积和耐压满足下式
101x-810≤y≤235x+585
x：栅极宽度方向的每1μm的第二半导体层与第三半导体层之间的接触面积
y：耐压。
在第四方式的半导体元件中，连接从源极电极接触区域至漏极电极接触区域的最短距离的方向上的第四半导体层的长度亦即栅极长度为6μm以下。300V开关下的上升时间及下降时间均为30ns以下。
第五方式的半导体元件具有上述的半导体元件。
7.第七
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；以及漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。该半导体元件具有极化超结区域，该极化超结区域是形成有第三半导体层并且未形成有第四半导体层的区域中的位于栅极电极接触区域与漏极电极接触区域之间的区域。连接从源极电极接触区域至漏极电极接触区域的最短距离的方向上的极化超结区域的长度亦即极化超结长度为50μm以下。连接从源极电极接触区域至漏极电极接触区域的最短距离的方向上的第四半导体层的长度亦即栅极长度为6μm以下。
在第二方式的半导体元件中，标准化导通电阻为20mΩ·cm2以下。
在第三方式的半导体元件中，300V开关下的上升时间及下降时间均为30ns以下。
第四方式的装置具有上述的半导体元件。
8.第八
第一方式的半导体元件具有：第一半导体层；比第一半导体层靠上层的第二半导体层；比第二半导体层靠上层的第三半导体层；比第三半导体层靠上层的第四半导体层；第二半导体层或第三半导体层之上的源极电极及漏极电极；第四半导体层之上的栅极电极；源极电极与第二半导体层或第三半导体层接触的源极电极接触区域；以及漏极电极与第二半导体层或第三半导体层接触的漏极电极接触区域。第一半导体层、第二半导体层、第三半导体层及第四半导体层为III族氮化物半导体层。第二半导体层的带隙大于第一半导体层及第三半导体层的带隙。第一半导体层、第二半导体层及第三半导体层为未掺杂的半导体层。第四半导体层为p型半导体层。从第二半导体层中的第三半导体层侧的面积减去源极电极接触区域及漏极电极接触区域的面积和夹在最外侧的源极电极接触区域与第二半导体层的外周部之间的区域的面积而得的有源区域面积为2.2mm2以上。
在第二方式的半导体元件中，连接从源极电极接触区域至漏极电极接触区域的最短距离的方向上的第四半导体层的长度亦即栅极长度为6μm以下。
在第三方式的半导体元件中，栅极宽度为300mm以上。
在第四方式的半导体元件中，半导体元件的外周长度为13mm以上。
在第五方式的半导体元件中，上升时间及下降时间均为30ns以下。
在第六方式的半导体元件中，源极电极具有露出于元件外部的源极焊盘电极。漏极电极具有露出于元件外部的漏极焊盘电极。将源极焊盘电极及漏极焊盘电极投影到第二半导体层而得的区域不与第二半导体层的形成区域重叠。
第七方式的半导体元件具有上述的半导体元件。
附图标记说明
100...半导体元件；Sub1...蓝宝石基板；Bf1...缓冲层；110...第一半导体层；120...第二半导体层；130...第三半导体层；140...第四半导体层；S1...源极电极；SC1...源极电极接触区域；D1...漏极电极；DC1...漏极电极接触区域；G1...栅极电极；GC1...栅极电极接触区域。

Claims (9)

1.一种半导体元件，其特征在于，具有：
第一半导体层；
比所述第一半导体层靠上层的第二半导体层；
比所述第二半导体层靠上层的第三半导体层；
比所述第三半导体层靠上层的第四半导体层；
所述第二半导体层或所述第三半导体层之上的源极电极及漏极电极；
所述第四半导体层之上的栅极电极；
所述栅极电极与所述第四半导体层接触的栅极电极接触区域；
所述源极电极与所述第二半导体层或所述第三半导体层接触的源极电极接触区域；
所述漏极电极与所述第二半导体层或所述第三半导体层接触的漏极电极接触区域；以及
从所述第四半导体层到达所述第二半导体层的第一凹部及第二凹部，
所述第一半导体层、所述第二半导体层、所述第三半导体层及所述第四半导体层为III族氮化物半导体层，
所述第二半导体层的带隙大于所述第一半导体层及所述第三半导体层的带隙，
所述第一半导体层、所述第二半导体层及所述第三半导体层为未掺杂的半导体层，
所述第四半导体层为p型半导体层，
所述源极电极形成在所述第一凹部之上，
所述漏极电极形成在所述第二凹部之上，
所述漏极电极接触区域与所述第三半导体层之间的距离大于所述源极电极接触区域与所述第三半导体层之间的距离。
2.根据权利要求1所述的半导体元件，其特征在于，
所述漏极电极接触区域与所述第三半导体层之间的距离为10μm以下。
3.根据权利要求1或2所述的半导体元件，其特征在于，
在将所述源极电极接触区域、所述漏极电极接触区域及所述栅极电极接触区域投影到所述第二半导体层的情况下，
投影所述漏极电极接触区域而得的区域与投影所述栅极电极接触区域而得的区域之间的距离大于投影所述源极电极接触区域而得的区域与投影所述栅极电极接触区域而得的区域之间的距离。
4.一种半导体元件，其特征在于，具有：
第一半导体层；
比所述第一半导体层靠上层的第二半导体层；
比所述第二半导体层靠上层的第三半导体层；
比所述第三半导体层靠上层的第四半导体层；
所述第二半导体层之上的阴极电极；
所述第四半导体层之上的阳极电极；以及
所述阴极电极与所述第二半导体层接触的阴极电极接触区域，
所述第一半导体层、所述第二半导体层、所述第三半导体层及所述第四半导体层为III族氮化物半导体层，
所述第二半导体层的带隙大于所述第一半导体层及所述第三半导体层的带隙，
所述第一半导体层、所述第二半导体层及所述第三半导体层为未掺杂的半导体层，
所述第四半导体层为p型半导体层，
所述阴极电极接触区域与所述第三半导体层之间的距离为10μm以下。
5.根据权利要求4所述的半导体元件，其特征在于，
具有从所述第四半导体层到达所述第二半导体层的第一凹部，
所述阴极电极至少形成在所述第一凹部之上。
6.根据权利要求5所述的半导体元件，其特征在于，
所述阴极电极与所述第一半导体层的侧面及所述第二半导体层的侧面接触。
7.根据权利要求4～6中的任一项所述的半导体元件，其特征在于，具有：
所述阳极电极与所述第四半导体层接触的阳极电极接触区域；和
从所述第四半导体层到达所述第一半导体层的第二凹部，
所述阳极电极形成在所述第二凹部之上并且与所述第一半导体层或所述第二半导体层接触。
8.根据权利要求7所述的半导体元件，其特征在于，具有：
在所述第三半导体层及所述第四半导体层与所述阳极电极之间具有绝缘层。
9.一种装置，其特征在于，
具有权利要求1～8中的任一项所述的半导体元件。
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