CN115346962A - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本发明实施例公开了一种半导体结构，包括：硅通孔以及设置在所述硅通孔外侧的屏蔽结构；所述屏蔽结构包括至少两个非闭合的环绕所述硅通孔的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞，所述环状屏蔽层和所述导电插塞沿所述硅通孔延伸的方向交替分布且依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着集成电路的特征尺寸不断缩小，器件互连密度不断提高，传统的二维封装已经不能满足业界的需求。基于硅通孔(Through Silicon Via，TSV)互连技术的垂直互连叠层封装方式，以其短距离互连和高密度集成的优势，逐渐引领了封装技术发展的趋势。
然而，硅通孔与其附近的金属导电结构半导体结构在传输信号时会存在互相干扰的问题，现有技术中为了解决上述问题，在所述硅通孔的周围设置屏蔽结构，所述屏蔽结构的具体结构和性能还有待优化。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种半导体结构及其制造方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种半导体结构，包括：硅通孔以及设置在所述硅通孔外侧的屏蔽结构；
所述屏蔽结构包括至少两个非闭合的环绕所述硅通孔的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞，所述环状屏蔽层和所述导电插塞沿所述硅通孔延伸的方向交替分布且依次连接构成导电通路；
其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
上述方案中，所述非闭合的环状屏蔽层包括电流流入端和电流流出端，任意相邻两个所述环状屏蔽层的电流流入端和电流流出端的相对位置关系相反以使所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
上述方案中，所述环状屏蔽层的所述电流流入端和所述电流流出端之间的距离小于该环状屏蔽层的线宽。
上述方案中，所述至少两个环状屏蔽层在所述硅通孔延伸的方向上的投影至少部分重合，所述导电插塞在所述硅通孔延伸的方向上的投影落入相邻两个所述环状屏蔽层在所述硅通孔延伸的方向上的投影内。
上述方案中，所述环状屏蔽层的数量在2-6之间。
上述方案中，所述非闭合的环状屏蔽层的形状包括非闭合的圆形或非闭合的多边形。
上述方案中，所述硅通孔的外侧壁和所述环状屏蔽层的内侧壁之间具有间隙，所述间隙的宽度在1-10μm之间。
上述方案中，所述半导体结构还包括金属导电结构，所述金属导电结构包括至少两个金属层以及用于连接相邻两个金属层的至少一个接触孔，所述金属层和所述接触孔沿所述硅通孔延伸的方向交替分布。
上述方案中，所述屏蔽结构中的环状屏蔽层与所述金属导电结构中的金属层在相同的工艺步骤中同时形成，所述屏蔽结构中的导电插塞和所述金属导电结构中的接触孔在相同的工艺步骤中同时形成。10、根据权利要求8所述的半导体结构，其特征在于，所述金属导电结构中的一个金属层穿过所述屏蔽结构中一个环状屏蔽层的非闭合的开口与所述硅通孔电连接。
上述方案中，所述半导体结构还包括：介质层，所述介质层包覆所述硅通孔、所述环状屏蔽层和所述导电插塞。
本发明实施例还提供了一种半导体结构的制造方法，包括：
形成屏蔽结构，所述屏蔽结构包括至少两个非闭合的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞；所述形成屏蔽结构包括：交替形成所述环状屏蔽层和所述导电插塞，且所述环状屏蔽层和所述导电插塞依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反；
在所述屏蔽结构内侧形成硅通孔，以使所述环状屏蔽层环绕所述硅通孔。
上述方案中，所述非闭合的环状屏蔽层包括电流流入端和电流流出端，任意相邻两个所述环状屏蔽层的电流流入端和电流流出端的相对位置关系相反以使所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
上述方案中，所述环状屏蔽层的所述电流流入端和所述电流流出端之间的距离小于该环状屏蔽层的线宽。
上述方案中，所述至少两个环状屏蔽层在所述硅通孔延伸的方向上的投影至少部分重合，所述导电插塞在所述硅通孔延伸的方向上的投影落入相邻两个所述环状屏蔽层在所述硅通孔延伸的方向上的投影内。
上述方案中，所述环状屏蔽层的数量在2-6之间。
上述方案中，在形成所述屏蔽结构的同时形成金属导电结构，所述金属导电结构包括至少两个金属层以及用于连接相邻两个金属层的至少一个接触孔，所述金属层和所述接触孔沿所述硅通孔延伸的方向交替分布。
上述方案中，所述在形成所述屏蔽结构的同时形成金属导电结构，包括：
在相同的工艺步骤中同时形成所述屏蔽结构中的环状屏蔽层与所述金属导电结构中的金属层；
在相同的工艺步骤中同时形成所述屏蔽结构中的导电插塞和所述金属导电结构中的接触孔。
上述方案中，所述半导体结构还包括介质层；所述形成屏蔽结构的步骤包括：
形成介质层；
在所述介质层中形成屏蔽结构，所述介质层包覆所述环状屏蔽层和所述导电插塞。
本发明实施例提供的半导体结构及其制造方法，其中，所述半导体结构包括：硅通孔以及设置在所述硅通孔外侧的屏蔽结构；所述屏蔽结构包括至少两个非闭合的环绕所述硅通孔的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞，所述环状屏蔽层和所述导电插塞沿所述硅通孔延伸的方向交替分布且依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。如此，可以使相邻所述环状屏蔽层产生的感应磁场相互抵消，可以减少屏蔽结构本身对其他器件结构的影响。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为相关技术中提供的半导体结构的示意图；
图2为本发明实施例提供的半导体结构的示意图；
图3a和图3b为本发明实施例提供的半导体结构沿不同方向的截面图；
图4为本发明实施例提供的半导体结构制造方法的流程框图；
图5a-5h为本发明实施例提供的半导体结构制造方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
基于硅通孔(Through Silicon Via，TSV)互连技术的垂直互连叠层封装方式，是将两个或两个以上的半导体芯片堆叠在一起，并通过硅通孔来实现半导体芯片之间的信号传输。
有研究显示，所述硅通孔在大电流下会产生较大的感应磁场，所述感应磁场会影响所述硅通孔附近金属导电结构中的信号传输。同时，所述金属导电结构中传输的信号也会对硅通孔产生干扰。
为了降低所述硅通孔与金属导电结构之间的串扰效应，研究人员们尝试在硅通孔的周围设置屏蔽结构。
图1为相关技术中提供的半导体结构的示意图，如图所示，所述半导体结构包括硅通孔1及环绕所述硅通孔1设置的屏蔽结构2，所述屏蔽结构2包括多个沿所述硅通孔1延伸方向分布的环状屏蔽层21，所述环状屏蔽层21环绕所述硅通孔1设置，所述多个环状屏蔽层21之间通过导电插塞22连接。所述屏蔽结构2可以屏蔽所述硅通孔1在导通高电流的情况下产生的感应磁场，同时所述屏蔽结构2也可以屏蔽周围金属导电结构的信号对所述硅通孔1产生干扰。
然而，上述屏蔽结构2的各个环状屏蔽层21中的电流的流向相同，产生的感应磁场互相叠加，会影响位于其附近的其他器件结构。
基于此，提出了本发明实施例的以下技术方案。
本发明实施例提供了一种半导体结构，包括：硅通孔以及设置在所述硅通孔外侧的屏蔽结构；所述屏蔽结构包括至少两个非闭合的环绕所述硅通孔的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞，所述环状屏蔽层和所述导电插塞沿所述硅通孔延伸的方向交替分布且依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。
图2为本发明实施例提供的半导体结构的示意图，如图所示，所述半导体结构包括硅通孔1及环绕所述硅通孔1设置的屏蔽结构2，所述屏蔽结构2包括至少两个非闭合的环绕所述硅通孔的环状屏蔽层211、212、213、214和用于连接相邻环状屏蔽层的至少一个导电插塞221、222、223。
所述环状屏蔽层211、212、213、214和所述导电插塞221、222、223沿所述硅通孔1延伸的方向交替分布且依次连接构成导电通路，在所述导电通路中，相邻的所述环状屏蔽层中电流流向相反。
在一实施例中，非闭合的所述环状屏蔽层包括电流流入端和电流流出端，所述电流流入端是指电流流入的一端，所述电流流出端是指电流流出的一端；任意相邻两个所述环状屏蔽层的电流流入端和电流流出端的相对位置关系相反以使所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。以相邻的环状屏蔽层212和环状屏蔽层213为例，所述环状屏蔽层212的电流流入端位于其电流流出端的左侧，所述环状屏蔽层213的电流流入端位于其电流流出端的右侧，所述环状屏蔽层213的电流流出端与所述环状屏蔽层212的电流流入端通过导电插塞222连接，使得所述环状屏蔽层212中的电流的流向为逆时针，所述环状屏蔽层213中电流的流向为顺时针。
需要说明的是，图2中标示的电流流向仅是示例，所述导电通路中的电流流向还可以与图2中标示的相反。
所述环状屏蔽层的所述电流流入端和所述电流流出端之间具有一距离s，该距离s的大小会影响所述屏蔽结构对所述硅通孔的屏蔽效果。在一些实施例中，所述距离s小于该环状屏蔽层的线宽。
图2中环状屏蔽层的数量为4个，但不限于此，所述环状屏蔽层的数量还可以为其他数值，优选在2-6之间。
图2中的环状屏蔽层的形状大致呈圆环形，但不限于此，所述环状屏蔽层还可以是其他形状，如边的数量大于或等于4的多边环形。
所述硅通孔的外侧壁和所述环状屏蔽层的内侧壁之间具有一间隙d，所述间隙d的大小会影响所述屏蔽结构的屏蔽效果。在一些实施例中，所述间隙d的宽度在1-10μm之间。
在一实施例中，所述至少两个环状屏蔽层在所述硅通孔延伸的方向上的投影至少部分重合。但不限于此，在其他实施例中，所述至少两个环状屏蔽层在所述硅通孔延伸的方向上的投影不重合。
在一实施例中，所述导电插塞在所述硅通孔延伸的方向上的投影落入相邻两个所述环状屏蔽层在所述硅通孔延伸的方向上的投影内。
可以理解的是，在所述至少两个环状屏蔽层中，各个环状屏蔽层的尺寸、形状、线宽、端点位置都可以相同，也可以不同。
下面，结合图3a-3b示出的具体示例对本发明实施例提供的半导体结构及其积极效果作进一步详细的描述。
图3a和图3b为本发明实施例提供的半导体结构沿不同方向的截面图，其中，图3a为本发明实施例提供的半导体结构沿图3b中B-B’线切割后的截面图，图3b为本发明实施例提供的半导体结构沿图3a中A-A’线切割后的截面图。如图所示，所述半导体结构包括衬底3，所述硅通孔1和屏蔽结构2形成在所述衬底3上。
在一些实施例中，所述衬底可以是硅衬底。在一些其他的实施例中，所述衬底可包括其他半导体元素，例如：锗(germanium)，或包括半导体化合物，例如：碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium phosphide)、及/或锑化铟(indium antimonide)，或其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)，或其组合。
在一些实施例中，所述硅通孔1的直径在2-6μm之间，例如3μm。
所述屏蔽结构2包括环状屏蔽层211、212、213、214和用于连接相邻环状屏蔽层的3个导电插塞221、222、223，所述环状屏蔽层211、212、213、214是非闭合的，如图3a所示。
所述环状屏蔽层211、212、213、214的厚度可以相同也可以不同。在一些实施例中，所述环状屏蔽层211、212、213、214的厚度在0.1-0.5μm之间。
所述半导体结构还包括器件4，所述硅通孔1用于在所述器件4和其他器件之间进行信号传递。
所述器件4可以为存储器，如动态随机存取存储器(DRAM)，或为逻辑芯片等。
在一实施例中，所述半导体结构还包括金属导电结构，所述金属导电结构包括至少两个金属层M0、M1、M2、M3以及用于连接相邻两个金属层的至少一个接触孔V0、V1、V2，所述金属层M0、M1、M2、M3和所述接触孔V0、V1、V2沿所述硅通孔延伸的方向交替分布。
在一实施例中，所述屏蔽结构2中的环状屏蔽层211、212、213、214和所述金属导电结构中的金属层M0、M1、M2、M3在相同的工艺步骤中同时形成，所述屏蔽结构2中的导电插塞221、222、223和所述金属导电结构中的接触孔V0、V1、V2在相同的工艺步骤中同时形成。
具体来说，所述环状屏蔽层211与金属层M0在同一工艺步骤中形成；所述导电插塞221与所述接触孔V0在同一工艺步骤中形成；所述环状屏蔽层212与金属层M1在同一工艺步骤中形成；所述导电插塞222与所述接触孔V1在同一工艺步骤中形成；所述环状屏蔽层213与金属层M2在同一工艺步骤中形成；所述导电插塞223与所述接触孔V2在同一工艺步骤中形成；所述环状屏蔽层214与金属层M3在同一工艺步骤中形成。
需要说明的是，所述金属导电结构的层数相对于所述屏蔽结构的层数可以更多或更少。具体来说，所述金属导电结构包含的金属层的层数和接触孔的个数不限于图3b所示，所述金属层和接触孔的数量可以更多或更少。
为了保证屏蔽性能，在一实施例中，所述环状屏蔽层212的下表面至所述环状屏蔽层214的上表面的距离在1-3μm之间。
在一实施例中，所述金属导电结构中的一个金属层穿过所述屏蔽结构中一个环状屏蔽层的非闭合的开口与所述硅通孔电连接。
如图3a所示，金属层M3穿过环状屏蔽层214的非闭合的开口与所述硅通孔1电连接。
需要说明的是，本发明实施例也可以是其他金属层，如金属层M2、金属层M1、或金属层M0与所述硅通孔1连接。当金属层M2与所述硅通孔1电连接时，所述金属层M2穿过环状屏蔽层213的非闭合的开口与所述硅通孔1电连接。当金属层M1与所述硅通孔1电连接时，所述金属层M1穿过环状屏蔽层212的非闭合的开口与所述硅通孔1电连接。当金属层M0与所述硅通孔1电连接时，所述金属层M0穿过环状屏蔽层211的非闭合的开口与所述硅通孔1电连接。
在一实施例中，所述半导体结构还包括介质层5，所述介质层5包覆所述硅通孔1，所述环状屏蔽层211-213和所述导电插塞221-223。
需要说明的是，所述介质层5并非单层结构，其由多层绝缘材料在多次工艺步骤中形成。
本发明实施例还提供了一种半导体结构的制造方法，如图4所示，所述方法包括以下步骤：
步骤401、形成屏蔽结构，所述屏蔽结构包括至少两个非闭合的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞；所述形成屏蔽结构包括：交替形成所述环状屏蔽层和所述导电插塞，且所述环状屏蔽层和所述导电插塞依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反；
步骤402、在所述屏蔽结构内侧形成硅通孔，以使所述环状屏蔽层环绕所述硅通孔。
下面，结合图5a-5h对本发明实施例的半导体结构的制造方法再做进一步详细的说明。
首先，执行步骤401，形成屏蔽结构2，如图5a-5f所示。所述屏蔽结构2包括至少两个非闭合的环状屏蔽层211-214和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞221-223，所述环状屏蔽层211-214和所述导电插塞221-223沿所述硅通孔1延伸的方向交替分布且依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
在一实施例中，在形成所述屏蔽结构2的同时形成金属导电结构，如图5a-5f所示。所述金属导电结构包括至少两个金属层M0、M1、M2、M3以及用于连接相邻两个金属层的至少一个接触孔V0、V1、V2，所述金属层M0、M1、M2、M3和所述接触孔V0、V1、V2沿所述硅通孔延伸的方向交替分布。
在一具体实施例中，所述在形成所述屏蔽结构2的同时形成金属导电结构，包括：
在相同的工艺步骤中同时形成所述屏蔽结构中的环状屏蔽层与所述金属导电结构中的金属层；
在相同的工艺步骤中同时形成所述屏蔽结构中的导电插塞和所述金属导电结构中的接触孔。
下面，结合图5a-5f详细说明所述屏蔽结构2和金属导电结构的制造过程，需要明确的是，以下叙述的制造过程仅是一种示例，还可以采用其他方法来形成所述屏蔽结构2和金属导电结构。
请参阅图5a，提供衬底3，在所述衬底3上设置器件4，并在器件4的周边沉积金属层M0及环状屏蔽层211；所述金属层M0和环状屏蔽层211在同一工艺步骤中形成，所述金属层M0作为金属导电结构使用。
所述衬底可以是硅衬底。在一些其他的实施例中，所述衬底可包括其他半导体元素，例如：锗(germanium)，或包括半导体化合物，例如：碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium phosphide)、及/或锑化铟(indium antimonide)，或其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)，或其组合。
所述器件4可以为存储器，如动态随机存取存储器(DRAM)，或为逻辑芯片等。
请参阅图5b，在所述衬底3上形成介质层，并在所述介质层内形成导电插塞221和接触孔V0。
所述介质层覆盖所述器件4，所述环状屏蔽层211及金属层M0。
在一具体实施例中，形成所述导电插塞221和接触孔V0，包括：形成贯穿所述介质层的通孔，然后在所述通孔内形成导电材料形成所述导电插塞221和接触孔V0。
请参阅图5c，形成分别与所述导电插塞221和接触孔V0电连接的环状屏蔽层212和金属层M1。
在一具体实施例中，所述环状屏蔽层212和金属层M1在同一步骤工艺中形成。
在一具体实施例中，形成所述环状屏蔽层212和金属层M1，包括：
形成介质层，将所述介质层图案化，在所述图案化的介质层内形成环状屏蔽层212和金属层M1。
请参阅图5d，形成分别与环状屏蔽层212和金属层M1电连接的导电插塞222和接触孔V1。
在一具体实施例中，所述导电插塞222和接触孔V1在同一步骤工艺中形成。
在一具体实施例中，形成所述导电插塞222和接触孔V1，包括：形成覆盖所述环状屏蔽层212和金属层M1的介质层，在所述介质层内形成通孔，然后在所述通孔内形成导电材料形成所述导电插塞222和接触孔V1。
请参阅图5e，形成分别与所述导电插塞222和接触孔V1电连接的环状屏蔽层213和金属层M2。
在一具体实施例中，所述环状屏蔽层213和金属层M2在同一步骤工艺中形成。
在一具体实施例中，形成所述环状屏蔽层213和金属层M2，包括：
形成介质层，将所述介质层图案化，在所述图案化的介质层内形成环状屏蔽层213和金属层M2。
请参阅图5f，形成导电插塞223和接触孔V2，然后在导电插塞223和接触孔V2上形成环状屏蔽层214和金属层M3。
在一实施例中，所述导电插塞223和接触孔V2的形成方法与所述导电插塞222和接触孔V1的形成方法一致。
在一实施例中，环状屏蔽层214和金属层M3的形成方法与所述环状屏蔽层213和金属层M2的形成方法一致。
至此，所述屏蔽结构2制造完成。
所述屏蔽结构2包括4个非闭合的环绕所述硅通孔的环状屏蔽层211、212、213、214和用于连接相邻环状屏蔽层的3个导电插塞221、222、223。
需要说明的是，所述屏蔽结构的环状屏蔽层的数量不限于4个，还可以为其他数值。在一些实施例中，所述环状屏蔽层的数量在2-6之间。
在实际工艺中，圆环状的环状屏蔽层较难实现，从而采用边的数量大于或等于4的多边形来形成所述环状屏蔽层。在形成多边形的环状屏蔽层时，由于光学邻近效应，在曝光的过程中会发生图案的变形，因此通常会借助虚置的辅助图形来得到最终需要的多边形图案。同时，多边形的环状屏蔽层会具有外角环区域，为了减小外角环区域的应力，可以在外角环区域设置辅助图案以减小应力。
请参阅图4及图5g，执行步骤402，在所述屏蔽结构2内侧形成硅通孔1，以使所述环状屏蔽层211、212、213、214环绕所述硅通孔1。
在一实施例中，形成所述硅通孔1，包括：
在所述屏蔽结构2的内侧的介质层内形成一通孔，所述通孔贯穿位于所述屏蔽结构2内侧的介质层；在所述通孔内形成导电材料以形成所述硅通孔1。
在一实施例中，所述硅通孔1贯穿所述衬底3。
在一些实施例中，所述硅通孔的直径在2-6μm之间，例如3μm。
所述硅通孔的外侧壁和所述环状屏蔽层的内侧壁之间具有一间隙d，所述间隙d的大小会影响所述屏蔽结构的屏蔽效果。在一些实施例中，所述间隙d的宽度在1-10μm之间。
在一实施例中，所述在所述屏蔽结构2内侧形成硅通孔1，包括：
形成导电结构(参见图3a)，所述导电结构用于电连接所述硅通孔1及距离所述衬底最远的所述环状屏蔽层214。
在实际工艺中，所述硅通孔位于外围电路区，用于传递垂直堆叠器件之间的信号。
请参阅图5h，在所述环状屏蔽层214及金属层M3之上再形成介质层，并在所述介质层上形成钝化层6。
在一些实施例中，所述钝化层6包括但不限于氧化硅、氮化硅或磷硅玻璃。
需要说明的是，在形成硅通孔后，所述硅通孔上还可以形成金属导电结构以方便信号传输。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种半导体结构，其特征在于，包括：硅通孔以及设置在所述硅通孔外侧的屏蔽结构；
所述屏蔽结构包括至少两个非闭合的环绕所述硅通孔的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞，所述环状屏蔽层和所述导电插塞沿所述硅通孔延伸的方向交替分布且依次连接构成导电通路；
其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
2.根据权利要求1所述的半导体结构，其特征在于，所述非闭合的环状屏蔽层包括电流流入端和电流流出端，任意相邻两个所述环状屏蔽层的电流流入端和电流流出端的相对位置关系相反以使所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
3.根据权利要求2所述的半导体结构，其特征在于，所述环状屏蔽层的所述电流流入端和所述电流流出端之间的距离小于该环状屏蔽层的线宽。
4.根据权利要求1所述的半导体结构，其特征在于，所述至少两个环状屏蔽层在所述硅通孔延伸的方向上的投影至少部分重合，所述导电插塞在所述硅通孔延伸的方向上的投影落入相邻两个所述环状屏蔽层在所述硅通孔延伸的方向上的投影内。
5.根据权利要求1所述的半导体结构，其特征在于，所述环状屏蔽层的数量在2-6之间。
6.根据权利要求1所述的半导体结构，其特征在于，所述非闭合的环状屏蔽层的形状包括非闭合的圆形或非闭合的多边形。
7.根据权利要求1所述的半导体结构，其特征在于，所述硅通孔的外侧壁和所述环状屏蔽层的内侧壁之间具有间隙，所述间隙的宽度在1-10μm之间。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括金属导电结构，所述金属导电结构包括至少两个金属层以及用于连接相邻两个金属层的至少一个接触孔，所述金属层和所述接触孔沿所述硅通孔延伸的方向交替分布。
9.根据权利要求8所述的半导体结构，其特征在于，所述屏蔽结构中的环状屏蔽层与所述金属导电结构中的金属层在相同的工艺步骤中同时形成，所述屏蔽结构中的导电插塞和所述金属导电结构中的接触孔在相同的工艺步骤中同时形成。
10.根据权利要求8所述的半导体结构，其特征在于，所述金属导电结构中的一个金属层穿过所述屏蔽结构中一个环状屏蔽层的非闭合的开口与所述硅通孔电连接。
11.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：介质层，所述介质层包覆所述硅通孔、所述环状屏蔽层和所述导电插塞。
12.一种半导体结构的制造方法，其特征在于，包括：
形成屏蔽结构，所述屏蔽结构包括至少两个非闭合的环状屏蔽层和用于连接相邻两个所述环状屏蔽层的至少一个导电插塞；所述形成屏蔽结构包括：交替形成所述环状屏蔽层和所述导电插塞，且所述环状屏蔽层和所述导电插塞依次连接构成导电通路；其中，所述导电通路中相邻两个所述环状屏蔽层的电流流向相反；
在所述屏蔽结构内侧形成硅通孔，以使所述环状屏蔽层环绕所述硅通孔。
13.根据权利要求12所述的制造方法，其特征在于，所述非闭合的环状屏蔽层包括电流流入端和电流流出端，任意相邻两个所述环状屏蔽层的电流流入端和电流流出端的相对位置关系相反以使所述导电通路中相邻两个所述环状屏蔽层的电流流向相反。
14.根据权利要求13所述的制造方法，其特征在于，所述环状屏蔽层的所述电流流入端和所述电流流出端之间的距离小于该环状屏蔽层的线宽。
15.根据权利要求12所述的制造方法，其特征在于，所述至少两个环状屏蔽层在所述硅通孔延伸的方向上的投影至少部分重合，所述导电插塞在所述硅通孔延伸的方向上的投影落入相邻两个所述环状屏蔽层在所述硅通孔延伸的方向上的投影内。
16.根据权利要求12所述的制造方法，其特征在于，所述环状屏蔽层的数量在2-6之间。
17.根据权利要求12所述的制造方法，其特征在于，在形成所述屏蔽结构的同时形成金属导电结构，所述金属导电结构包括至少两个金属层以及用于连接相邻两个金属层的至少一个接触孔，所述金属层和所述接触孔沿所述硅通孔延伸的方向交替分布。
18.根据权利要求17所述的制造方法，其特征在于，所述在形成所述屏蔽结构的同时形成金属导电结构，包括：
在相同的工艺步骤中同时形成所述屏蔽结构中的环状屏蔽层与所述金属导电结构中的金属层；
在相同的工艺步骤中同时形成所述屏蔽结构中的导电插塞和所述金属导电结构中的接触孔。
19.根据权利要求12所述的制造方法，其特征在于，所述半导体结构还包括介质层；所述形成屏蔽结构的步骤包括：
形成介质层；
在所述介质层中形成屏蔽结构，所述介质层包覆所述环状屏蔽层和所述导电插塞。
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US8079134B2 (en) * 2008-08-01 2011-12-20 International Business Machines Corporation Method of enhancing on-chip inductance structure utilizing silicon through via technology
US8860185B2 (en) * 2012-01-25 2014-10-14 Globalfoundries Singapore Pte Ltd Crack-arresting structure for through-silicon vias
US9679671B2 (en) * 2013-07-12 2017-06-13 University Of Florida Reasearch Foundation, Inc. Low ohmic loss radial superlattice conductors
US20180323369A1 (en) * 2017-05-02 2018-11-08 Micron Technology, Inc. Inductors with through-substrate via cores

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