CN115346922A - 集成电路及其形成方法 - Google Patents

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CN
China
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semiconductor
source
transistor
nanostructures
drain region
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林志昌
姚茜甯
陈仕承
张荣宏
庄宗翰
江国诚
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明的实施例提供了集成电路及其形成方法。集成电路包括第一纳米结构晶体管，第一纳米结构晶体管包括：多个第一半导体纳米结构，位于衬底上方；和源极/漏极区，与每个第一半导体纳米结构接触。集成电路包括第二纳米结构晶体管，第二纳米结构晶体管包括：多个第二半导体纳米结构；和第二源极/漏极区，与一个或者多个第二半导体纳米结构接触，但是不与一个或者多个其他第二半导体纳米结构接触。

Description

集成电路及其形成方法
技术领域
本发明的实施例涉及集成电路及其形成方法。
背景技术
在包括智能电话、平板电脑、台式计算机、手提计算机的电子器件和许多其他种类的电子器件中，一直存在提升计算能力的需求。集成电路向这些电子器件提供计算能力。在集成电路中提升计算能力的一种方法是，增加晶体管的、和可以包含在半导体衬底的给定区域中的其他集成电路部件的数量。
纳米结构晶体管可以帮助提升计算能力，因为纳米结构晶体管可以非常小，并且可以具有比传统晶体管改进的功能。纳米结构晶体管可以包括多个半导体纳米结构(例如纳米线、纳米片等)，其用作晶体管的沟道区。
发明内容
根据本发明的实施例的一个方面，提供了一种集成电路，包括：衬底；第一晶体管，位于衬底上方，并且第一晶体管包括：多个堆叠的第一半导体纳米结构，对应于第一晶体管的沟道区；和第一源极/漏极区，与每个第一半导体纳米结构接触；以及第二晶体管，位于衬底上方，并且第二晶体管包括：多个堆叠的第二半导体纳米结构；和第二源极/漏极区，与第二半导体纳米结构的最高第二半导体纳米结构接触，并且具有高于第二半导体纳米结构的最低第二半导体纳米结构的底面。
根据本发明的实施例的另一个方面，提供了一种集成电路，包括：衬底；第一晶体管，位于衬底上方，并且包括：多个堆叠的第一半导体纳米结构；第一栅极金属，围绕每个第一半导体纳米结构；和第一源极/漏极区，与第一半导体纳米结构的最高第一半导体纳米结构接触，并且与第一半导体纳米结构的最低第一半导体纳米结构电隔离。
根据本发明的实施例的又一个方面，提供了一种形成集成电路的方法，包括：在衬底上方形成第一晶体管的多个第一半导体纳米结构；在衬底上方形成第二晶体管的多个第二半导体纳米结构；在衬底上方生长外延半导体层，并且外延半导体层与多个第一半导体纳米结构的底部第一半导体纳米结构接触；在外延半导体层上方形成第一晶体管的第一源极/漏极区，并且第一源极/漏极区与多个第一半导体纳米结构的最高第一半导体纳米结构接触，其中，第一源极/漏极区具有高于第一半导体纳米结构的最低第一半导体纳米结构的底面；以及形成与所有第二半导体纳米结构接触的第二晶体管的第二源极/漏极区，并且第二源极/漏极区具有低于第一源极/漏极区的底面的底面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A-图1D是根据一些实施例的集成电路的视图；
图2A-图2L是根据一些实施例的处于不同工艺阶段的集成电路的截面图；
图3是根据一些实施例的用于形成集成电路的工艺的流程图。
具体实施方式
在以下描述中，针对集成电路管芯内的各种层和结构描述了很多厚度和材料。具体的尺寸和材料对于各个实施例而言以示例的方式给出。本领域技术人员将认识到，根据本发明，可以在很多情况下使用其他尺寸和材料而不背离本发明的范围。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在以下描述中，阐述了某些特定细节，以提供对本发明的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本发明。在其他情况下，与电子组件和制造技术相关的众所周知的结构没有进行详细描述，以避免不必要地混淆本发明的实施例的描述。
除非上下文另有要求，否则在整个说明书和随后的权利要求书中，词语“包括”及其变体，例如“包括”和“包含”，应以开放、包含的意义解释，即意指“包括但不限于”。
诸如第一、第二、和第三的序数的使用不一定暗示排序的秩序感，而可能仅是行为或者结构的多个实例之间的区分。
在整个说明书中对“一个实施例”或者“实施例”的引用意指结合该实施例描述的特定特征、结构、或者特性包括在至少一个实施例中。因此，在整个说明书中的各个地方出现的短语“在一个实施例中”或者“在实施例中”或者“在一些实施例中”不一定全部指的是同一实施例。另外，可以以任何合适的方式在一个或者多个实施例中对特定的特征、结构、或者特性进行组合。
如在本说明书和所附权利要求中所使用的，单数形式“一个”、“一”和“所述”包括复数指示物，除非内容另有明确规定。还应注意，术语“或”通常以其包括“和/或”的含义使用，除非内容另有明确规定。
本发明的实施例提供具有纳米结构晶体管的集成电路，所述纳米结构晶体管具有不同的有效沟道宽度，同时具有基本相同的面积消耗。每个晶体管具有对应于晶体管沟道区的多个堆叠的纳米结构。每个晶体管的有效沟道宽度对应于所堆叠的纳米结构的组合宽度。每个晶体管最初具有相同数量的堆叠的纳米结构。晶体管的有效沟道宽度通过形成源极/漏极区以仅连接至选定数量的堆叠的纳米结构来调整。源极/漏极区的深度通过选择性地实施这样的外延生长来控制：该外延生长能够有效地延伸将较少沟道连接至源极/漏极区的区域中的衬底高度。连接至晶体管源极/漏极区的纳米结构的数量越多，晶体管的有效沟道宽度就越大。
如上所述选择性地控制有效沟道宽度，使得能够形成具有特定特性的晶体管或者晶体管组。例如，低功率器件可以通过减少连接至源极/漏极区的沟道数量来形成。更高速的器件可以通过将更多的沟道连接至源极/漏极区来形成。另外，具有不同有效沟道宽度的晶体管可以占据基本相同数量的衬底面积。结果是一种具有专用高速器件和低功率器件、但并未增加设计复杂性、也没有面积损失的集成电路。器件性能和晶圆良率得到提高。
图1A是根据一些实施例的集成电路100的截面图。集成电路100包括衬底102。集成电路还包括四个晶体管104a、104b、104c、和104d。如以下将更详细阐述的，晶体管104a-104d包括不同的有效沟道宽度，但并未消耗实质上不同量的集成电路面积。
晶体管104a-104d可以对应于全环栅晶体管。全环栅晶体管结构可以通过任何合适的方法来图案化。例如，所述结构可以使用一种或者多种光刻工艺来图案化，包括双重图案化或者多重图案化工艺。通常，双重图案化或者多重图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方，并且使用光刻工艺进行图案化。间隔件使用自对准工艺形成在图案化的牺牲层旁边。然后去除牺牲层，之后可以使用所剩的间隔件来图案化全环栅结构。另外，全环珊晶体管104a-104d可以各自包括对应于晶体管104a-104d的沟道区的多个半导体纳米结构。纳米结构可以包括纳米片、纳米线、或者其他类型的纳米结构。
在一些实施例中，衬底102包括位于至少表面部分上的单晶半导体层。衬底102可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、和InP。在本文所描述的示例性工艺中，衬底102包括Si，但是可以使用其他半导体材料而不背离本发明的范围。
晶体管104a包括多个纳米结构106a。纳米结构106a沿着垂直方向或者Z方向堆叠。在图1A的示例中，存在三个堆叠的纳米结构106a。然而，在实践中，可以仅有两个堆叠的纳米结构106a，或者可以具有多于三个的堆叠的纳米结构106a，而不背离本发明的范围。纳米结构106a对应于晶体管104a的沟道区。
纳米结构106a可以包括一层或者多层Si、SiGe、或者其他半导体材料。其他半导体材料可以用于纳米结构106a而不背离本发明的范围。在本文所描述的非限制性示例中，纳米结构106a是硅。纳米结构106a的垂直厚度可以在3nm和10nm之间。半导体纳米结构106a可以彼此分隔开3nm至15nm。其他厚度和材料可以用于纳米结构106a而不背离本发明的范围。
晶体管104a包括栅极金属108a。栅极金属108a围绕纳米结构106a。栅极金属108a对应于栅极电极，或者它们对应于构成衬底102的栅极电极的金属之一。栅极金属108a可以包括氮化钛、钨、钽、氮化钽、氮化铝钽、钌、钴、铝、钛、或者其他合适导电材料中的一者或者多者。栅极金属108a可以具有沿着X方向在5nm和150nm之间的长度。其他材料和厚度可以用于栅极金属108a而不背离本发明的范围。
晶体管104a包括源极/漏极区110a。源极/漏极区110a与每个纳米结构106a都接触。每个纳米结构106a沿着X方向在源极/漏极区110a之间延伸。源极/漏极区110a包括半导体材料。在N型晶体管的情况下，源极/漏极区110a可以掺杂有N型掺杂剂种类。N型掺杂剂种类可以包括P、As、或者其他N型掺杂剂种类。在P型晶体管的情况下，源极/漏极区110a可以掺杂有P型掺杂剂种类。P型掺杂剂种类可以包括B或者其他P型掺杂剂种类。掺杂可以在外延生长期间原位实施。源极/漏极区110a可以包括其他材料和结构而不背离本发明的范围。在N型晶体管的情况下，源极/漏极区110a可以包括Si、SiC、或者其他半导体材料。在P型晶体管的情况下，源极/漏极区110a可以包括Si、SiC、或者其他半导体材料。
晶体管104a包括栅极电介质(未示出)。栅极电介质位于栅极金属108a和纳米结构106a之间。栅极电介质围绕纳米结构106a。栅极金属108a围绕栅极电介质。
在一些实施例中，栅极电介质包括高K栅极介电层和界面栅极介电层。界面栅极介电层是低K栅极介质层。界面栅极介电层与纳米结构106a接触。高K栅极介电层与低K栅极介电层和栅极金属108a接触。界面栅极介电层位于纳米结构106a和高K栅极介电层之间。低K栅极介电层可以称为界面栅极介电层。
界面栅极介电层可以包括介电材料，例如氧化硅、氮化硅、或者其他合适介电材料。界面介电层可以包括相对于诸如氧化铪的高K电介质或者可以在晶体管的栅极电介质中使用的其他高K介电材料而言的相对低K电介质。
高K栅极介电层包括一层或者多层介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适高k介电材料、和/或其组合。高k电介质的厚度在约1nm至约3nm的范围内。其他厚度、沉积工艺、和材料可以用于高K栅极介电层而不背离本发明的范围。高K栅极介电层可以包括第一层和第二层，所述第一层包括具有包括La和Mg的偶极子掺杂的HfO2，所述第二层包括具有结晶的更高KZrO层。
晶体管104a包括内部间隔件114。内部间隔件114可以包括氧化硅、氧氮化硅、碳氮化硅、氧碳氮化硅、氟掺杂硅酸盐玻璃(FSG)、低K介电材料、或者不背离本发明的范围的其他介电材料。内部间隔件114将栅极金属108a与源极/漏极区110a物理分隔开。这防止了栅极金属108a和源极/漏极区110a之间的短路。内部间隔件114可以具有在2nm和10nm之间的厚度。其他材料、尺寸、和结构可以用于内部间隔件114而不背离本发明的范围。内部间隔件可以具有在2nm和10nm之间的厚度。
晶体管104a包括源极/漏极接触件111a。每个源极/漏极接触件111a位于相应的源极/漏极区110a上方，并且电连接至相应的源极/漏极区110a。电信号可以通过源极/漏极接触件111a施加至源极/漏极区110a。源极/漏极接触件111a可以包括导电材料，例如钨、钴、钌、钛、铝、钽、或者其他合适导电材料。源极/漏极接触件可以具有沿着X方向在5nm和50nm之间的宽度。
晶体管104a可以包括硅化物(未示出)。硅化物形成在源极/漏极区110a的顶部。源极/漏极接触件111a定位成与硅化物接触。硅化物促进源极/漏极接触件111a和源极/漏极区110a之间的良好电连接。硅化物可以包括硅化钛、硅化铝、硅化镍、硅化钨、或者其他合适硅化物。源极/漏极接触件111a可以具有在5nm和50nm之间的宽度。
晶体管104a包括外延半导体层118a。外延半导体层118a可以包括本征半导体材料。外延半导体层118a可以在蚀刻工艺在衬底102中形成凹进之后、利用外延生长工艺从衬底102来形成。外延层118a具有低于底部半导体纳米结构106a的底面的顶面。外延半导体层118a可以包括与衬底102相同的半导体材料，或者可以包括不同的半导体材料。外延半导体层118a可以包括硅、硅锗、或者其他合适的半导体材料。
晶体管104a还包括位于源极/漏极区110a下方的介电隔离结构120a。特别地，相应的介电隔离结构120a定位在半导体衬底102和每个源极/漏极区110a之间。介电隔离结构120a可以定位成与半导体衬底102的顶面和源极/漏极区110a的底面126a接触。
介电隔离结构120a定位成与外延半导体区118a直接接触。源极/漏极区110a与介电隔离结构120a直接接触。介电隔离结构120a可以包括SiN、SiON、SiOCN、SiOC、SiCN、SiO、AlO、HfO、或者其他合适介电材料。介电隔离结构120a可以具有在1nm和15nm之间的厚度。该厚度可以足够厚，以确保基本上没有泄漏电流，但是不可太厚至不利地影响将在其上形成的源极/漏极区的潜在厚度。其他厚度和材料可以用于介电隔离结构120a而不背离本发明。
介电隔离结构120a的存在确保泄漏电流不会从源极/漏极区110a流入半导体衬底102中。这可以通过基本上消除泄漏电流而大大提高第一晶体管104a的效率。这降低了功耗和发热。
晶体管104a包括一对介电层124和125。介电层124和125可以共同用作定位在栅极电极108a和源极/漏极接触件111a之间的栅极间隔件层。介电层124可以定位成与栅极金属108a接触，并且可以包括SiN、SiON、SiOCN、SiCN、或者其他合适介电材料。介电层125可以包括氧化硅或者其他合适介电材料。介电层124可以包括比两层更少或者更多的介电层。
晶体管104a可以通过将电压施加至源极/漏极区110a和栅极金属108a来操作。电压可以通过源极/漏极接触件111a施加至源极/漏极区110a。电压可以通过图1A中未示出的栅极接触件施加至栅极金属108a。可以对电压进行选择，以导通晶体管104a或者关断晶体管104a。当晶体管104a导通时，电流可以通过每个纳米结构106a在源极/漏极区110a之间流动。当晶体管104a关断时，电流不流过纳米结构106a。
在晶体管104a中，每个半导体纳米结构106a与源极/漏极区110a接触。因此，当晶体管104a导通时，每个半导体纳米结构106a在源极/漏极区110a之间传递电流。源极/漏极区110a的底面126a低于最低半导体纳米结构106a的底面。
晶体管104a具有与沿着X方向在源极/漏极区108a之间的距离相对应的沟道长度。晶体管104a具有与每个半导体纳米结构106a的宽度之和相对应的有效沟道宽度。单个半导体纳米结构106a的宽度对应于半导体纳米结构106a沿着Y方向的尺寸。因此，由于存在与源极/漏极区110a接触的三个半导体纳米结构106a，因此晶体管104a的总有效沟道宽度是单个半导体纳米结构106a的宽度的三倍。
流过晶体管的电流量部分地基于晶体管的沟道宽度。如果将相同的电压施加至除了沟道宽度外其他都相同的两个晶体管的端子上，则具有较宽沟道的晶体管将比具有较窄沟道的晶体管通过更大的电流。具有较窄沟道的晶体管将比具有较宽沟道的晶体管消耗更少的功率。具有更宽沟道的晶体管将能够更快地导通和关断。
包括具有不同沟道宽度的晶体管以提供一些消耗更少功率的晶体管和其他具有更快性能的晶体管，对于集成电路而言可能是有益的。如上所述，这可以通过具有一些具有不同宽度的晶体管来实现。实现此目的的一种解决方案是形成一些比其他晶体管占据更大衬底面积的晶体管。然而，这存在为了提供具有宽沟道的晶体管而潜在地消耗更大量面积的缺点。
集成电路100提供的晶体管具有不同有效沟道宽度，同时消耗基本相同量的面积。这是通过将不同数量的堆叠半导体纳米结构连接至晶体管的源极/漏极区来实现的。虽然每个晶体管可以包括相同数量的堆叠半导体纳米结构，但是具有较小沟道宽度的晶体管可以通过仅将半导体纳米结构的总可用数量的一个子集选择性地连接至晶体管的源极/漏极区来形成。
在图1A中，晶体管104b-104d具有许多与晶体管104a相同类型的组件和结构。晶体管104b-104d的在晶体管104a中具有类似结构的结构用相同的附图标记来标注，但是具有不同的后缀字母。例如，晶体管104b包括半导体纳米结构106b，晶体管104c包括半导体纳米结构106c，而晶体管104d包括半导体纳米结构106d。在描述晶体管104b-104d时，将强调晶体管104b-104d与晶体管104a之间的差异，而不会描述与晶体管104a相关的结构可能基本相似的结构。
在一个实施例中，晶体管104a和104d具有彼此相同的第一导电类型。晶体管104b和104c具有彼此相同的第二导电类型。第二导电类型与第一导电类型相反。在一个示例中，第一导电类型是N型，而第二导电类型是P型。因此，晶体管104a和104d的源极/漏极区110a和110d可以掺杂有N型掺杂剂，而晶体管104b和104c的源极/漏极区110b和110c可以掺杂有P型掺杂剂。晶体管104a和104d与晶体管104b和104c之间可能存在其他掺杂差异。
在图1A中，晶体管104a和104b具有基本相同的有效沟道宽度。这是因为晶体管104a和104b都具有相同数量(三个)的连接在源极/漏极区110a和110b之间的半导体纳米结构106a和106b。晶体管104b可能不同于晶体管104a之处在于，晶体管104a包括位于源极/漏极区110a和外延半导体区118a之间的介电隔离结构120a，而晶体管104b在源极/漏极区110b和外延半导体区118b之间不包括类似的介电隔离结构。其原因之一是，源极/漏极区110b可能存在与外延半导体区118b的结晶失配，其将有益应变赋予源极/漏极区110b。应变可以提高源极/漏极区110b的导电性。因此，在一些情况下，P型晶体管104b可以不包括将源极/漏极区110b与外延半导体区118b隔离的介电隔离结构。在其他情况下，P型晶体管104b也可以包括类似于晶体管104a的介电隔离结构120a的介电隔离结构。
晶体管104c和104d具有比晶体管104a和104b更小的有效沟道宽度。这是因为晶体管104c和104d的最低半导体纳米结构106c和106d没有连接至源极/漏极区110c和110d。晶体管104c和104d的外延半导体区118c和118d具有比晶体管104a和104b的外延半导体区118a和118b更大的高度。特别地，外延半导体区118c和118d与最低半导体纳米结构106c和106d接触。
介电隔离结构120c和120d定位在外延半导体区118c和118d上。介电隔离结构120c和120d的顶面高于晶体管104c和104d的最低半导体纳米结构106c和106d的顶面128c和128d。关于用于形成介电隔离结构120a-120d和外延半导体区118a-118d的材料和工艺的进一步细节在关于图2C-图2E中提供。
源极/漏极区110c和110d形成在介电隔离结构120c和120d的顶部。由于介电隔离结构120c和120d的顶面高于最低半导体纳米结构106c和106d的顶面128c和128d，因此源极/漏极区110c和110d不接触最低半导体纳米结构106c和106d。换句话说，源极/漏极区110c和110d的底面126c和126d高于最低半导体纳米结构106c和160d的顶面128c和128d。结果是，晶体管104c和104d的最低半导体纳米结构106c和106d不用作晶体管104c和104d的沟道区。因此，晶体管104c和104d的总有效沟道宽度是单个半导体纳米结构106c或106d的宽度的两倍。在图1A的示例中，晶体管104c和104d的有效沟道宽度是晶体管104a和104b的有效沟道宽度的三分之二。
在一些实施例中，晶体管104c和104d可以形成为根据可用半导体纳米结构的总数量和设计选择，使得最低半导体纳米结构106c和106d的两个或者更多个不连接至源极/漏极区110c和110d。
图1B是根据一些实施例的集成电路100的简化俯视图。图1B的俯视图说明了根据图1A所示原理的晶体管的两个单元。特别地，第一单元130设计成用于速度。因此，第一单元130包括如关于图1A所描述的具有相对较宽的有效沟道宽度的晶体管104a和晶体管104b。第二单元132设计成用于降低功耗。因此，第二单元132包括如关于图1A所描述的具有相对较小的有效沟道宽度的晶体管104c和晶体管104d。
在图1B中，栅极金属108a-108d示出为用于所有四个晶体管的单个相接的栅极金属。在实践中，栅极金属108a-108d可以彼此相接或者可以彼此电隔离。图1B还示出了栅极金属108a-108d两侧的源极/漏极区110a-110d。在实践中，晶体管104a-104d可以布置成不同于图1B中所示，并且包括为了简单起见而未示出于图1B中的另外的组件。
图1C是根据一些实施例的沿着切割线C截取的图1A的集成电路100的截面图。图1C示出了将源极/漏极区110a-110d彼此分隔开的混合鳍部结构136。在图1C中，混合鳍部结构136示出为单层。然而，在实践中，混合鳍部结构136可以包括多层。混合鳍部结构136的介电材料可以包括SiN、SiON、SiOCN、SiOC、SiCN、SiO、AlO、HfO、或者其他合适介电材料中的一种或者多种。混合鳍部结构136的宽度可以小于浅沟槽隔离区134的宽度。
在一个实施例中，混合鳍部结构136包括第一介电层、第二介电层、和高K介电层。在一些实施例中，第一介电层包括氮化硅。在一些实施例中，第二介电层包括氧化硅。高K介电层可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适高k介电材料、和/或其组合。高K介电层可以称为用于混合鳍部结构136的头盔层。其他材料和结构可以用于介电层而不背离本发明的范围。
图1C还示出了混合鳍部结构136下方的衬底102中的浅沟槽隔离区134。用于浅沟槽隔离区134的介电材料可以包括氧化硅、氮化硅、氧氮化硅(SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(FSG)、或者低K介电材料。其他材料和结构可以用于浅沟槽隔离区134而不背离本发明的范围。
图1C还示出了与源极/漏极区110a-110d电接触的源极/漏极接触区111a-111d。虽然图1C将源极/漏极接触区111a-111d示出为单个相接结构，但是在实践中，源极/漏极接触区111a-111d可以包括单个相接结构或者电隔离结构。图1C还示出了源极/漏极区110a和110b与源极/漏极区110c和110d相比沿着垂直方向Z具有更大尺寸。
图1D是根据一些实施例的沿着切割线D截取的图1A的集成电路100的截面图。图1D的视图示出了栅极电极108a-108d围绕半导体纳米结构106a-106d。如先前关于图1B所描述的，栅极金属108a-108d可以是单个相接的栅极金属或者可以彼此电隔离。
图1D还示出了半导体纳米结构106a-106d沿着Y方向的宽度W。在一些实施例中，宽度W在5nm和20nm之间。然而，其他尺寸可以用于半导体纳米结构106a-106d的宽度W而不背离本发明的范围。晶体管的有效宽度Weff可以由以下关系式给出：
Weff＝n*W,
其中n是电连接至晶体管的源极/漏极区的半导体纳米结构的数量。在图1A的示例中，晶体管104a和104b的n＝3，而晶体管104c和104d的n＝2。在另一个公式中，晶体管的有效宽度可以由以下关系式给出：
Weff＝n*(W+H),
其中H是单个半导体纳米结构的垂直高度或者厚度。在一些实施例中，H可以在3nm和10nm之间，尽管可以使用H的其他值而不背离本发明的范围。
图1D示出了本发明的原理的益处。晶体管104a和104b与晶体管104c和104d相比具有不同的有效沟道宽度，但是晶体管104a-104d中的每个具有基本相同的尺寸和Y方向。这可以大大简化用于形成集成电路100的布局和工艺构想。
图2A-图2L是根据一些实施例的处于工艺的中间阶段的集成电路100的截面图。图2A示出了衬底102上的四个不同晶体管104a-104d的位置。衬底102可以包括如关于图1A所描述的材料和结构。
对于每个晶体管104a-104d，集成电路100包括半导体堆叠件。对于每个晶体管104a-104d，半导体堆叠件包括多个半导体纳米结构106a-106d。对于每个晶体管104a-104d，半导体堆叠件包括多个牺牲半导体纳米结构142。半导体纳米结构106a-106d可以具有如关于图1A所描述的材料、成分、和尺寸。牺牲半导体纳米结构位于半导体纳米结构106a-106d之间。下面提供关于牺牲半导体纳米结构142的进一步细节。
集成电路100包括多个伪栅极结构140，每个伪栅极结构140位于相应的半导体堆叠件上方。伪栅极结构140放置在将要放置晶体管104a-104d的栅极电极的位置上。伪栅极结构140位于晶体管104a-104d的沟道区之上，如下文将更详细阐述的。
每个伪栅极结构140包括多晶硅层144。多晶硅层144可以具有在20nm和100nm之间的厚度。多晶硅层144可以通过外延生长、CVD工艺、物理气相沉积(PVD)工艺、或者ALD工艺来沉积。其他厚度和沉积工艺可以用于沉积多晶硅层144而不背离本发明的范围。
每个伪栅极结构140包括在多晶硅层144上的介电层146和在介电层146上的介电层148。在一个示例中，介电层146包括氮化硅。在一个示例中，介电层148包括氧化硅。介电层146和148可以通过CVD来沉积。介电层146可以具有在5nm和15nm之间的厚度。介电层148可以具有在15nm和50nm之间的厚度。其他厚度、材料、和沉积工艺可以用于介电层146和148而不背离本发明的范围。
间隔件层124已经沉积在多晶硅层144以及介电层146和148上。间隔件层可以包括氮化硅、SiOCN、或者其他合适介电层。间隔件层124可以通过CVD、PVD、ALD、或者其他合适工艺来沉积。间隔件层124可以具有在2nm和10nm之间的厚度。间隔件层124可以具有其他材料、沉积工艺、和厚度而不背离本发明的范围。
介电层125已经沉积在间隔件层124上。介电层125可以包括氮化硅、SiOCN、或者其他合适介电层。介电层125可以通过CVD、PVD、ALD、或者其他合适工艺来沉积。介电层125可以具有在2nm和10nm之间的厚度。介电层125可以具有与间隔件层124相同的材料或者不同的材料。另外，可以将间隔件层124和介电层125共同地认为是用于伪栅极140的间隔件层。介电层125可以具有其他材料、沉积工艺、和厚度而不背离本发明的范围。介电层124和125沿着X方向的总厚度可以在3nm和10nm之间。
集成电路100包括位于半导体堆叠件之间的沟槽150。更具体地，形成或者限定半导体堆叠件的工艺可以包括形成沟槽150。沟槽150还延伸至衬底102中。
牺牲半导体纳米结构142包括与半导体纳米结构106a-106d相比不同的半导体材料。在半导体纳米结构106a-106d包括硅的示例中，牺牲半导体纳米结构142可以包括SiGe。在一些实施例中，半导体纳米结构106a-106d和牺牲半导体纳米结构142通过从半导体衬底102交替外延生长工艺来形成。实施交替外延生长工艺直至选定数量的半导体纳米结构106a-106d和牺牲半导体纳米结构142已经形成。
在图2B中，已经实施了凹进步骤，以使牺牲半导体纳米结构142凹进。凹进工艺去除了牺牲半导体纳米结构142的外部而未完全去除牺牲半导体纳米结构142。凹进工艺可以用各向异性蚀刻来实施，所述各向异性蚀刻相对于半导体纳米结构106a-106d和衬底102的材料，选择性地蚀刻牺牲半导体纳米结构142的材料。各向异性蚀刻工艺可以包括定时蚀刻工艺。蚀刻工艺的持续时间选择为仅去除牺牲半导体纳米结构142的一部分，而不完全去除牺牲半导体纳米结构142。
在图2B中，介电间隔件114已经沉积在半导体纳米结构106a-106d的暴露部分之间。特别地，介电间隔件114形成在牺牲半导体纳米结构142已经凹进的位置处。介电间隔件114可以通过ALD工艺、CVD工艺、或者其他合适工艺来沉积。在一个示例中，介电间隔件114包括氮化硅。其他材料和沉积工艺可以用于介电间隔件114而不背离本发明的范围。
在图2C中，外延半导体区118a-d已经分别形成在沟槽150的底部。当形成用于源极/漏极区的沟槽150时，蚀刻工艺可以将沟槽的底部蚀刻至低于最低牺牲半导体纳米结构142的深度，并且进入衬底102中。用于形成外延区118a-118d的外延生长工艺提供衬底102的凹进部分中的半导体材料。
外延半导体区118a-118d可以包括本征半导体材料。外延半导体区118a-118d从衬底102外延地生长。外延半导体区118a-118d可以包括与半导体衬底102相同的材料。在衬底102是Si的示例中，外延区118a-118d可以包括本征Si。在一些实施例中，虽然半导体衬底102可以进行掺杂，但是外延半导体区118a-118d并不进行掺杂。外延半导体区118a-118d可以考虑为是半导体衬底102的一部分。外延半导体区118a-118d对应于在形成沟槽150时进行蚀刻的半导体衬底102的再生长部分。其他工艺和材料可以用于外延半导体区118a-118d而不背离本发明的范围。
在图2D中，掩模152已经形成并且图案化在集成电路100上。图案化之后，掩模152覆盖晶体管104a和104b的区域。掩模152可以包括导电材料，例如钛、铝、钨、或者其他导电材料。掩模152可以包括介电材料，例如氮化硅、氧氮化硅、氧化硅、碳化硅、氧碳化硅、氧碳氮化硅、或者其他合适介电材料。掩模152可以通过ALD、PVD、CVD、或者其他工艺来沉积。掩模152可以使用光刻工艺来图案化。尽管在图2D的视图中未示出，但是掩模152也可以形成在沟槽隔离区134的暴露部分上。
在图2D中，实施第二外延生长工艺。第二外延生长工艺具有增加外延半导体区118c和118d的厚度的功能，因为这些区域未由掩模152覆盖。由于掩模152的存在阻挡外延生长，因此外延半导体区118a和118b不会增加厚度或者高度。第二外延生长工艺还可以使得将本征半导体材料添加至外延半导体区118c和118d。
在一些实施例中，外延半导体区118c和118d具有与最低半导体纳米结构106c和106d的顶面基本齐平的顶面。因此，外延半导体区118c和118d与最低半导体纳米结构106c和106d直接接触。可替代地，外延半导体区118c和118d的延伸可以对应于外延半导体区118c和118d的顶部上新的外延半导体区的形成。
在图2E中，掩模152已经进一步图案化，以仅覆盖晶体管104b的区域，从而暴露先前覆盖的晶体管104a的区域。在图2E中，在掩模152的进一步图案化之后，介电隔离结构120a已经形成在外延半导体区118a的顶面上。介电隔离结构120c已经形成在外延半导体区118c的顶面上。介电隔离结构120d已经形成在外延半导体区118d的顶面上。介电隔离结构120a、120c、和120d可以具有如关于图1A所描述的成分和厚度。由于掩模152的存在，介电隔离区没有形成在晶体管118b处。
介电隔离结构120a、120c、和120d可以通过各种工艺形成。在一个示例中，介电层可以在晶体管104a、104c、和104d的区域处以覆盖沉积的方式来沉积。介电层可以包括氮化硅、Al2O3、或者其他合适介电材料。介电层可以具有在3nm和5nm之间的厚度。介电层可以通过CVD、ALD、PVD、或者其他工艺来沉积。其他材料、厚度、和沉积工艺可以用于介电层而不背离本发明的范围。
在介电层的沉积之后，可以实施掺杂剂注入工艺。掺杂剂原子轰击集成电路100。掺杂剂原子基本上直线向下行进，从而掺杂剂原子可以到达沟槽150底部的介电层部分。掺杂剂原子嵌入至位于沟槽150底部的介电层中。由于掺杂剂原子向下行进，因此伪栅极结构140的侧壁上的介电层部分不接收掺杂剂原子。如将关于图2E进一步详细描述的，掺杂剂原子可以改变位于沟槽150底部的介电层的特性。掺杂剂原子可以包括离子。
在一些实施例中，掺杂剂原子是碳离子。因此，在介电层是氮化硅的示例中，介电层的部分和沟槽150的底部变为SiCN。在另一个示例中，掺杂剂原子是氧离子，使得位于沟槽底部的介电层部分变成SiON。其他合适类型的离子或者粒子可以用于使得介电层相对于位于沟槽150底部的介电层的所转变部分能够选择性地可蚀刻。因此，各种其他材料可以用于介电层和用于掺杂剂原子而不背离本发明的范围。虽然图2E的描述阐述了掺杂剂原子的注入，但是可以使用诸如化合物或者分子的掺杂剂种类。
在图2E中，介电隔离结构120a、120c、和120d已经从位于沟槽150底部的介电层形成。介电隔离结构120a、120c、和120d在关于图2E所描述的离子轰击工艺期间形成。介电隔离结构120a、120c、和120d的形成还可以包括在离子注入之后实施热退火工艺。介电隔离结构120a、120c、和120d定位成与位于沟槽150底部的外延半导体区118a、118c、和118d直接接触。
介电隔离结构120a、120c、和120d可以具有在1nm和15nm之间的厚度。该厚度可以足够厚，以确保基本上没有泄漏电流，但不可太厚至不利地影响将在其上形成的源极/漏极区的潜在厚度。可以使用其他厚度而不背离本发明。其他工艺和材料可以用于形成介电隔离结构120a、120c、和120d。
在图2F中，源极/漏极区110a-110d已经形成在介电隔离结构120a、120c、120d上和外延半导体区118b上。源极/漏极区110a-110d可以从半导体纳米结构106a-106d外延地生长。源极/漏极区110a和110d可以用N型掺杂剂原子原位掺杂。N型晶体管104a和104d的源极/漏极区110a和110d可以包括与半导体纳米结构106a和106d相同的材料。源极/漏极区110b和110c可以用P型掺杂剂原子原位掺杂。P型晶体管104b和104c的源极/漏极区110b和110c可以包括与半导体纳米结构106b和106c相同的材料。可替代地，源极/漏极区110a-110d可以包括与半导体纳米结构106a-106d不同的材料。N型源极/漏极区110a和110d可以在第一外延生长步骤中形成。P型源极/漏极区110b和110c可以在第二外延生长步骤中形成。尽管在图2F中未示出，但是由于外延区118d高于外延区118a，因此源极/漏极区110d可以高于源极/漏极区110a是可能的。尽管在图2F中未示出，但是由于外延区118c高于外延区118b，因此源极/漏极区110c可以高于源极/漏极区110b。
源极/漏极区110a、110c、和110d位于介电隔离结构120a、120c、和120d的顶部正上方。源极/漏极区110b形成在外延半导体区118b的正上方。
在图2G中，晶体管104a-104d的处理完成。图2G的晶体管104a-104d对应于图1A的晶体管104a-104d。已经去除伪栅极结构140的多晶硅层144和介电层146和148。在多晶硅层144去除之后，牺牲半导体纳米结构142使用蚀刻工艺去除，所述蚀刻工艺相对于半导体纳米结构106a-106d选择性地去除牺牲半导体纳米结构142。
在牺牲半导体纳米结构142去除之后，间隙保留在牺牲半导体纳米结构142曾所在的位置处。半导体纳米结构106a-106d暴露。栅极介电层(未示出)沉积在半导体纳米结构106a-106d周围。栅极介电层可以包括界面介电层和高K介电层。界面介电层可以包括厚度在
Figure BDA0003709798720000181
和
Figure BDA0003709798720000182
之间的氧化硅。高K介电层沉积在界面介电层上，并且可以包括氧化铪。高K介电层可以具有在
Figure BDA0003709798720000183
和
Figure BDA0003709798720000184
之间的厚度。栅极介电层的材料可以通过ALD、CVD、或者PVD来沉积。其他结构、材料、厚度、和沉积工艺可以用于栅极介电层而不背离本发明的范围。
在半导体纳米结构106a-106d周围沉积栅极介电层之后，形成栅极电极108a-108d。栅极金属108a-108d可以包括一个或者多个金属层，包括钨、铜、铝、钛、金、钽、氮化钛、氮化钽、或者其他合适材料。栅极金属108a-108d可以通过ALD、PVD、或者CVD来沉积。栅极金属108a-108d填充半导体纳米结构106a-106d周围的所有剩余空间，并且填充通过去除多晶硅层144而腾出的剩余空间。其他材料、厚度、沉积工艺、和结构可以用于栅极电极108a-108d而不背离本发明的范围。在实践中，栅极金属108a和108d可以具有与栅极金属108b和108c不同的成分。特别地，可以将不同数量的层和金属用于栅极电极108a-108d，以实现用于N型晶体管104a和104d以及P型晶体管104b和104c的晶体管的期望阈值电压。
图2H-图2J是根据一些实施例的图2G的晶体管104c的一部分的放大图。图2H-图2J示出了源极/漏极区110c、半导体纳米结构106c、介电隔离结构120c、和介电间隔件结构114的相对位置的一些潜在差异。晶体管104d可以具有与图2H-图2J中晶体管104c所示内容类似的相对位置。
在图2H中，源极/漏极区110c的底面126c与最低半导体纳米结构106c的顶面128c基本齐平。相应地，介电隔离结构120c的顶面与最低半导体纳米结构106c的顶面128c基本齐平。由于在最低半导体纳米结构106c和源极/漏极区110c之间可能存在电流路径的风险，这可能是不期望的配置。在实践中，介电隔离结构120c的顶面可以高于或者低于最低半导体纳米结构106c的顶部。另外，如图2H所示，介电隔离结构120c的顶部可以是或者可以不是基本平坦。
在图2I中，源极/漏极区110c的底面126c低于第二低的半导体纳米结构106c的底面160c，并且高于最低的半导体纳米结构106c的顶面128c。
在图2J中，源极/漏极区110c的底面126c与第二低的半导体纳米结构106c的底面160c基本齐平。在这种情况下，源极/漏极区110c的底面126c与介电间隔件114的顶面基本齐平。
在一些实施例中，仅N型晶体管具有更多数量的有源半导体纳米结构。在其他实施例中，仅P型晶体管具有更多数量的有源半导体纳米结构。在一些实施例中，具有较少数量的有源半导体纳米结构的P型晶体管不包括介电隔离结构。在一些实施例中，仅N型晶体管具有减少数量的有源半导体纳米结构。在一些实施例中，仅P型晶体管具有减少数量的有源半导体纳米结构。
图2K是基本上类似于图1C中所示的视图的集成电路100的截面图。在图2K中，介电结构162已经形成在混合鳍部结构136之一之上。介电结构162将源极/漏极接触件111d与源极/漏极接触件111c电隔离。可以形成其他介电结构162，以将其他源极/漏极接触件彼此隔离。介电结构162可以包括SiN、SiON、SiOCN、SiOC、SiCN、SiO、AlO、HfO、或者其他合适介电材料。
图2L是基本上类似于图1D中所示的视图的集成电路100的截面图。在图2L中，介电结构164已经形成在混合鳍部结构136之一之上。介电结构164将栅极金属108d与栅极金属108c电隔离。可以形成其他介电结构164，以将其他栅极金属彼此隔离。介电结构164可以包括SiN、SiON、SiOCN、SiOC、SiCN、SiO、AlO、HfO、或者其他合适介电材料。
图3是根据一些实施例的用于形成集成电路的方法300的流程图。方法300可以利用关于图1A-图2L所描述的工艺、结构和组件。在302，方法300包括在衬底上方形成第一晶体管的多个第一半导体纳米结构。第一晶体管的一个示例是图1A的晶体管104d。衬底的一个示例是图1A的衬底102。第一半导体纳米结构的一个示例是图1A的半导体纳米结构106d。在304，方法300包括在衬底上方形成第二晶体管的多个第二半导体纳米结构。第二晶体管的一个示例是图1A的晶体管104a。第二半导体纳米结构的一个示例是图1A的半导体纳米结构106a。在306，方法300包括在衬底上方生长外延半导体层，并且与多个第一半导体纳米结构的底部第一半导体纳米结构接触。外延半导体层的一个示例是图1A的外延半导体层118d。在308，方法300包括在外延半导体层上方形成第一晶体管的第一源极/漏极区，并且与多个第一半导体纳米结构的最高第一半导体纳米结构接触，其中，第一源极/漏极区具有高于第一半导体纳米结构的最低第一半导体纳米结构的底面。第一源极/漏极区的一个示例是图1A的源极/漏极区110d。底面的一个示例是图1A的底面126d。在310，方法300包括形成第二晶体管的第二源极/漏极区，其与所有第二半导体纳米结构接触，并且具有低于第一源极/漏极区的底面的底面。第二源极/漏极区的一个示例是图1A的源极/漏极区110a。底面的一个示例是图1A的底面126a。
本发明的实施例提供具有纳米结构晶体管的集成电路，所述纳米结构晶体管具有不同的有效沟道宽度，同时具有基本相同的面积消耗。每个晶体管具有对应于晶体管的沟道区的多个堆叠的纳米结构。每个晶体管的有效沟道宽度对应于所堆叠的纳米结构的组合宽度。每个晶体管最初具有相同数量的堆叠的纳米结构。晶体管的有效沟道宽度通过形成源极/漏极区以仅连接至选定数量的堆叠的纳米结构来调整。源极/漏极区的深度通过选择性地实施这样的外延生长来控制：该外延生长能够有效地延伸将较少沟道连接至源极/漏极区的区域中的衬底高度。连接至晶体管源极/漏极区的纳米结构的数量越多，晶体管的有效沟道宽度就越大。
如上所述选择性地控制有效沟道宽度，使得能够形成具有特定特性的晶体管或者晶体管组。例如，低功率器件可以通过减少连接至源极/漏极区的沟道数量来形成。更高速的器件可以通过将更多的沟道连接至源极/漏极区来形成。另外，具有不同有效沟道宽度的晶体管可以占据基本相同数量的衬底面积。结果是一种具有专用高速器件和低功率器件、但并未增加设计复杂性、也没有面积损失的集成电路。器件性能和晶圆良率得到提高。
在一些实施例中，一种集成电路包括衬底和位于衬底上方的第一晶体管。第一晶体管包括：多个堆叠的第一半导体纳米结构，对应于第一晶体管的沟道区；以及第一源极/漏极区，与每个第一半导体纳米结构接触。集成电路包括位于衬底上方的第二晶体管。第二晶体管包括：多个堆叠的第二半导体纳米结构；以及第二源极/漏极区，与第二半导体纳米结构的最高第二半导体纳米结构接触，并且具有高于第二半导体纳米结构的最低第二半导体纳米结构的底面。
在一些实施例中，第一晶体管包括：第一外延半导体层，从第一源极/漏极区下方的衬底延伸，并且具有低于第一半导体纳米结构的最低第一半导体纳米结构的顶面；和第一介电隔离结构，位于第一外延半导体层和第二源极/漏极区之间；以及，第二晶体管包括：第二外延半导体层，位于第二源极/漏极区下方的衬底上，并且与最低第二半导体纳米结构接触；和第二介电隔离结构，位于第二外延半导体层和第二源极/漏极区之间。
在一些实施例中，第一晶体管和第二晶体管是N型晶体管。
在一些实施例中，第一晶体管包括：第一外延半导体层，从第一源极/漏极区下方的衬底延伸，并且具有低于第一半导体纳米结构的最低第一半导体纳米结构的顶面，并且与第一源极/漏极区接触；以及第二晶体管包括：第二外延半导体层，从第二源极/漏极区下方的衬底向上延伸，并且与最低第二半导体纳米结构接触；和介电隔离结构，位于第二外延半导体层和第二源极/漏极区之间。
在一些实施例中，第一晶体管和第二晶体管是P型晶体管。
在一些实施例中，最高第二半导体纳米结构是第二晶体管的沟道区，其中，最低第二半导体纳米结构不用作第二晶体管的沟道区。
在一些实施例中，第一晶体管包括围绕每个第一半导体纳米结构的第一栅极金属；以及第二晶体管包括围绕每个第二半导体纳米结构的第二栅极金属。
在一些实施例中，存在相同数量的第一半导体纳米结构和第二半导体纳米结构。
在一些实施例中，第二晶体管包括：栅极金属，围绕每个第二半导体纳米结构；多个介电内部间隔件结构，各自定位成邻接位于相应的一对第二半导体纳米结构之间的栅极金属；外延半导体层，从第二源极/漏极区下方的衬底延伸，并且与最低第二半导体纳米结构接触；以及介电隔离结构，位于外延半导体层和第二源极/漏极区之间，并且与至少一个介电内部间隔件结构接触。
在一些实施例中，第二源极/漏极区的底面高于至少一个介电隔离结构的顶面。
在一些实施例中，一种方法包括：在衬底上方形成第一晶体管的多个第一半导体纳米结构；以及在衬底上方形成第二晶体管的多个第二半导体纳米结构。该方法包括在衬底上方生长外延半导体层，并且与多个第一半导体纳米结构的底部第一半导体纳米结构接触；以及在外延半导体层上方形成第一晶体管的第一源极/漏极区，并且与多个第一半导体纳米结构的最高第一半导体纳米结构接触。第一源极/漏极区具有高于第一半导体纳米结构的最低第一半导体纳米结构的底面。该方法包括形成第二晶体管的第二源极/漏极区，其与所有第二半导体纳米结构接触，并且具有低于第一源极/漏极区的底面的底面。
在一些实施例中，上述方法包括：形成围绕每个第一半导体纳米结构的第一栅极金属；以及形成围绕每个第二半导体纳米结构的第二栅极金属。
在一些实施例中，上述方法还包括：在衬底上方形成掩模；图案化掩模，以暴露邻接第一晶体管的衬底并且覆盖邻接第二晶体管的衬底；以及在掩模覆盖邻接第二晶体管的衬底的同时，形成外延半导体层。
在一些实施例中，上述方法还包括：通过实施掺杂注入工艺，在外延半导体层上形成介电隔离结构；以及在介电隔离结构上形成第一源极/漏极区。
在一些实施例中，一种集成电路包括衬底和位于衬底上方的第一晶体管。第一晶体管包括：多个堆叠的第一半导体纳米结构；围绕每个第一半导体纳米结构的第一栅极金属；以及第一源极/漏极区，与第一半导体纳米结构的最高第一半导体纳米结构接触，并且与第一半导体纳米结构的最低第一半导体纳米结构电隔离。
在一些实施例中，第一晶体管包括位于衬底和第一源极/漏极区之间、并且与最低第一半导体纳米结构接触的外延半导体层。
在一些实施例中，第一晶体管包括位于外延半导体层和第一源极/漏极区之间的介电隔离结构。
在一些实施例中，上述集成电路还包括位于衬底上方的第二晶体管，并且第二晶体管包括：多个堆叠的第二半导体纳米结构，对应于第二晶体管的沟道区；以及第二源极/漏极区，与每个第二半导体纳米结构接触。
在一些实施例中，第二源极/漏极区的底面低于第一源极/漏极区的底面。
在一些实施例中，第二源极/漏极区的垂直尺寸大于第一源极/漏极区的垂直尺寸。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种集成电路，包括：
衬底；
第一晶体管，位于所述衬底上方，并且所述第一晶体管包括：
多个堆叠的第一半导体纳米结构，对应于所述第一晶体管的沟道区；和
第一源极/漏极区，与每个所述第一半导体纳米结构接触；以及第二晶体管，位于所述衬底上方，并且所述第二晶体管包括：
多个堆叠的第二半导体纳米结构；和
第二源极/漏极区，与所述第二半导体纳米结构的最高第二半导体纳米结构接触，并且具有高于所述第二半导体纳米结构的最低第二半导体纳米结构的底面。
2.根据权利要求1所述的集成电路，其中：
所述第一晶体管包括：
第一外延半导体层，从所述第一源极/漏极区下方的所述衬底延伸，并且具有低于所述第一半导体纳米结构的最低第一半导体纳米结构的顶面；和
第一介电隔离结构，位于所述第一外延半导体层和所述第二源极/漏极区之间；以及
所述第二晶体管包括：
第二外延半导体层，位于所述第二源极/漏极区下方的所述衬底上，并且与所述最低第二半导体纳米结构接触；和
第二介电隔离结构，位于所述第二外延半导体层和所述第二源极/漏极区之间。
3.根据权利要求2所述的集成电路，其中，所述第一晶体管和所述第二晶体管是N型晶体管。
4.根据权利要求1所述的集成电路，其中：
所述第一晶体管包括：
第一外延半导体层，从所述第一源极/漏极区下方的所述衬底延伸，并且具有低于所述第一半导体纳米结构的最低第一半导体纳米结构的顶面，并且与所述第一源极/漏极区接触；以及
所述第二晶体管包括：
第二外延半导体层，从所述第二源极/漏极区下方的所述衬底向上延伸，并且与所述最低第二半导体纳米结构接触；和
介电隔离结构，位于所述第二外延半导体层和所述第二源极/漏极区之间。
5.根据权利要求4所述的集成电路，其中，所述第一晶体管和所述第二晶体管是P型晶体管。
6.根据权利要求1所述的集成电路，其中，所述最高第二半导体纳米结构是所述第二晶体管的沟道区，其中，所述最低第二半导体纳米结构不用作所述第二晶体管的沟道区。
7.根据权利要求1所述的集成电路，其中：
所述第一晶体管包括围绕每个所述第一半导体纳米结构的第一栅极金属；以及
所述第二晶体管包括围绕每个所述第二半导体纳米结构的第二栅极金属。
8.根据权利要求1所述的集成电路，其中，存在相同数量的所述第一半导体纳米结构和所述第二半导体纳米结构。
9.一种集成电路，包括：
衬底；
第一晶体管，位于所述衬底上方，并且包括：
多个堆叠的第一半导体纳米结构；
第一栅极金属，围绕每个所述第一半导体纳米结构；和
第一源极/漏极区，与所述第一半导体纳米结构的最高第一半导体纳米结构接触，并且与所述第一半导体纳米结构的最低第一半导体纳米结构电隔离。
10.一种形成集成电路的方法，包括：
在衬底上方形成第一晶体管的多个第一半导体纳米结构；
在所述衬底上方形成第二晶体管的多个第二半导体纳米结构；
在所述衬底上方生长外延半导体层，并且所述外延半导体层与所述多个第一半导体纳米结构的底部第一半导体纳米结构接触；
在所述外延半导体层上方形成所述第一晶体管的第一源极/漏极区，并且所述第一源极/漏极区与所述多个第一半导体纳米结构的最高第一半导体纳米结构接触，其中，所述第一源极/漏极区具有高于所述第一半导体纳米结构的最低第一半导体纳米结构的底面；以及
形成与所有所述第二半导体纳米结构接触的所述第二晶体管的第二源极/漏极区，并且所述第二源极/漏极区具有低于所述第一源极/漏极区的所述底面的底面。
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