CN115346566A - 主机、存储器模块以及存储器装置的操作方法 - Google Patents

主机、存储器模块以及存储器装置的操作方法 Download PDF

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Abstract

本申请涉及主机、存储器模块及存储器装置的操作方法。一种具有多个存储器单元的存储器装置的操作方法，包括在命令/地址输入间隔期间接收包括部分写入使能信号(PWE)和多个掩码信号的部分写入命令。在接收到部分写入命令后，通过数据选通线接收数据选通信号。在数据输入间隔期间通过多个数据线与数据选通信号同步地接收数据。在数据写入间隔期间，响应于部分写入使能信号，基于多个掩码信号将数据的一部分储存在多个存储器单元中。

Description

主机、存储器模块以及存储器装置的操作方法
技术领域
本文描述的本公开的实施例涉及半导体存储器，更具体地，涉及电子装置、主机的操作方法、存储器模块的操作方法和存储器装置的操作方法。
背景技术
半导体存储器装置归类为易失性存储器装置，其中储存的数据在电源关闭时消失，诸如静态随机存取存储器(random access memory，SRAM)或动态随机存取存储器(dynamic random access memory，DRAM)，或非易失性存储器装置，其中储存的数据即使在电源关闭时也能保留，诸如闪存装置、相变RAM(phase-change RAM，PRAM)、磁性RAM(magnetic RAM，MRAM)、电阻RAM(resistive RAM，RRAM)或铁电RAM(ferroelectric RAM，FRAM)。
需要比缓存线单位小的单位(例如，半字节单位(nibble unit)或字节单位)的读取或写入请求。部分写入操作或部分读取操作可以通过使用数据掩码功能来执行。
发明内容
本公开的实施例提供电子装置、主机的操作方法、存储器模块的操作方法和存储器装置的操作方法，其能够支持部分写入操作并且最小化功耗。
根据一个实施例，具有多个存储器单元的存储器装置的操作方法包括在命令/地址输入间隔期间接收包括部分写入使能信号和多个掩码信号的部分写入命令。在接收到部分写入命令后，通过数据选通线接收数据选通信号。在数据输入间隔期间，通过多个数据线与数据选通信号同步地接收多个数据。在数据写入间隔期间，响应于部分写入使能信号，基于多个掩码信号将多个数据的一部分储存在多个存储器单元中
根据一个实施例，包括多个存储器装置的存储器模块的操作方法包括在第一时间接收包括部分写入使能信号和多个掩码信号的部分写入命令。通过与多个存储器装置中的第一存储器装置连接的第一数据选通线切换的第一数据选通信号被接收。在第一时间之后的选通切换间隔期间，通过与多个存储器装置中的第二存储器装置连接的第二数据选通线接收保持在逻辑高电平的第二数据选通信号。在第一时间之后的数据输入间隔期间，通过多个数据线接收多个数据。
根据一个实施例，与存储器模块连接的主机的操作方法包括通过将伪数据添加至小于缓存线单位的单位的第一数据，生成第二数据。在命令/地址输入间隔期间，向存储器模块输出包括部分写入使能信号(PWE)和多个掩码信号的部分写入命令。在命令/地址输入间隔之后，在数据选通切换间隔期间，向存储器模块输出数据选通信号。在命令/地址输入间隔之后，在数据输入间隔期间，通过多个数据线向存储器模块输出第二数据。
根据一个实施例，电子装置包括存储器接口电路，其通过命令/地址线输出包括部分写入使能信号和多个掩码信号的部分写入命令，并通过多个数据线输出包括伪数据的第一数据。存储器装置通过命令/地址线接收部分写入命令，通过多个数据线接收第一数据，并基于多个掩码信号将第一数据的一部分储存在存储器单元中。
附图说明
通过参照附图详细描述本公开的实施例，本公开的上述和其他目的和特征将变得显而易见。
图1是示出根据本公开实施例的存储器系统的框图。
图2A和图2B是示出图1的存储器系统的操作的图。
图3是示出图1的存储器装置的框图。
图4是用于描述图1的存储器系统的写入操作的时序图。
图5是示出图1的存储器装置的部分写入操作的流程图。
图6是用于描述图1的存储器系统的部分写入操作的时序图。
图7A是示出图1的存储器装置的写入操作的时序图。图7B和图7C是示出图1的存储器装置的部分写入操作的时序图。
图8是用于描述图1的存储器系统的部分写入操作的图。
图9是示出根据本公开实施例的存储器系统的框图。
图10是用于描述图9的存储器系统的部分写入操作的图。
图11A是用于描述图9的每个存储器装置的部分写入操作的流程图。
图11B是用于描述图9的存储器系统的部分写入操作的时序图。
图12A是用于描述图9的每个存储器装置的部分写入操作的流程图。
图12B是用于描述图9的存储器系统的部分写入操作的时序图。
图13A和图13B是用于描述根据本公开的存储器系统的部分写入操作的时序图。
图14是示出应用了根据本公开的存储器装置的计算系统的框图。
图15是示出根据本公开实施例的储存系统的框图。
图16是示出图15的掩码控制电路的操作的流程图。
具体实施方式
下面将对本公开的实施例进行详细和清楚的描述，以使得本领域技术人员容易实施本公开。
图1是示出根据本公开实施例的存储器系统的框图。参照图1，存储器系统10可以包括主机11和存储器装置100。主机11可以向存储器装置100发送地址和命令，以便将数据储存在存储器装置100中或读取储存在存储器装置100中的数据。例如，主机11可以是中央处理单元(central processing unit，CPU)或存储器控制器。
在一个实施例中，地址可以包括行地址RA、列地址CA、库地址BA、库组地址BG、芯片标识符(ID)“C”等，并且命令可以包括激活命令ACT、写入命令WR、部分写入命令PWR、读取命令RD、预充电命令PRE等。然而，本公开不限于此。例如，地址和命令可以包括各种类型的地址和命令。
在一个实施例中，主机11可以向存储器装置100发送时钟信号CK和命令/地址信号C/A。主机11可以通过多个数据线DQ与存储器装置100交换数据。主机11可以与存储器装置100交换数据选通信号DQS。
作为一个实施例，主机11可以基于诸如双数据速率(double data rate，DDR)接口的高速接口与存储器装置100通信。然而，本公开不限于此。例如，主机11可以基于各种通信接口(诸如通用串行总线(universal serial bus，USB)接口、多媒体卡(multimedia card，MMC)接口、嵌入式MMC(embedded MMC，eMMC)接口、外围组件互连(peripheral componentinterconnection，PCI)接口、快速PCI-Express(PCI-Express，PCI-E)接口、高级技术附件(advanced technology attachment，ATA)接口、串行ATA接口、并行ATA接口、小型计算机小型接口(small computer small interface，SCSI)、增强型小磁盘接口(enhanced smalldisk interface，ESDI)、集成驱动电子(integrated drive electronics，IDE)接口、火线接口、通用闪存(universal flash storage，UFS)接口和快速非易失性存储器(nonvolatile memory express，NVMe)接口)中的至少一种与存储器装置100进行通信。
在一个实施例中，主机11可以向存储器装置100发送部分写入请求。主机11可以通过命令/地址信号C/A向存储器装置100发送部分写入命令PWR。在命令/地址输入间隔期间，主机11可以通过命令/地址信号C/A输出部分写入使能信号PWE和多个掩码信号MS至存储器装置100。
在主机11的控制下，存储器装置100可以储存从主机11接收到的数据或者可以将储存在其中的数据提供至主机11。例如，存储器装置100可以从主机11接收时钟信号CK。存储器装置100可以通过命令/地址信号C/A从主机11接收命令CMD、地址ADDR、部分写入使能信号PWE、多个掩码信号MS。响应于接收到的信号，存储器装置100可通过多个数据线DQ和数据选通信号DQS向主机11发送数据，或者可以通过多个数据线DQ和数据选通信号DQS从主机11接收数据。
在一个实施例中，存储器装置100可以包括动态随机存取存储器(DRAM)。然而，本公开不限于此。例如，存储器装置100可以包括各种存储器装置中的至少一种，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
下面，为了容易地描述本公开的技术构思，假设存储器装置100是动态随机存取存储器(DRAM)并且主机11和存储器装置100基于双数据速率(DDR)接口彼此通信。
在一个实施例中，存储器装置100可以包括掩码电路110。掩码电路110可以接收数据选通信号DQS、部分写入使能信号PWE和多个掩码信号MS。基于数据选通信号DQS、部分写入使能信号PWE和多个掩码信号MS，掩码电路110可以将通过多个数据线DQ接收的多个数据的一部分储存在多个存储器单元中。
如上所述，在命令/地址输入间隔期间，存储器装置100可以通过命令/地址信号C/A从主机11接收部分写入使能信号PWE和多个掩码信号MS。将参考以下附图更全面地描述掩码电路110的配置和操作方法。
图2A和图2B是示出图1的存储器系统10的操作的图。缓存线可以指根据主机11向存储器装置100发送的读取或写入请求的最小访问单位。每个缓存线的大小可以是例如32字节或64字节。传统的存储器系统可以以缓存线为单位访问存储器装置。因此，为了更新字节单位的数据，存储器系统可以以缓存线为单位执行读取操作，然后可以以缓存线为单位执行写入操作。
假设缓存线的大小为32字节。存储器装置100可以包括第0存储器单元组MCG0至第三十一存储器单元组MCG31。例如，存储器单元组MCG0至MCG31中的每个存储器单元组可以包括8个存储器单元。
第一数据DTl和第二数据DT2中的每一个可以包括第0字节数据BD0至第31字节数据BD31。例如，字节数据BD0至BD31中的每一个的大小可以是8位。假设第一数据DT1的第一字节数据BD1的值与第二数据DT2的第一字节数据BD1的值不同，而第一数据DT1的其余字节数据BD0和BD2至BD31的值与第二数据DT2的其余字节数据BD0和BD2至BD31的值相同。
主机11可以将与第一地址对应的第一数据DTl储存在存储器装置100中。例如，主机11可以将第0字节数据BD0至第31字节数据BD31的每个值储存在对应的存储器单元组。例如，主机11可以在第0存储器单元组MCG0中储存第0字节数据BD0的值，可以在第一存储器单元组MCG1中储存第一字节数据BD1的值，可以在第二存储器单元组MCG2中储存第二字节数据BD2的值，并且可以在第三存储器单元组MCG3中储存第三字节数据BD3的值。如上所述，其余字节数据BD4至BD31的值储存在其余存储器单元组MCG4至MCG31中，因此，将省略附加的描述以避免冗余。
主机11可以更新储存在第一存储器单元组MCGl中的数据。即，主机11可以改变与第一地址相对应的数据。为了更新储存在第一存储器单元组MCG1中的数据，主机11可以读取储存在存储器装置100中的与第一地址相对应的数据。例如，主机11可以从存储器装置100读取储存在第0存储器单元组MCG0至第31存储器单元组MCG31中的第一数据DT1。
例如，存储器装置100可以从第0存储器单元组MCG0读取第一数据DT1的第0字节数据BD0的值，可以从第一存储器单元组MCG1读取第一数据DT1的第一字节数据BD1的值，可以从第二存储器单元组MCG2读取第一数据DT1的第二字节数据BD2的值，并且可以从第三存储器单元组MCG3读取第一数据DT1的第三字节数据BD3的值。如上所述，从其余存储器单元组MCG4至MCG31中读取第一数据DT1的其余字节数据BD4至BD31的值，因此将省略附加的描述以避免冗余。
主机11可基于第一数据DTl生成第二数据DT2。为了更新储存在第一存储器单元组MCG1中的数据，主机11可以生成与缓存线单位相对应的第二数据DT2。主机11可以通过更新第一数据DT1的第一字节数据BD1生成第二数据DT2。即，第一数据DT1的第一字节数据BD1的值和第二数据DT2的第一字节数据BD1的值可以不同，而第一数据DT1的其余字节数据BD0和BD2至BD31的值可以与第二数据DT2的其余字节数据BD0和BD2至BD31的值相同。
主机11可以将第二数据DT2储存在存储器装置100中。例如，主机11可以向存储器装置100发送写入请求和第二数据DT2。写入请求可以包括写入命令和第一地址。存储器装置100可以响应于写入请求将第二数据DT2储存在多个存储器单元中。存储器装置100可以将第二数据DT2的第0字节数据BD0的值储存在第0存储器单元组MCG0中，可以将更新的第二数据DT2的第一字节数据BD1的值储存在第一存储器单元组MCG1中，可以将第二数据DT2的第二字节数据BD2的值储存在第二存储器单元组MCG2中，并且可以将第二数据DT2的第三字节数据BD3的值储存在第三存储器单元组MCG3中。如上所述，第二数据DT2的其余字节数据BD4至BD31的值储存在其余存储器单元组MCG4至MCG31中，因此将省略附加的描述以避免冗余。
如上所述，为了更新储存在第一存储器单元组MCGl中的字节单位的数据，主机11可以从存储器装置100读取与缓存线单位相对应的第一数据DTl，并且可以储存或写入存储器装置100中的与缓存线单位相对应的第二数据DT2。
存储器装置可以通过数据掩码(data mask，DM)功能DM支持部分写入操作。根据DDR 4.0规范的协议，X8/X16存储器装置可以通过DM_n/DBI_n/TDQS_t信号执行数据掩码功能、数据总线反转(data bus inversion，DBI)功能和TDQS功能。数据掩码功能、数据总线反转功能和TDQS功能可以通过设置模式寄存器来使能或禁用。然而，X4存储器装置无法使用DM_n/DBI_n/TDQS_t信号。X4存储器装置不支持数据掩码功能。
如此，为了更新X4存储器装置中储存的小于缓存线单位的单位(例如，半字节单位或字节单位)的数据，存储器系统需要从X4存储器装置读取与缓存线单位相对应的数据并在X4存储器装置中写入与缓存线单位相对应的数据。
根据本公开实施例的存储器装置可以执行部分写入操作而无论DQ线的数量。存储器装置100可以通过使用命令/地址线接收部分写入使能信号和多个掩码信号而不是DM_n/DBI_n/TDQS_t信号。
使用数据掩码功能的存储器装置可以在数据输入间隔期间从主机接收数据掩码信号。相比之下，根据本公开实施例的存储器装置可以在命令/地址输入间隔期间接收多个掩码信号。
将参照图2B描述更新与字节单位相对应的数据的方法。与图2A相比，根据本公开实施例的存储器系统10可以执行部分写入操作。例如，存储器系统10可以将其单位小于缓存线单位的数据写入存储器装置100中。由此，为了执行更新操作，存储器系统10可以从存储器装置100不读取与缓存线单位相对应的第一数据DT1。
例如，主机11可以更新储存在第一存储器单元组MCGl中的数据。通过部分写入操作，主机11可以将小于缓存线单位的单位的数据写入存储器装置100中。
第三数据DT3可以包括第0字节数据BD0至第三十一字节数据BD31。假设第一字节数据BD1具有有效值并且其余字节数据BD0和BD2至BD31具有伪值。
主机11可以生成第三数据DT3。第三数据DT3可以包括具有有效值的第一字节数据BD1以及均具有伪值的第0字节数据BD0和第二字节数据BD2至第三十一字节数据BD31。即，与第0存储器单元组MCG0和第二存储器单元组MCG2至第三十一存储器单元组MCG31相对应的数据可以是伪数据，而与第一存储器单元组MCG1相对应的数据可以是更新的第一字节数据BD1。例如，伪数据可以指给定的数据模式或随机数据模式。
主机11可以向存储器装置100发送部分写入请求和第三数据DT3。例如，部分写入请求可以包括部分写入命令和地址。
存储器装置100可以接收部分写入请求和第三数据DT3。存储器装置100可以响应于部分写入请求执行部分写入操作。存储器装置100可以在第一存储器单元组MCG1中仅写入除了伪数据之外的第一字节数据BD1。
如上所述，根据本公开实施例的存储器系统10可以执行部分写入操作。由此，为了更新比缓存线单位更小的单位的数据，存储器系统10可以从存储器装置100不读取与缓存线单位相对应的数据。主机11可以将更新的字节数据和伪数据发送至存储器装置100使得比缓存线单位更小的单位的数据即更新的字节数据被写入存储器装置100中。
图3是示出图1的存储器装置的框图。参照图1和图3，存储器装置100可以包括掩码电路110、存储器单元阵列120、解码器130、写入驱动器和感测放大器140、命令/地址解码器150和缓冲器电路161至164。
存储器单元阵列120可以包括与字线(wordlines)(未示出)和位线(bitlines)(未示出)连接的多个存储器单元。在解码器130和写入驱动器和感测放大器140的控制下，多个存储器单元中的每一个可以被配置为储存数据或输出储存的数据。
解码器130可以控制被包括在存储器单元阵列120中的多个存储器单元。解码器130可以基于从命令/地址解码器150接收的信息(例如，解码结果)控制多个存储器单元。例如，解码器130可以对行地址RA进行解码以使能与行地址RA相对应的字线。解码器130可以对列地址CA进行解码以使能与列地址CA相对应的列选择线CSL。
在一个实施例中，解码器130可以从掩码电路110接收列控制信号C_CTRL。解码器130可以响应于列控制信号C_CTRL控制列选择线CSL。解码器130可以响应于列控制信号C_CTRL将列选择线CSL设置为逻辑低“L”，使得输入数据的全部或部分不储存在存储器单元阵列120中。解码器130可以响应于列控制信号C_CTRL将列选择线CSL设置为逻辑高“H”，使得输入数据的全部或部分储存在存储器单元阵列120中。
写入驱动器和感测放大器140可以被配置为在被包括在存储器单元阵列120中的多个存储器单元中写入数据或者输出储存在被包括在存储器单元阵列120中的多个存储器单元中的数据。
命令/地址解码器150可以对通过命令/地址缓冲器162接收的命令/地址信号C/A进行解码。命令/地址解码器150可以向解码器130提供解码结果。命令/地址解码器150可以解码时钟使能信号CKE、芯片选择信号(chip select signal)CS_n、激活信号ACT_n、行地址选通(row address strobe，RAS)信号RAS_n、列地址选通(column address strobe，CAS)信号CAS_n、写入使能信号WE_n和部分写入使能信号PWE以识别部分写入命令PWR。
部分写入命令PWR可以通过写入命令WR和部分写入使能信号PWE限定。基于对时钟使能信号CKE、芯片选择信号CS_n、激活信号ACT_n、RAS信号RAS_n、CAS信号CAS_n和写入使能信号WE_n的解码结果，命令/地址解码器150可以识别写入命令WR并且可以识别指示使能状态的部分写入使能信号PWE。因此，命令/地址解码器150可以识别部分写入命令PWR。
命令/地址解码器150可以响应于时钟使能信号CKE、芯片选择信号CS_n、激活信号ACT_n、RAS信号RAS_n、CAS信号CAS_n、写入使能信号WE_n和部分写入使能信号PWE，向掩码电路110输出掩码使能信号ME和多个掩码信号MS。即，当接收到部分写入命令PWR时，命令/地址解码器150可以提供掩码使能信号ME和多个掩码信号MS至掩码电路110。掩码使能信号ME可以是用于使能内部掩码功能以便执行部分写入操作的信号。
例如，掩码使能信号ME可以具有指示禁用状态的第一逻辑值(例如，逻辑低“L”)或指示使能状态的第二逻辑值(例如，逻辑高“H”)。由此，当部分写入使能信号PWE指示使能状态时，命令/地址解码器150可将掩码使能信号ME设置为逻辑高“H”。由此，当部分写入使能信号PWE指示禁用状态时，命令/地址解码器150可将掩码使能信号ME设置为逻辑低“L”。
时钟缓冲器161可以从主机11接收时钟信号CK。存储器装置100可以基于接收到的时钟信号CK进行操作。
命令/地址缓冲器162可以通过命令/地址线从主机11接收命令/地址信号C/A。命令/地址信号C/A可以通过时钟使能信号CKE、芯片选择信号CS_n、激活信号ACT_n、RAS信号RAS_n、CAS信号CAS_n、写入使能信号WE_n、库组地址线BG0和BG1、库地址线BA0和BA1、芯片标识符线C0至C2、第十二地址线A12、第十一地址线A11、第十三地址线A13和第十七地址线A17、第十地址线A10以及第0地址线A0至第九地址线A9。
例如，存储器装置100可以通过库组地址线BG0和BG1从主机11接收库组地址BG，可以通过库地址线BA0和BA1从主机11接收库地址BA，并且可以通过第0地址线A0至第九地址线A9从主机11接收列地址CA。
在一个实施例中，命令/地址缓冲器162可以通过第十二地址线A12接收部分写入使能信号PWE。命令/地址缓冲器162可以通过第0地址线A0接收第0掩码信号MS0，可以通过第一地址线A1接收第一掩码信号MS1，可以通过第二地址线A2接收第二掩码信号MS2，可以通过第十一地址线A11接收第三掩码信号MS3，可以通过第十三地址线A13接收第四掩码信号MS4，可以通过第0芯片标识符线C0接收第五掩码信号MS5，可以通过第一芯片标识符线C1接收第六掩码信号MS6，并且可以通过第二芯片标识符线C2接收第七掩码信号MS7。
命令/地址缓冲器162可以将由此接收的命令/地址信号C/A提供至命令/地址解码器150。
DQS缓冲器163可以通过数据选通线从主机11接收数据选通信号DQS。存储器装置100可以通过使用数据选通信号DQS采样、捕获或并行化数据来检测输入数据。DQ缓冲器164可以通过多个数据线DQ从主机11接收输入数据。DQ缓冲器164可以向掩码电路110提供输入数据。例如，输入数据Din可以指示在数据输入间隔期间由存储器装置100接收的数据。
在一个实施例中，在突发长度为8(BL8)的情况下，DQ缓冲器164可以接收输入数据Din。输入数据Din可以包括在第0突发长度期间传输至多个数据线DQ的第0输入数据Din_0、在第一突发长度期间传输至多个数据线DQ的第一输入数据Din_1、在第二突发长度期间传输至多个数据线DQ的第二输入数据Din_2，以及在第三突发长度期间传输至多个数据线DQ的第三输入数据Din_3。其余输入数据Din_4至Din_7具有与上述相似的结构，因此将省略附加的描述以避免冗余。
掩码电路110可以从命令/地址解码器150接收掩码使能信号ME和多个掩码信号MS。掩码电路110可以从DQS缓冲器163接收数据选通信号DQS。掩码电路110可以从DQ缓冲器164接收通过多个数据线DQ接收的输入数据Din。掩码电路110可以通过全局输入/输出线GIO将输入数据Din提供至写入驱动器和感测放大器140。
掩码电路110可以响应于掩码使能信号ME执行部分写入操作或内部掩码操作。部分写入操作是指执行掩码操作使得在写入操作中数据不被写入存储器单元阵列120的部分存储器单元组(或块)中的操作。
在一个实施例中，当掩码使能信号ME指示使能状态时，掩码电路110可以基于多个掩码信号MS0至MS7和数据选通信号DQS执行部分写入操作。例如，掩码电路110可以不基于多个掩码信号MS0至MS7将输入数据Din的一部分传输至写入驱动器和感测放大器140。可选地，掩码电路110可基于多个掩码信号MS0至MS7来控制列控制信号C_CTRL，使得输入数据Din的一部分不储存在存储器单元中。掩码电路110可以向解码器130输出列控制信号C_CTRL。
在一个实施例中，当部分写入使能信号PWE指示使能状态时，掩码电路110可确定数据选通信号DQS在选通切换间隔期间是否保持逻辑高“H”。当数据选通信号DQS在选通切换间隔期间保持逻辑高“H”时，掩码电路110可以不将全部输入数据Din传输至写入驱动器和感测放大器140。可选地，掩码电路110可以控制列控制信号C_CTRL使得全部输入数据Din不储存在存储器单元中。
图4是用于描述图1的存储器系统的写入操作的时序图。将参考图1和图4描述写入操作。存储器系统10可以基于图4所示的时序图执行写入操作。
在第一时间tl(或在时钟信号Ck_c的第一上升沿)，主机11可以向存储器装置100发送命令和地址。主机11可以通过命令信号(例如，CMD)发送写入命令WR。主机11可以通过库组地址线(例如，BG ADDR)发送库组地址BG。主机11可以通过地址线(例如，ADDR)发送库地址BA和列地址CA。
在一个实施例中，在从发送写入命令和地址的时间tl开始经过写入延迟WL之后，可以通过数据线DQ(例如，DQ0-DQ3)与数据选通信号DQS切换同步地发送输入数据Din。
在一个实施例中，在命令/地址输入间隔Tl期间，存储器装置100可以从主机11接收命令和地址。在从发送写入命令和地址的时间tl开始经过写入延迟WL之后，存储器装置100可以在数据输入间隔T2期间从主机11接收输入数据Din。
在一个实施例中，下面的表1和表2示出了基于DDR 4.0规范的协议的命令真值表的示例。在表1中，“H”指示高电平或逻辑高，并且“L”指示低电平或逻辑低。在表2中，“V”指示定义为“H”和“L”之一的特定电平。
表1
Figure BDA0003466343490000121
可以通过如表1所示的控制时钟使能信号CKE、芯片选择信号CS_n、激活信号ACT_n、RAS信号RAS_n、CAS信号CAS_n和写入使能信号WE_n发送写入命令WR。例如，在第一时间t1，主机11可以通过将在上一周期和当前周期的时钟使能信号CKE设置为逻辑高“H”，将芯片选择信号CS_n设置为逻辑低“L”，将激活信号ACT_n设置为逻辑高“H”，将RAS信号RAS_n设置为逻辑高“H”，将CAS信号CAS_n设置为逻辑低“L”，将写入使能信号WE_n设置为逻辑低“L”来发送写入命令WR。
表2
Figure BDA0003466343490000122
由上表2可知，在第一时间tl，主机11可以通过第0库组地址线BG0和第一库组地址线BG1向存储器装置100发送库组地址BG，并且可以通过第0库地址线BA0和第一库地址线BA1向存储器装置100发送库地址BA。主机11可以通过第十二地址线A12向存储器装置100发送突发斩波信号(burst chopping signal)BC。突发斩波信号BC可以指示未使用的预先或单独限定的突发长度的一部分。主机11可以通过第十地址线A10发送自动预充电信号AP。主机11可通过第0地址线A0至第9地址线A9发送列地址CA。在第一时间t1，主机11可以将第0芯片标识符线C0至第二芯片标识符线C2、第十至第十三地址线A10、A11、A12、A13和第十七地址线A17设置为与逻辑高“H”或逻辑低“L”之一的电平。
图5是示出图1的存储器装置的部分写入操作的流程图。参照图1和图5，在操作S110中，存储器装置100可以从主机11接收包括部分写入使能信号PWE和多个掩码信号MS的部分写入命令PWR。例如，在命令/地址输入间隔期间，存储器装置100可以通过命令/地址信号C/A接收部分写入命令PWR。
在操作S120中，存储器装置100可以在选通切换间隔期间接收数据选通信号DQS。在数据输入间隔期间，存储器装置100可以通过多个数据线DQ接收数据。
在操作S130中，存储器装置100可以基于多个掩码信号MS使能列选择线。例如，当掩码信号指示禁用状态时，存储器装置100可以使能与对应于掩码信号的输入数据的列地址相对应的列选择线。当掩码信号指示使能状态时，存储器装置100可以禁用与对应于掩码信号的输入数据的列地址相对应的列选择线。
在操作S140中，存储器装置100可以基于列选择线CSL将数据储存在多个存储器单元中。例如，当列选择线指示使能状态时，存储器装置100可以将与列选择线相对应的输入数据储存在存储器单元中。例如，当列选择线指示禁用状态时，存储器装置100可以不将与列选择线相对应的输入数据储存在存储器单元中。即，在数据写入间隔期间，存储器装置100响应于部分写入使能信号PWE，基于多个掩码信号MS将输入数据的一部分储存在存储器单元中(例如S130、S140)。
如上所述，存储器装置100可以通过命令/地址信号C/A接收多个掩码信号MS而不是单独的数据掩码信号DM_n。存储器装置100可以在命令/地址输入间隔期间而不是在数据输入间隔期间接收多个掩码信号MS。
图6是用于描述图1的存储器系统的部分写入操作的时序图。在一个实施例中，存储器系统10可以基于图6所示的时序图执行部分写入操作。在第一时间t1(或在时钟信号Ck_c的第一个上升沿)，主机11可以向存储器装置100发送命令和地址。主机11可以通过命令线(例如，CMD)发送部分写入命令PWR。主机11可以通过库组地址线(例如，BG ADDR)发送库组地址BG。主机11可以通过地址线(例如，ADDR)发送库地址BA、列地址CA、部分写入使能信号PWE和多个掩码信号MS。
在一个实施例中，在从发送部分写入命令PWR和地址的时间tl开始经过写入延迟WL之后，可以通过数据线DQ(例如，DQ0-DQ3)与数据选通信号DQS切换同步地发送输入数据。
在一个实施例中，在命令/地址输入间隔Tl期间，存储器装置100可以从主机11接收部分写入命令PWR和地址。在从发送部分写入命令PWR和地址的时间tl开始经过写入延迟WL之后，存储器装置100可以在数据输入间隔T2期间从主机11接收输入数据Din_0至Din_7。
主机11可以通过地址线发送部分写入使能信号PWE和多个掩码信号MS0至MS7。下面的表3和表4显示了基于DDR 4.0规范的协议的部分写入命令PWR的命令真值表示例。在表3中，“H”指示高电平或逻辑高，并且“L”指示低电平或逻辑低。在表4中，“V”指示定义为“H”和“L”之一的特定电平。
表1
Figure BDA0003466343490000141
主机11可以通过第十二地址线A12向存储器装置100发送部分写入使能信号PWE。可以通过如表3所示的控制时钟使能信号CKE、芯片选择信号CS_n、激活信号ACT_n、RAS信号RAS_n、CAS信号CAS_n、写入使能信号WE_n和部分写入使能信号PWE来发送部分写入命令PWR。例如，在第一时间t1，主机11可以通过将在上一周期和当前周期的时钟使能信号CKE设置为逻辑高“H”，将芯片选择信号CS_n设置为逻辑低“L”，将激活信号ACT_n设置为逻辑高“H”，将RAS信号RAS_n设置为逻辑高“H”，将CAS信号CAS_n设置为逻辑低“L”，将写入使能信号WE_n设置为逻辑低“L”，并将部分写入使能信号PWE设置为逻辑高“H”来发送部分写入命令PWR。
如上所述，可以依据通过第十二地址线A12接收的部分写入使能信号PWE区分写入命令WR和部分写入命令PWR。在本公开中，假设部分写入使能信号PWE设置为逻辑高“H”的情况指示部分写入命令PWR。然而，本公开不限于此。例如，部分写入使能信号PWE设置为逻辑低“L”的情况可以依据实施方式指示部分写入命令PWR。
表2
Figure BDA0003466343490000151
在第一时间tl，主机11可以通过第0库组地址线BG0和第一库组地址线BG1向存储器装置100发送库组地址BG，并且可以通过第0库地址线BA0和第一库地址线BA1向存储器装置100发送库地址BA。主机11可以通过第十地址线A10发送自动预充电信号AP。主机11可以通过第三地址线A3至第九地址线A9发送列地址CA。在第一时间t1，主机11可以将第十地址线A10和第十七地址线A17设置为与逻辑高“H”或逻辑低“L”之一相对应的电平。主机11可以通过第0地址线A0向存储器装置100发送第0掩码信号MS0，可以通过第一地址线A1向存储器装置100发送第一掩码信号MS1，可以通过第二地址线A2向存储器装置100发送第二掩码信号MS2，可以通过第十一地址线A11向存储器装置100发送第三掩码信号MS3，可以通过第十三地址线A13向存储器装置100发送第四掩码信号MS4，可以通过第0芯片标识符线C0向存储器装置100发送第五掩码信号MS5，可以通过第一芯片标识符线C1向存储器装置100发送第六掩码信号MS6，并且可以通过第二芯片标识符线C2向存储器装置100发送第七掩码信号MS7。
如上所述，根据本公开实施例的存储器系统10可以通过备用线(例如，芯片标识符线C0至C2和地址线A0至A2、A11、A12和A13)执行部分写入操作。即，存储器系统10可以通过备用线发送部分写入使能信号PWE和多个掩码信号MS0至MS7。
在一个实施例中，多个掩码信号MS可以指示输入数据Din的有效数据的位置。例如，多个掩码信号MS中的每一个可以是指示是否掩码或阻挡输入数据Din的对应数据的信号。多个掩码信号MS中的每一个可以是指示是否在存储器装置100中储存或写入输入数据Din的对应数据的信号。多个掩码信号MS中的每一个可以是指示输入数据Din的对应数据为有效数据或伪数据的信号。
当掩码信号具有指示禁用状态的第一逻辑值(例，如逻辑低“L”)时，存储器装置100可以在存储器单元中储存与掩码信号相对应的输入数据。当掩码信号具有指示使能状态的第二逻辑值(例如，逻辑高“H”)时，存储器装置100可以在存储器单元中不储存与掩码信号相对应的输入数据。可选地，当掩码信号指示禁用状态时，与掩码信号相对应的输入数据可以是有效的。当掩码信号指示使能状态时，与掩码信号相对应的输入数据可能无效(即，与掩码信号相对应的输入数据可能是伪数据)。
在命令/地址输入间隔Tl期间，主机11可以将部分写入使能信号PWE设置为逻辑高“H”，可以将第0掩码信号MS0设置为逻辑低“L”，并且可以将第一掩码信号MS1至第七掩码信号MS7设置为逻辑高“H”。在这种情况下，因为部分写入使能信号PWE指示使能状态并且第0掩码信号MS0指示禁用状态，所以存储器装置100可以将与第0掩码信号MS0相对应的输入数据Din_0储存在多个存储器单元中。因为第一掩码信号MS1至第七掩码信号MS7指示使能状态，所以存储器装置100可以在多个存储器单元中不储存与第一掩码信号MS1至第七掩码信号MS7相对应的输入数据Din_1至Din_7。
图7A是示出图1的存储器装置的写入操作的时序图。图7B和图7C是示出图1的存储器装置的部分写入操作的时序图。假设突发长度BL为8。参照图3和图7A至图7C，存储器装置100可以响应于写入命令WR将全部输入数据储存在存储器单元阵列120中。存储器装置100可以响应于部分写入命令PWR将输入数据的全部或部分储存在存储器单元阵列120中。
如图7A所示，在写入操作(WR)中，掩码电路110可以允许全部输入数据Din_0至Din_7储存在存储器单元阵列120中。掩码电路110可以通过全局输入/输出线GIO将输入数据Din_0至Din_7传输至写入驱动器和感测放大器140。掩码电路110可以控制列控制信号C_CTRL，从而使能与输入数据Din_0至Din_7中的每一个的列地址相对应的列选择线CSL。因为使能了与输入数据Din_0至Din_7中的每一个的列地址相对应的列选择线CSL，所以输入数据Din_0至Din_7均可以储存在存储器单元阵列120中。
掩码电路110可以基于掩码使能信号ME、多个掩码信号MS和数据选通信号DQS控制列控制信号C_CTRL，从而执行部分写入操作。掩码电路110可以通过全局输入/输出线GIO基于掩码使能信号ME、多个掩码信号MS和数据选通信号DQS将输入数据Din的全部或部分传输至写入驱动器和感测放大器140。
在部分写入操作(PWR)中，假设在命令/地址输入期间Tl，部分写入使能信号PWE为逻辑高“H”，第0掩码信号MS0为逻辑高“H”，第一掩码信号MS1至第七掩码信号MS7为逻辑低“L”。
与图7A类似，如图7B所示，掩码电路110可以通过全局输入/输出线GIO将全部输入数据Din_0至Din_7传输至写入驱动器和感测放大器140。然而，掩码电路110可以控制列控制信号C_CTRL，使得与第0输入数据Din_0的列地址相对应的列选择线CSL禁用，与第一输入数据Din_1的列地址相对应的列选择线CSL使能，与第二输入数据Din_2的列地址相对应的列选择线CSL禁用，与第三输入数据Din_3的列地址相对应的列选择线CSL禁用，与第四输入数据Din_4的列地址相对应的列选择线CSL禁用，与第五输入数据Din_5的列地址相对应的列选择线CSL禁用，与第六输入数据Din_6的列地址相对应的列选择线CSL禁用，与第七输入数据Din_7的列地址相对应的列选择线CSL禁用。
因为仅与第一输入数据Din_1的列地址相对应的列选择线CSL使能，所以第一输入数据Din_1可以储存在存储器单元阵列120中，而第0输入数据Din_0和第二输入数据Din_2至第七输入数据Din_7可以不储存在存储器单元阵列120中。
如图7C所示，掩码电路110可以通过全局输入/输出线GIO仅将第一输入数据Din_1传输至写入驱动器和感测放大器140。掩码电路110可以通过全局输入/输出线GIO将具有伪值的第0输入数据Din_0和第二输入数据Din_2至第七输入数据Din_7不传输至写入驱动器和感测放大器140。
掩码电路110可以控制列控制信号C_CTRL，使得与第0输入数据Din_0的列地址相对应的列选择线CSL禁用，与第一输入数据Din_1的列地址相对应的列选择线CSL使能，与第二输入数据Din_2的列地址相对应的列选择线CSL禁用，与第三输入数据Din_3的列地址相对应的列选择线CSL禁用，与第四输入数据Din_4的列地址相对应的列选择线CSL禁用，与第五输入数据Din_5的列地址相对应的列选择线CSL禁用，与第六输入数据Din_6的列地址相对应的列选择线CSL禁用，与第七输入数据Din_7的列地址相对应的列选择线CSL禁用。
因为仅与第一输入数据Din_1的列地址相对应的列选择线CSL使能，所以第一输入数据Din_1可以储存在存储器单元阵列120中，而第0输入数据Din_0和第二输入数据Din_2至第七输入数据Din_7可以不储存在存储器单元阵列120中。
如上所述，在部分写入操作中，存储器装置100可以控制列选择线CSL，使得输入数据Din的一部分不储存在存储器单元阵列120中。因此，存储器装置100可以降低将第0输入数据Din_0和第二输入数据Din_2至第七输入数据Din_7储存在存储器单元阵列120中所需的功耗。
图8是用于描述图1的存储器系统的部分写入操作的图。将参考图8描述突发长度BL与多个掩码信号MS之间的关系。分别与多个掩码信号MS相对应的输入数据的数量可根据突发长度BL而改变。
在一个实施例中，掩码信号MS的数量可以根据突发长度BL而改变。例如，当突发长度BL为4时，多个掩码信号MS可以包括第0掩码信号MS0至第三掩码信号MS3。当突发长度BL是8或16时，多个掩码信号MS可以包括第0掩码信号MS0至第七掩码信号MS7。
在一个实施例中，与掩码信号相对应的输入数据的大小可以根据突发长度BL而改变。例如，当突发长度BL为4或8时，与掩码信号相对应的输入数据的大小可以与在一个突发长度期间输入的数据的大小相对应。当突发长度BL为16时，与掩码信号相对应的输入数据的大小可以与在2个突发长度期间输入的数据的大小相对应。
当突发长度为4(BL4)时，输入数据Din可以包括第0输入数据Din_0至第三输入数据Din_3。输入数据Din可以包括在第0突发长度期间传输至多个数据线DQ的第0输入数据Din_0、在第一突发长度期间传输至多个数据线DQ的第一输入数据Din_1、在第二突发长度期间传输至多个数据线DQ的第二输入数据Din_2以及在第三突发长度期间传输至多个数据线DQ的第三输入数据Din_3。
第0掩码信号MS0可与第0输入数据Din_0相对应，第一掩码信号MS1可与第一输入数据Din_1相对应，第二掩码信号MS2可与第二输入数据Din_2相对应，以及第三掩码信号MS3可与第三输入数据Din_3相对应。
当突发长度为8(BL8)时，输入数据Din可以包括第0输入数据Din_0至第七输入数据Din_7。输入数据Din可以包括在第0突发长度期间传输至多个数据线DQ的第0输入数据Din_0、在第一突发长度期间传输至多个数据线DQ的第一输入数据Din_1、在第二突发长度期间传输至多个数据线DQ的第二输入数据Din_2、在第三突发长度期间传输至多个数据线DQ的第三输入数据Din_3、在第四突发长度期间传输至多个数据线DQ的第四输入数据Din_4、在第五突发长度期间传输至多个数据线DQ的第五输入数据Din_5、在第六突发长度期间传输至多个数据线DQ的第六输入数据Din_6、以及在第七突发长度期间传输至多个数据线DQ的第七输入数据Din_7。
第0掩码信号MS0可以与第0输入数据Din_0相对应，第一掩码信号MS1可以与第一输入数据Din_1相对应，第二掩码信号MS2可以与第二输入数据Din_2相对应，第三掩码信号MS3可以与第三输入数据Din_3相对应，第四掩码信号MS4可以与第四输入数据Din_4相对应，第五掩码信号MS5可以与第五输入数据Din_5相对应，第六掩码信号MS6可以与第六输入数据Din_6相对应，以及第七掩码信号MS7可以与第七输入数据Din_7相对应。
当突发长度为16(BL16)时，输入数据Din可以包括第0数据Din_0至第15数据Din_15。输入数据Din可以包括在第0突发长度期间传输至多个数据线DQ的第0输入数据Din_0、在第一突发长度期间传输至多个数据线DQ的第一输入数据Din_1、在第二突发长度期间传输至多个数据线DQ的第二输入数据Din_2，以及在第三突发长度期间传输至多个数据线DQ的第三输入数据Din_3。其余输入数据Din_4至Din_15具有与上述相似的结构，因此将省略附加的描述以避免冗余。
第0掩码信号MS0可以与第0输入数据Din_0和第一输入数据Din_1相对应，第一掩码信号MSl可以与第二数据Din_2和第三输入数据Din_3相对应，第二掩码信号MS2可以与第四输入数据Din_4和第五输入数据Din_5相对应，第三掩码信号MS3可以与第六输入数据Din_6和第七输入数据Din_7相对应，第四掩码信号MS4可以与第八输入数据Din_8和第九输入数据Din_9相对应，第五掩码信号MS5可以与第十输入数据Din_10和第十一输入数据Din_11相对应，第六掩码信号MS6可以与第十二输入数据Din_12和第十三输入数据Din_13相对应，以及第七掩码信号MS7可以与第十四输入数据Din_14和第十五输入数据DIN_15相对应。
如上所述，掩码信号的配置和与掩码信号的配置对应的输入数据的数量可以根据突发长度而改变。在本公开中，描述了突发长度为4、8和16的示例，但是本公开不限于此。例如，突发长度可以增加或减少，并且分别与掩码信号相对应的输入数据的数量可以根据突发长度而改变。
图9是示出根据本公开实施例的存储器系统的框图。参照图9，存储器系统1000可包括主机1100和存储器模块1200。存储器模块1200可包括寄存器时钟驱动器(registerclock driver，RCD)1210和第0存储器装置1220至第七存储器装置1227。为了便于描述，将省略与上述组件相关联的附加描述以避免冗余。
RCD 1210可以从外部装置(例如主机或存储器控制器)接收命令/地址信号C/A和时钟信号CK。RCD 1210可以基于接收到的信号向多个存储器装置1220至1227提供命令/地址信号C/A。
多个存储器装置1220至1227中的每一个可以发送/接收对应的数据选通信号DQS。例如，第0存储器装置1220可以通过第0数据选通线与主机1100交换第0数据选通信号DQS0。第一存储器装置1221可以通过第一数据选通线与主机1100交换第一数据选通信号DQS1。第二存储器装置1222可以通过第二数据选通线与主机1100交换第二数据选通信号DQS2。第三存储器装置1223可以通过第三数据选通线与主机1100交换第三数据选通信号DQS3。第四存储器装置1224可以通过第四数据选通线与主机1100交换第四数据选通信号DQS4。第五存储器装置1225可以通过第五数据选通线与主机1100交换第五数据选通信号DQS5。第六存储器装置1226可以通过第六数据选通线与主机1100交换第六数据选通信号DQS6。第七存储器装置1227可以通过第七数据选通线与主机1100交换第七数据选通信号DQS7。
多个存储器装置1220至1227中的每一个可以通过对应的数据线与主机1100交换数据。假设多个存储器装置1220至1227中的每一个通过4个数据线与主机1100连接。然而，本公开不限于此。例如，与多个存储器装置1220至1227中的每一个连接的数据线的数量依据实施方式而减少或改变。
例如，第0存储器装置1220可以通过第0数据线DQ0至第三数据线DQ3与主机1100交换数据。第一存储器装置1221可以通过第四数据线DQ4至第七数据线DQ7与主机1100交换数据。第二存储器装置1222可以通过第八数据线DQ8至第十一数据线DQ11与主机1100交换数据。第三存储器装置1223可以通过第十二数据线DQ12至第十五数据线DQ15与主机1100交换数据。第四存储器装置1224可以通过第十六数据线DQ16至第十九数据线DQ19与主机1100交换数据。第五存储器装置1225可以通过第二十数据线DQ20至第二十三数据线DQ23与主机1100交换数据。第六存储器装置1226可以通过第二十四数据线DQ24至第二十七数据线DQ27与主机1100交换数据。第七存储器装置1227可以通过第二十八数据线DQ28至第三十一数据线DQ31与主机1100交换数据。
在一个实施例中，多个存储器装置1220至1227中的每一个可以包括参照图1至图8描述的掩码电路110。即，多个存储器装置1220至1227中的每一个均可以执行部分写入操作。
在一个实施例中，图9中所示的存储器模块1200可以为寄存式DIMM(RDIMM)。然而，本公开不限于此。例如，存储器模块1200可以是负载降低的双列直插式存储器模块(loadreduced dual in-line memory module，LR-DIMM)的形状因素，其还包括多个数据缓冲器，多个数据缓冲器通过存储器数据线分别与多个存储器装置1220至1227连接。可以通过多个数据线DQ与外部装置(例如，主机或存储器控制器)交换数据。
例如，多个存储器装置1220至1227可以通过存储器数据线分别与多个数据缓冲器连接。多个数据缓冲器中的每一个可以与对应的数据线连接并且可以通过数据线与外部装置交换数据。多个数据缓冲器中的每一个可以通过存储器数据线中的每个将接收到的数据传输至相应的存储器装置。
例如，第0存储器装置1220可以与第0数据缓冲器连接，第一存储器装置1221可以与第一数据缓冲器连接，第二存储器装置1222可以与第二数据缓冲器连接，第三存储器装置1223可以与第三数据缓冲器连接，第四存储器装置1224可以与第四数据缓冲器连接，第五存储器装置1225可以与第五数据缓冲器连接，第六存储器装置1226可以与第六数据缓冲器连接，并且第七存储器装置1227可以与第七数据缓冲器连接。
图10是用于描述图9的存储器系统的部分写入操作的图。假设突发长度BL为8，多个存储器装置1220至1227中的每一个通过4个数据线DQ与主机1100连接。然而，本公开不限于此。例如，可以改变突发长度BL和与多个存储器装置中的每一个连接的数据线DQ的数量。
参照图9和图10，存储器模块1200中包括的存储器装置1220至1227的数量为8，突发长度BL为8，与多个存储器装置1220至1227中的每一个连接的数据线DQ的数量为4，存储器模块1200可以通过一次写入操作储存与32字节(例如，32B)相对应的数据。因为存储器模块1200能够执行部分写入操作，所以存储器模块1200可以以半字节单位或字节单位储存数据。例如，如图2B所示，主机1100可以将第三数据DT3储存在存储器模块1200中。
如图10所示，第0字节数据BD0可以包括第0半字节数据ND0和第一半字节数据ND1，第一字节数据BD1可以包括第二半字节数据ND2和第三半字节数据ND3，并且第二字节数据BD2可以包括第四半字节数据数据ND4和第五半字节数据ND5。第三字节数据BD3可以包括第六半字节数据ND6和第七半字节数据ND7。其余的字节数据BD4至BD31具有与上述类似的结构，因此将省略附加的描述以避免冗余。
在一个实施例中，存储器模块1200可以以第0突发长度BL0接收第0输入数据Din_0，可以以第一突发长度BL1接收第一输入数据Din_1，可以以第二突发长度BL2接收第二输入数据Din_2，可以以第三突发长度BL3接收第三输入数据Din_3，可以以第四突发长度BL4接收第四输入数据Din_4，可以以第五突发长度BL5接收第五输入数据Din_5，可以以第六突发长度BL6接收第六输入数据Din_6，并且可以以第七突发长度BL7接收第七输入数据Din_7。
如上所述，包括在存储器模块1200中的存储器装置1220至1227可以接收相同的命令/地址信号C/A和相同的时钟信号CK。相比之下，被包括在存储器模块1200中的存储器装置1220至1227中的每一个可以接收不同的数据选通信号DQS和不同的数据。
第0输入数据Din_0可包括第0字节数据BD0至第三字节数据BD3，第一输入数据Din_1可包括第四字节数据BD4至第七字节数据BD7，第二输入数据Din_2可包括第八字节数据BD8至第十一字节数据BD11，第三输入数据Din_3可包括第十二字节数据BD12至第十五字节数据BD15，第四输入数据Din_4可包括第十六字节数据BD16至第十九字节数据BD19，第五输入数据Din_5可包括第二十字节数据BD20至第二十三字节数据BD23，第六输入数据Din_6可包括第二十四字节数据BD24至第二十七字节数据BD27，第七输入数据Din_7可包括第二十八字节数据BD28至第三十一字节数据BD31。
换句话说，第0输入数据Din_0可包括第0半字节数据ND0至第7半字节数据ND7，第一输入数据Din_1可包括第8半字节数据ND8至第15半字节数据ND15，第二输入数据Din_2可以包括第16半字节数据ND0至第23半字节数据ND23，第三输入数据Din_3可以包括第24半字节数据ND24至第31半字节数据ND31，第四输入数据Din_4可以包括第32半字节数据ND32至第39半字节数据ND39，第五输入数据Din_5可包括第40半字节数据ND40至第47半字节数据ND47，第六输入数据Din_6可包括第48半字节数据ND48至第55半字节数据ND55，第七输入数据Din_7可包括第56半字节数据ND56至第63半字节数据ND63。
包括在输入数据Din中的每个半字节数据可以输入至存储器装置1220至1227中的对应存储器装置。在第0突发长度BL0，可以通过多个数据线DQ0至DQ3输入第0个半字节数据ND0至第0存储器装置1220，可以通过多个数据线DQ4至DQ7输入第一半字节数据ND1至第一存储器装置1221，可以通过多个数据线DQ8至DQ11输入第二半字节数据ND2至第二存储器装置1222，可以通过多个数据线DQ12至DQ15输入第三半字节数据ND3至第三存储器装置1223，可以通过多个数据线DQ16到DQ19输入第四半字节数据ND4至第四存储器装置1224，可以通过多个数据线DQ20到DQ23输入第五半字节数据ND5至第五存储器装置1225，可以通过多个数据线DQ24至DQ28输入第六半字节数据ND6至第六存储器装置1226，以及通过多个数据线DQ29到DQ31输入第七半字节数据ND7至第七存储器装置1227。
在第一突发长度BL1，可以通过多个数据线DQ0至DQ3输入第八半字节数据ND8至第0存储器装置1220，可以通过多个数据线DQ4到DQ7输入第九半字节数据ND9至第一存储器装置1221，可以通过多个数据线DQ8至DQ11输入第十半字节数据ND10至第二存储器装置1222，可以通过多个数据线DQ12至DQ15输入第十一半字节数据ND11至第三存储器装置1223，可以通过多个数据线DQ16至DQ19输入第十二半字节数据ND12至第四存储器装置1224，可以通过多个数据线DQ20至DQ23输入第十三半字节数据ND13至第五存储器装置1225，可以通过多个数据线DQ24至DQ28输入第十四半字节数据ND14至第六存储器装置1226，以及可以通过多个数据线DQ29至DQ31输入第十五半字节数据ND15至第七存储器装置1227。如在上文的描述中，其余的半字节数据ND16至ND63储存在存储器装置1220到1227中，因此，将省略附加的描述以避免冗余。
即，第0存储器装置1220可以接收半字节数据ND0、ND8、ND16、ND24、ND32、ND40、ND48和ND56，第一存储器装置1221可以接收半字节数据ND1、ND9、ND17、ND25、ND33、ND41、ND49和ND57，第二存储器装置1222可以接收半字节数据ND2、ND10、ND18、ND26、ND34、ND42、ND50和ND58，第三存储器装置1223可以接收半字节数据ND3、ND11、ND19、ND27、ND35、ND43、ND51和ND59，第四存储器装置1224可以接收半字节数据ND4、ND12、ND20、ND28、ND36、ND44、ND52和ND60，第五存储器装置1225可以接收半字节数据ND5、ND13、ND21、ND29、ND37、ND45、ND53和ND61，第六存储器装置1226可以接收半字节数据ND6、ND14、ND22、ND30、ND38、ND46、ND54和ND62，以及第七存储器装置1227可以接收半字节数据ND7、ND15、ND23、ND31、ND39、ND47、ND55和ND63。
因为第二半字节数据ND2和第三半字节数据ND3是有效的而其余的半字节数据ND0、ND1和ND4到ND63是伪数据，所以接收第二半字节数据ND2的第二存储器装置1222和接收第三半字节数据ND3的第三存储器装置1223可以是目标装置，以及其余存储器装置1220、1221、1224、1225、1226和1227可以是非目标存储器装置。
例如，目标存储器装置可以指示接收全部或部分输入数据作为有效数据的存储器装置，并且非目标存储器装置可以是仅接收伪数据的存储器装置。可选地，目标存储器装置可以指示接收数据选通信号DQS切换的存储器装置，而非目标存储器装置可为接收保持逻辑高“H”的数据选通信号DQS的存储器装置。
在一个实施例中，在主机1100的控制下，输出至目标存储器装置的数据选通信号DQS可以切换，并且输出至非目标存储器装置的数据选通信号DQS可以不切换。主机1100可以将输出至非目标存储器装置的数据选通信号DQS设置为逻辑高“H”。
如上所述，根据本公开实施例的存储器系统1000可以执行部分写入操作。存储器装置100可通过多个掩码信号MS0至MS7和/或数据选通信号DQS确定输入数据是否有效。
图11A是用于描述图9的每个存储器装置的部分写入操作的流程图。参照图9和图11A，在操作S210中，存储器装置1220至1227中的每一个可以接收包括部分写入使能信号PWE和多个掩码信号MS的部分写入命令。操作S210类似于图5的操作S110，因此将省略附加的描述以避免冗余。
在操作S220中，存储器装置1220至1227中的每一个可以确定是否接收到数据选通信号DQS切换。当确定存储器装置1220至1227中的每一个均接收到数据选通信号DQS切换时，可以执行操作S230；当确定存储器装置1220至1227中的每一个没有接收到数据选通信号DQS切换时，可以执行操作S260。即，接收数据选通信号DQS切换的目标存储器装置可执行操作S230，而未接收数据选通信号DQS切换的非目标存储器装置可执行操作S260。
在操作S230中，每个目标存储器装置可以通过多个数据线DQ接收输入数据Din。在操作S240中，每个目标存储器装置可以基于多个掩码信号MS使能列选择线。操作S240类似于图5的操作S130，因此将省略附加的描述以避免冗余。
在操作S250中，每个目标存储器装置可以基于列选择线CSL将数据储存在多个存储器单元中。操作S250类似于图5的操作S140，因此将省略附加的描述以避免冗余。
在操作S260中，每个非目标存储器装置可以通过多个数据线DQ接收输入数据Din。例如，每个非目标存储器装置可以通过多个数据线DQ接收伪数据。每个非目标存储器装置可以不执行操作S250和操作S260。
在一个实施例中，因为每个非目标存储器装置仅接收伪数据，所以每个非目标存储器装置可以禁用列选择线。可选地，每个非目标存储器装置可以保持列选择线的禁用状态。每个非目标存储器装置可以不将接收到的输入数据(即，伪数据)储存在多个存储器单元中。
图11B是用于描述图9的存储器系统的部分写入操作的时序图。仅第一字节数据BD1可以具有有效数据值，并且其余字节数据BD0和BD2至BD31可以具有伪数据值。即，主机1100可以对第一字节数据BD1执行部分写入操作。为了描述方便，将省略与上述组件相关联的附加描述以避免冗余。
存储器系统1000可以基于图11B所示的时序图来执行部分写入操作。在第一时间t1，主机1100可以向存储器模块1200发送命令和地址。主机1100可以通过命令线(例如，CMD)发送部分写入命令PWR。主机1100可以通过库组地址线(例如BG ADDR)发送库组地址BG。主机1100可以通过地址线(例如，ADDR)发送库地址BA、列地址CA、部分写入使能信号PWE和多个掩码信号MS。
在一个实施例中，在从发送部分写入命令PWR和地址的时间tl起经过写入延迟WL之后，可以通过数据线DQ0至DQ31发送输入数据Din。
在一个实施例中，在命令/地址输入间隔Tl期间，存储器模块1200可以从主机1100接收部分写入命令PWR和地址。在从发送部分写入命令PWR和地址的时间tl起经过写入延迟WL之后，存储器模块1200可以在数据输入间隔T2期间从主机1100接收输入数据。上文已描述了部分写入命令PWR的命令真值表，因此将省略附加描述以避免冗余。
在一个实施例中，输入数据的第一字节数据BD1可以具有有效值，并且其余字节数据BD0和BD2至BD31可以具有伪值。第0输入数据Din_0的一部分可以具有有效值。第一数据Din_1至第七数据Din_7的全部都可以具有伪值。第0输入数据Din_0的第二半字节数据ND2和第三半字节数据ND3可以具有有效值。第0输入数据Din_0的第0字节数据ND0、第一字节数据ND1、第四字节数据ND4、第五字节数据ND5、第六字节数据ND6和第七半字节数据ND7可以具有伪值。
因为第一字节数据BDl被包括在第0输入数据Din_0中，所以在第一时间tl，主机1100可以设置部分写入使能信号PWE为逻辑高“H”，可以设置第0掩码信号MS0为逻辑低“L”，并且可以设置第一掩码信号MS1至第七掩码信号MS7为逻辑高“H”。
在第0突发长度BL0处，存储器模块1200可以接收包括有效值的输入数据(例如，第0输入数据Din_0)。在第一突发长度BL1至第七突发长度BL7，存储器模块1200可以接收包括伪值的输入数据(例如，第一输入数据Din_1至第七输入数据Din_7)。
因为第0掩码信号MS0处于指示禁用状态的逻辑低“L”，所以存储器模块1200可以在存储器单元中储存与第0掩码信号相对应的输入数据的全部或部分(例如，第0输入数据Din_0)。因为第一掩码信号MS1至第七掩码信号MS7处于指示使能状态的逻辑高“H”，所以存储器模块1200可以在存储器单元中不储存与第一掩码信号MS1至第七掩码信号MS7相对应的输入数据(例如，第一输入数据Din_1至第七输入数据Din_7)。
即使第0掩码信号MS0处于逻辑低“L”，有效数据也可能不会输入至多个存储器装置1220至1227。即，即使掩码信号指示禁用状态，与掩码信号相对应的部分输入数据可以具有伪值。即，第0输入数据Din_0可以包括伪数据。由此，可以通过数据选通信号DQS确定在一个突发长度期间输入至存储器模块1200的数据(即，突发数据)(例如，第0输入数据Din_0)是否有效。
因为第0输入数据Din_0的第二半字节数据ND2和第三半字节数据ND3具有有效值，第0输入数据Din_0的其余半字节数据ND0、ND1、ND4、ND5、ND6和ND7具有伪值，第二存储器装置1222和第三存储器装置1223可以接收有效数据，而其余存储器装置1220、1221、1224、1225、1226和1227可以接收伪数据。
在一个实施例中，第二数据选通信号DQS2和第三数据选通信号DQS3可以在主机1100的控制下切换。在主机1100的控制下，第二数据选通信号DQS2和第三数据选通信号DQS3可以在从第二时间t2起的写入前导延迟tWPRE之前开始切换。在主机1100的控制下，第二数据选通信号DQS2和第三数据选通信号DQS3可以从发送最后输入数据(例如，第七输入数据Din_7)的第三时间t3起切换至写入后导延迟tWPST经过的时间。即，第二数据选通信号DQS2和第三数据选通信号DQS3可以在选通切换间隔T3期间切换。
例如，可以通过设置模式寄存器设置写入前导延迟tWPRE。例如，可以通过模式寄存器的设置将写入前导延迟tWPRE设置为1tck或2tck。写入后导延迟tWPST可以具有预先确定的值。例如，写入后导延迟tWPST可以是0.5tck。
在主机1100的控制下，第0数据选通信号DQS0、第一数据选通信号DQS1、第四数据选通信号DQS4、第五数据选通信号DQS5、第六数据选通信号DQS6和第七数据选通信号DQS7在选通切换间隔T3期间可以不切换。即，主机1100可以在选通切换间隔T3期间将第0数据选通信号DQS0、第一数据选通信号DQS1、第四数据选通信号DQS4、第五数据选通信号DQS5、第六数据选通信号DQS6和第七数据选通信号DQS7设置为逻辑高“H”。
如上所述，主机1100可以允许输出至目标存储器装置(例如，1222和1223)的数据选通信号DQS切换并且可以通过多个数据线DQ输出数据。主机1100可以在选通切换间隔T3期间将输出至非目标存储器装置(例如，1220、1221、1224、1225、1226和1227)的数据选通信号DQS设置为逻辑高“H”，并且可以通过多个数据线DQ输出伪数据。
多个存储器装置1220至1227中的每一个可以通过部分写入使能信号PWE、多个掩码信号MS和数据选通信号DQS执行部分写入操作。因为部分写入使能信号PWE处于逻辑高“H”，所以多个存储器装置1220至1227中的每一个均可以识别部分写入命令PWR。
因为第一掩码信号MS1至第七掩码信号MS7处于逻辑高“H”，所以多个存储器装置1220至1227中的每一个可以识别第一输入数据Din_1至第七输入数据Din_7是伪数据。多个存储器装置1220至1227中的每一个可以禁用与第一输入数据Din_1至第七输入数据Din_7相对应的列选择线。多个存储器装置1220至1227中的每一个可以在存储器单元中不储存第一输入数据Din_1至第七输入数据Din_7。
多个存储器装置1220至1227中的每一个可以确定是否接收到数据选通信号DQS切换。在选通切换间隔T3期间，多个存储器装置1220至1227中的每一个可以确定对应的数据选通信号DQS是否切换。当确定数据选通信号DQS在选通切换间隔T3期间切换时，多个存储器装置1220至1227中的每一个可以确定输入数据的全部或部分是有效数据。当数据选通信号DQS在选通切换间隔T3期间处于逻辑高“H”时，多个存储器装置1220至1227中的每一个可以确定全部输入数据是伪数据。
例如，在选通切换间隔T3期间，目标存储器装置1222和1223可以确定数据选通信号DQS切换。因为第二数据选通信号DQS2在选通切换间隔T3期间切换并且第0掩码信号MS0处于禁用状态，所以第二存储器装置1222可以在存储器单元中储存第二半字节数据ND2。因为第三数据选通信号DQS3在选通切换间隔T3期间切换并且第0掩码信号MS0处于禁用状态，所以第三存储器装置1223可以在存储器单元中储存第三半字节数据ND3。
在选通切换间隔T3期间，非目标存储器装置1220、1221和1224至1227可以确定数据选通信号DQS保持逻辑高“H”。因为在选通切换间隔T3期间对应的数据选通信号DQS0、DQS1和DQS4至DQS7处于逻辑高“H”，非目标存储器装置1220、1221和1224至1227可以确定全部输入数据是伪数据。非目标存储器装置1220、1221和1224至1227可以在存储器单元中不储存在第0突发长度BL0期间接收的输入数据。非目标存储器装置1220、1221和1224至1227可以不储存全部输入数据到存储器单元中。
图12A是用于描述图9的每个存储器装置的部分写入操作的流程图。参照图9和图12A，在操作S310中，存储器装置1220至1227中的每一个可以接收包括部分写入使能信号PWE和多个掩码信号MS的部分写入命令PWR。操作S310类似于图11A的操作S210，因此将省略附加描述以避免冗余。
在操作S320中，存储器装置1220至1227中的每一个可以确定是否接收到数据选通信号DQS切换。当确定存储器装置1220至1227中的每一个均接收到数据选通信号DQS切换时，可以执行操作S330；当确定存储器装置1220至1227中的每一个没有接收到数据选通信号DQS切换时，可以不执行操作S330至操作S350。即，接收数据选通信号DQS切换的目标存储器装置可以执行操作S330，而接收保持在逻辑高“H”的数据选通信号DQS的非目标存储器装置可以不执行操作S330至操作S350。
操作S330至操作S350类似于图11A的操作S230至操作S250，因此将省略附加的描述以避免冗余。与图11A相比，每个非目标存储器装置可以通过多个数据线DQ不接收输入数据Din。
图12B是用于描述图9的存储器系统的部分写入操作的时序图。主机1100可以在选通切换间隔T3期间将输出至非目标存储器装置1220、1221、1224、1225、1226和1227的数据选通信号DQS设置为逻辑高“H”，可以甚至通过多个数据线DQ不输出伪数据。非目标存储器装置1220、1221、1224、1225、1226和1227可以在命令/地址输入间隔T1期间接收部分写入命令PWR和地址，可以在数据输入间隔T2期间不接收输入数据，可以在选通切换间隔T3期间接收保持在逻辑高“H”的数据选通信号DQS。
与图11B类似，主机1100可以在命令/地址输入间隔T1期间向目标存储器装置1222和1223提供部分写入命令PWR和地址，可以在数据输入间隔T2期间分别向目标存储器装置1222和1223提供半字节数据ND2和ND3，并且可以在选通切换间隔T3期间分别向目标存储器装置1222和1223提供数据选通信号DQS2和DQS3切换。
图13A和图13B是用于描述根据本公开的存储器系统的部分写入操作的时序图。参照图9和图13A，主机1100可以通过写入命令WR和数据选通信号DQS执行部分写入操作。假设在第0至第七突发长度BL0到BL7期间，主机1100向第二存储器装置1222和第三存储器装置1223输出有效数据并且向其余的存储器装置1220、1221、1224、1225、1226和1227输出伪数据。
如上表1和表2所示，在命令/地址输入间隔Tl期间，主机1100可以控制命令/地址信号C/A向存储器模块1200输出写入命令WR。
在选通切换间隔T3期间，主机1100可以输出数据选通信号DQS切换至目标存储器装置1222和1223。在选通切换间隔T3期间，主机1100可以输出保持在逻辑高“H”的数据选通信号DQS至非目标存储器装置1220、1221、1224、1225、1226和1227。
在数据输入间隔T2期间，主机1100可以向目标存储器装置1222和1223输出有效数据。在数据输入间隔T2期间，主机1100可以向非目标存储器装置1220、1221、1224、1225、1226和1227输出伪数据。
目标存储器装置1222和1223可以响应于写入命令WR将接收到的输入数据储存在存储器单元中。在选通切换间隔T3期间，由于接收到保持在逻辑高“H”的数据选通信号DQS，非目标存储器装置1220、1221、1224、1225、1226和1227可以确定全部输入数据是伪数据。因为确定全部输入数据是伪数据，非目标存储器装置1220、1221、1224、1225、1226和1227可以不将全部输入数据储存在存储器单元阵列120中。
参照图9和图13B，存储器系统1000可以通过部分写入命令PWR、数据选通信号DQS和数据掩码信号DM_n执行部分写入操作。因为使用数据掩码信号DM_n，所以假设多个存储器装置1220至1227是X8存储器装置。存储器系统1000可以通过同时使用数据掩码信号DM_n和部分写入命令PWR以半字节为单位执行部分写入操作。
在一个实施例中，第0存储器装置1220可以通过第0数据线DQ0至第七数据线DQ7与主机1100交换数据。第一存储器装置1221可以通过第八数据线DQ8至第十五数据线DQ15与主机1100交换数据。第二存储器装置1222可以通过第十六数据线DQ16至第二十三数据线DQ23与主机1100交换数据。第三存储器装置1223可以通过第二十四数据线DQ24至第三十一数据线DQ31与主机1100交换数据。第四存储器装置1224可以通过三十二数据线DQ32至第三十九数据线DQ39与主机1100交换数据。第五存储器装置1225可以通过第四十数据线DQ40至第四十七条数据线DQ47与主机1100交换数据。第六存储器装置1226可通过第四十八数据线DQ48至第五十五数据线DQ55与主机1100交换数据。第七存储器装置1227可以通过第五十六数据线DQ56至第六十三数据线DQ63与主机1100交换数据。
在一个实施例中，第0存储器装置1220可以通过第0数据掩码线从主机1100接收第0数据掩码信号DM_n0，第一存储器装置1221可以通过第一数据掩码线从主机1100接收第一数据掩码信号DM_n1，第二存储器装置1222可以通过第二数据掩码线从主机1100接收第二数据掩码信号DM_n2，第三存储器装置1223可以通过第三数据掩码线从主机1100接收第三数据掩码信号DM_n3，第四存储器装置1224可以通过第四数据掩码线从主机1100接收第四数据掩码信号DM_n4，第五存储器装置1225可以通过第五数据掩码线从主机1100接收第五数据掩码信号DM_n5，第六存储器装置1226可以通过第六数据掩码线从主机1100接收第六数据掩码信号DM_n6，第七存储器装置1227可以通过第七数据掩码线从主机1100接收第七数据掩码信号DM_n7。
在一个实施例中，主机1100可以通过使用部分写入命令PWR和数据掩码信号DM_n以半字节为单位执行部分写入操作。例如，如上表3和表4所示，在命令/地址输入间隔T1期间，主机1100可以控制命令/地址信号C/A以将部分写入命令PWR输出至存储器模块1200。主机1100可以将部分写入使能信号PWE和多个掩码信号MS发送至存储器模块1200。
在一个实施例中，多个掩码信号MS可以指示是否分别通过第0数据线DQ0至第三数据线DQ3、第八数据线DQ8至第十一数据线DQ11、第十六数据线DQ16至第十九数据线DQ19、第二十四数据线DQ24至第二十七数据线DQ27、第三十二数据线DQ32至第三十五数据线DQ35、第四十数据线DQ40至第四十三数据线DQ43、第四十八数据线DQ48至第五十数据线DQ51、以及第五十六数据线DQ56至第五十九数据线DQ59接收到掩码输入数据。
每个数据掩码信号DM_n可以指示是否分别通过第四数据线DQ4至第七数据线DQ7、第十二数据线DQ12至第十五数据线DQ15、第二十数据线DQ20至第二十三数据线DQ23、第二十八数据线DQ28至第三十一数据线DQ31、第三十六数据线DQ36至第三十九数据线DQ39、第四十四数据线DQ44至第四十七数据线DQ47、第五十二数据线DQ52至第五十五DQ55、以及第六十数据线DQ60至第六十三数据线DQ63接收到掩码输入数据。
图11B的多个掩码信号MS中的每一个均可以指示在一个突发长度中是否掩码输入至每个存储器装置的全部数据。例如，在第0存储器装置1220中，第0掩码信号MS0可以指示在第0突发长度BL0期间是否掩码通过第0数据线DQ0至第三数据线DQ3输入的第0半字节数据ND0。
相比之下，图13B的多个掩码信号MS中的每一个可以指示在一个突发长度中是否掩码输入至每个存储器装置的数据的一部分。例如，在第0存储器装置1220中，第0掩码信号MS0可以指示在第0突发长度BL0期间是否掩码通过第0数据线DQ0至第三数据线DQ3输入的第0半字节数据ND0。在第0突发长度BL0期间输入的第0数据掩码信号DM_n0可以指示在第0突发长度BL0期间是否掩码通过第四数据线DQ4至第七数据线DQ7输入的第一半字节数据ND1。
在存储器系统1000仅使用数据掩码信号DM_n的情况下，存储器系统1000可以以字节为单位执行部分写入操作。根据本公开实施例的存储器系统1000可以通过使用数据掩码信号DM_n和部分写入命令PWR以半字节为单位执行部分写入操作。
与图11B类似，主机1100可以在选通切换间隔T3期间将与非目标存储器装置1220、1221、1224、1225、1226和1227相对应的数据选通信号设置为逻辑高“H”。
图14是示出应用了根据本公开的存储器装置的计算系统2000的框图。参照图14，计算系统2000可以包括计算机、便携式计算机、超移动个人计算机(UMPC)、工作站、服务器计算机、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数码相机、数码录音机、数码音频播放器、数码图片记录器、数码图片播放器、数码录像机、数码视频播放器、能够在无线环境中传输或接收信息的装置以及包括家庭网络在内的各种电子装置中的一种。
计算系统2000可以包括处理器2100、存储器模块2200、芯片组2300、图形处理单元(GPU)(或图形模块)2400、输入/输出装置2500和储存装置2600。处理器2100可以执行计算系统2000的整体操作。处理器2100可以执行计算系统2000中的各种操作。
存储器模块2200可以与处理器2100直接连接。例如，存储器模块2200可以是双列直插式存储器模块(DIMM)的形式，并且存储器模块2200可以安装在直接与处理器2100连接的DIMM插槽中并可与处理器2100进行通信。在一个实施例中，存储器模块2200可以包括参考图1至图8描述的存储器装置。参考图9至图13描述的存储器模块2200可以执行部分写入操作。
芯片组2300可以与处理器2100电连接并且可以在处理器2100的控制下控制计算系统2000的硬件。例如，芯片组2300可以单独地通过主总线与GPU 2400、输入/输出装置2500和存储器装置2600连接，并可以执行主总线的桥接操作。
GPU 2400可以执行用于输出计算系统2000的图像数据的一组计算操作。在一个实施例中，GPU 2400可以以片上系统的形式嵌入在处理器2100中。
在一个实施例中，GPU 2400可以包括参照图1至图13描述的存储器装置或存储器模块。
输入/输出装置2500包括将数据或指令输入至计算系统2000或将数据输出至外部装置的各种装置。储存装置2600可以用作计算系统2000的大容量储存介质。储存装置2600可以包括诸如硬盘驱动器(HDD)、固态驱动器(SSD)、存储器卡、存储器棒的大容量储存介质。
图15是示出根据本公开实施例的储存系统的框图。参照图15，储存系统3000可以包括主机3100和储存装置3200。在一个实施例中，储存系统3000可以是信息处理装置(诸如个人计算机(PC)、笔记本电脑、服务器、工作站、智能手机、平板电脑、数码相机和黑匣子)之一，其被配置为处理各种信息并储存处理后的信息。
主机3100可以控制储存系统3000的整体操作。例如，主机3100可以向储存装置3200发送用于在储存装置3200中储存数据“DATA”或读取储存在储存装置3200中的数据“DATA”的请求(RQ)。在一个实施例中，主机3100可以是处理器核(诸如中央处理单元(CPU)或应用处理器，或者可以是通过网络连接的计算节点)，其被配置为控制储存系统3000。
在一个实施例中，主机3100可以包括主机控制器3110和主机存储器3120。主机控制器3110可以被配置为控制主机3100的整体操作或允许主机3100控制储存装置3200。主机存储器3120可以是用于主机3100的缓冲器存储器、缓存存储器或工作存储器。
储存装置3200可以在主机3100的控制下操作。储存装置3200可以包括储存控制器3210、非易失性存储器装置3220和缓冲器存储器3230。在主机3100的控制下，储存控制器3210可以将数据储存在非易失性存储器装置3220中或者可以读取储存在非易失性存储器装置3220中的数据。在一个实施例中，储存控制器3210可以执行各种管理操作以有效地使用非易失性存储器装置3220。
储存控制器3210可以包括中央处理单元(CPU)3211、闪存转换层(flashtranslation layer，FTL)3212、纠错码(error correction code，ECC)引擎3213、高级加密标准(advanced encryption standard，AES)引擎3214、缓冲器接口电路3215、主机接口电路3216和存储器接口电路3217。
CPU 3211可以执行储存控制器3210的整体操作。FTL 3212可以执行用于有效使用非易失性存储器装置3220的各种操作。例如，主机3100可以通过使用逻辑地址管理储存装置3200的储存空间。FTL 3212可以被配置为管理来自主机3100的逻辑地址与储存装置3200的物理地址之间的地址映射。FTL 3212可以执行磨损均衡操作以防止非易失性存储器装置3220的存储器块中的特定存储器块的过度退化。可以通过FTL 3212的磨损均衡操作提高非易失性存储器装置3220的寿命。FTL 3212可以对非易失性存储器装置3220执行垃圾收集操作以确保空闲存储器块。
在一个实施例中，FTL 3212可以以硬件或软件的形式实现。在以软件形式实现FTL3212的情况下，与FTL 3212相关联的程序代码或信息可以储存在缓冲器存储器3230或缓存存储器(例如，SRAM)(未示出)中并且可以由CPU 3211执行。在FTL 3212以硬件的形式实现的情况下，可以独立于CPU 3211提供被配置为执行FTL 3212的操作的硬件加速器。
ECC引擎3213可以对从非易失性存储器装置3220读取的数据执行错误检测和纠正。例如，ECC引擎3213可以为待写入非易失性存储器装置3220中的数据生成纠错码(或(多个)奇偶校验位(parity bit))。由此生成的纠错码(或奇偶校验位)可以与待写入的数据一起储存在非易失性存储器装置3220中。之后，当从非易失性存储器装置3220读取写入的数据时，ECC引擎3213可以基于读取数据和对应的纠错码(或相应的奇偶校验位)检测并纠正读取数据的错误.
AES引擎3214可以对从主机3100接收的数据执行加密操作或者可以对从非易失性存储器装置3220接收的数据执行解密操作。在一个实施例中，加密操作和解密操作可以基于对称密钥算法执行。
缓冲器接口电路3215可以被配置为按照预限定的通信协议与缓冲器存储器3230通信。在一个实施例中，预限定的接口协议可以包括各种接口协议中的至少一种，诸如双数据速率(DDR)、低功耗DDR(LPDDR)和通用串行总线(USB)。缓冲器接口电路3215可以向缓冲器存储器3230发送基于预限定的接口协议的信号。缓冲器接口电路3215可以从缓冲器存储器3230接收基于预限定的接口协议的信号。
响应于来自CPU 3211或直接存储器存取(DMA)引擎的请求，缓冲器接口电路3215可以将数据储存在缓冲器存储器3230中或者可以读取储存的数据。缓冲器接口电路3215可以向缓冲器存储器3230发送命令/地址信号C/A。缓冲器接口电路3215可以通过多个数据线DQ与缓冲器存储器3230交换数据。缓冲器接口电路3215可以与缓冲器存储器3230交换数据选通信号DQS。
缓冲器接口电路3215可以以字节或半字节为单位以及以缓存线为单位从CPU3211接收读取或写入请求。缓冲器接口电路3215可以用缓冲器存储器3230执行部分写入操作。
在一个实施例中，缓冲器接口电路3215可以包括掩码控制电路3218。掩码控制电路3218可以响应于从CPU 3211接收的部分写入请求控制多个掩码信号MS、部分写入使能信号PWE和数据选通信号DQS。
掩码控制电路3218可以将部分写入命令PWR发送至缓冲器存储器3230。掩码控制电路3218可以在命令/地址输入间隔中通过第十二地址线A12输出部分写入使能信号PWE。在命令/地址输入间隔中，掩码控制电路3218可以通过第0地址线A0输出第0掩码信号MS0，可以通过第一地址线A1输出第一掩码信号MS1，可以通过第二地址线A2输出第二掩码信号MS2，可以通过第十一条地址线A11输出第三掩码信号MS3，可以通过第十三地址线A13输出第四掩码信号MS4，可以通过第0芯片标识符线C0输出第五掩码信号MS5，可以通过第一芯片标识符线C1输出第六掩码信号MS6，并且可以通过第二芯片标识符线C2输出第七掩码信号MS7。
掩码控制电路3218可以生成多个掩码信号。掩码控制电路3218可以设置与包括有效数据的输入数据的突发长度相对应的掩码信号以指示禁用状态，并且可以设置与仅包括伪数据(即，不包括有效数据的输入数据)的输入数据的突发长度相对应的掩码信号以指示使能状态。多个掩码信号可以指示在整个突发长度期间输入至缓冲器存储器3230的数据中的有效数据的位置。
例如，在掩码控制电路3218在第0突发长度BL0期间将第一字节数据BD1输出至缓冲器存储器3230的情况下，在命令/地址输入间隔期间，掩码控制电路3218可以设置第0掩码信号MS0为逻辑低“L”，可以设置其余的掩码信号MS1至MS7为逻辑高“H”。
掩码控制电路3218可以向缓冲器存储器3230发送指示数据是否有效的数据选通信号DQS。在选通切换间隔T3期间，与目标存储器装置连接的数据选通信号DQS可以在掩码控制电路3218的控制下切换。掩码控制电路3218可以在选通切换间隔T3期间将与非目标存储器装置连接的数据选通信号DQS设置为逻辑高“H”。
为了以半字节或字节为单位更新数据，掩码控制电路3218可以从CPU 3211接收地址和数据。掩码控制电路3218可以从CPU 3211接收与字节单位相对应的地址和数据。在下文中，如图2B所示，假设掩码控制电路3218更新储存在第一存储器单元组MCG1中的数据。
掩码控制电路3218可基于从CPU 3211接收的数据生成第三数据DT3。掩码控制电路3218可通过使用从CPU 3211接收的数据作为第一字节数据BD1以及添加伪数据生成第三数据DT3。掩码控制电路3218可以生成第三数据DT3，其包括具有有效值的第一字节数据BD1和均具有伪值的第0字节数据BD0和第二字节数据BD2至第三十一字节数据BD31。例如，伪值可以指给定值或随机值。掩码控制电路3218可通过多个数据线DQ将第三数据DT3发送至缓冲器存储器3230。
缓冲器存储器3230可以是被配置为暂时储存输入至储存控制器3210的数据的写入缓冲器或读取缓冲器。可选地，缓冲器存储器3230可以被配置为储存储器存控制器3210操作所需的各种信息。例如，缓冲器存储器3230可以储存由FTL 3212管理的映射表。可选地，缓冲器存储器3230可以储存与FTL 3212相关联的软件、固件或信息。
缓冲器存储器3230可以在缓冲器接口电路3215的控制下操作。例如，响应于从缓冲器接口电路3215接收的信号，缓冲器存储器3230可以储存数据或者可以将储存的数据提供至缓冲器接口电路3215。在一个实施例中，缓冲器存储器3230可以是动态随机存取存储器(DRAM)装置，但本公开不限于此。缓冲器存储器3230可以执行参考图1至图14描述的部分写入操作。
主机接口电路3216可以按照预限定的接口协议与主机3100通信。在一个实施例中，预限定的接口协议可以包括用于各种接口的协议中的至少一种，诸如ATA(高级技术附件)接口、SATA(串行ATA)接口、e-SATA(外部SATA)接口、SCSI(小型计算机小型接口)接口、SAS(串行附接SCSI)接口、PCI(外围组件互连)接口、PCIe(快速PCI)接口、NVMe(快速NVM)接口、IEEE 1394接口、USB(通用串行总线)接口、SD(安全数字)卡接口、MMC(多媒体卡)接口、eMMC(嵌入式多媒体卡)接口、UFS(通用闪存)接口、eUFS(嵌入式通用闪存)接口、CF(紧凑式闪存)卡接口或网络接口。主机接口电路3216可以从主机3100接收基于预限定的接口协议的信号并且可以基于接收到的信号进行操作。可选地，主机接口电路3216可以向主机3100发送基于预限定的接口协议的信号。
存储器接口电路3217可以按照预限定的通信协议与非易失性存储器装置3220通信。在一个实施例中，预限定的接口协议可以包括用于各种接口的协议中的至少一个，诸如切换接口和开放NAND闪存接口(open NAND flash interface，ONFI)。在一个实施例中，存储器接口电路3217可以基于切换接口与非易失性存储器装置3220通信。在这种情况下，存储器接口电路3217可以通过多个信道CH与非易失性存储器装置3220通信。在一个实施例中，多个信道CH中的每一个可以包括被配置为传输各种控制信号(例如，/CE、CLE、ALE、/WE、/RE和R/B)、数据信号和数据选通信号的多个信号线。
图16是示出图15的掩码控制电路的操作的流程图。参照图15和图16，在操作S410中，掩码控制电路3218可以从CPU 3211或DMA引擎(未示出)接收写入请求和第四数据DT4。第四数据DT4可以是小于缓存线单位的半字节单位或字节单位的数据。在下文中，假设第四数据DT4为字节单位的数据。例如，假设写入请求包括写入命令和地址，该地址指示图2B的第一存储器单元组MCG1。
在操作S420中，掩码控制电路3218可以基于第四数据DT4生成第三数据DT3。掩码控制电路3218可以通过使用字节单位的第四数据DT4作为第一字节数据BD1并添加伪数据生成第三数据DT3。
在操作S430中，掩码控制电路3218可基于第三数据DT3生成多个掩码信号MS。因为有效的第一字节数据BD1被包括在第0输入数据Din_0中，所以掩码控制电路3218可以将第0掩码信号MS0设置为逻辑低“L”，并且可以将其余的掩码信号MS1至MS7设置为逻辑高“H”。
在操作S440中，掩码控制电路3218可以在命令/地址输入间隔期间向缓冲器存储器3230输出包括部分写入使能信号PWE和多个掩码信号MS的部分写入命令PWR。例如，掩码控制电路3218可以在命令/地址输入间隔期间通过第十二地址线A12输出指示使能状态的部分写入使能信号PWE。
在命令/地址输入间隔中，掩码控制电路3218可以通过第0地址线A0输出指示禁用状态的第0掩码信号MS0，可以通过第一地址线A1输出指示使能状态的第一掩码信号MS1，可以通过第二地址线A2输出指示使能状态的第二掩码信号MS2，可以通过第十一地址线A11输出指示使能状态的第三掩码信号MS3，可以通过第十三地址线A13输出指示使能状态的第四掩码信号MS4，可以通过第0芯片标识符线C0输出指示使能状态的第五掩码信号MS5，可以通过第一芯片标识符线C1输出指示使能状态的第六掩码信号MS6，并且可以通过第二芯片标识符线C2输出指示使能状态的第七掩码信号MS7。
在操作S450中，掩码控制电路3218可以在选通切换间隔期间输出数据选通信号DQS至缓冲器存储器3230。如图9所示，在缓冲器存储器3230包括多个存储器装置的情况下，在选通切换间隔期间，掩码控制电路3218可以输出切换的数据选通信号DQS至目标存储器装置，可以输出保持在逻辑高“H”的数据选通信号DQS至非目标存储器装置。
在操作S460中，掩码控制电路3218可以通过多个数据线DQ输出第三数据DT3至缓冲器存储器3230。如图9所示，在缓冲器存储器3230包括多个存储器装置的情况下，掩码控制电路3218可以将数据输出至目标存储器装置和非目标存储器装置。此外，掩码控制电路3218可以向目标存储器装置输出数据而可以向非目标存储器装置不输出数据。
如上所述，存储器系统可以执行部分写入操作。主机可以在命令/地址输入间隔期间通过使用命令/地址信号而不使用单独的数据掩码信号向存储器装置发送多个掩码信号和部分写入使能信号。响应于部分写入命令，存储器装置可以基于多个掩码信号和数据选通信号将输入数据的全部或部分储存在存储器单元中。
根据本公开，可以通过通过命令/地址线向存储器装置发送多个掩码信号执行部分写入操作。因此，提供了能够最小化功耗的电子装置、主机的操作方法、存储器模块的操作方法和存储器装置的操作方法。
如本领域中的传统，可以根据执行所描述的一个或多个功能的块来描述和图示实施例。这些在本文中可被称为单元或模块等的块由模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理实现，并且可以可选地由固件和/或软件驱动。例如，电路可以体现在一个或多个半导体芯片中，或者在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件或由处理器(例如，一个或多个可编程的微处理器和相关电路)或由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合来实现。在不背离本公开的范围的情况下，实施例的每个块可以物理地分离为两个或更多个交互和离散的块。同样地，在不背离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实施例的一方面可以通过储存在非暂时性储存介质内并且由处理器执行的指令来实现。
虽然已经参考本公开的实施例描述了本公开，但是对于本领域普通技术人员显而易见的是，在不背离以下的权利要求中提出的本公开设定的精神和范围的情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种包括多个存储器单元的存储器装置的操作方法，所述方法包括：
在命令/地址输入间隔期间接收包括部分写入使能信号和多个掩码信号的部分写入命令；
在接收到所述部分写入命令后，通过数据选通线接收数据选通信号；
在数据输入间隔期间，通过多个数据线与所述数据选通信号同步地接收多个数据；以及
在数据写入间隔期间，响应于所述部分写入使能信号，基于所述多个掩码信号将所述多个数据的一部分储存在所述多个存储器单元中。
2.如权利要求1所述的方法，其中，在所述数据写入间隔期间，响应于所述部分写入使能信号，基于所述多个掩码信号将所述多个数据的一部分储存在所述多个存储器单元中包括：
响应于所述部分写入使能信号，基于所述多个掩码信号使能列选择信号；以及
将所述多个数据的一部分储存在所述多个存储器单元中由所述列选择信号选择的存储器单元中。
3.如权利要求1所述的方法，其中，接收包括所述部分写入使能信号和所述多个掩码信号的所述部分写入命令包括通过芯片标识符线或地址线接收所述部分写入使能信号和所述多个掩码信号。
4.如权利要求1所述的方法，其中，接收包括所述部分写入使能信号和所述多个掩码信号的所述部分写入命令包括：
通过第0至第二地址线接收所述多个掩码信号中的第0至第二掩码信号；
通过第十一地址线接收所述多个掩码信号中的第三掩码信号；
通过第十三地址线接收所述多个掩码信号中的第四掩码信号；
通过第0至第二芯片标识符线接收所述多个掩码信号中的第五至第七掩码信号；以及
通过第十二地址线接收所述部分写入使能信号。
5.如权利要求1所述的方法，还包括：
在从接收到所述部分写入命令的时间起经过写入延迟后，在所述数据输入间隔期间接收保持在逻辑高电平的所述数据选通信号；以及
响应于保持在所述逻辑高电平的所述数据选通信号，不将所述多个数据的全部储存在所述多个存储器单元中。
6.如权利要求5所述的方法，其中，响应于保持在所述逻辑高电平的所述数据选通信号，不将所述多个数据的全部储存在所述多个存储器单元中包括在所述数据写入间隔期间响应于保持在所述逻辑高电平的所述数据选通信号禁用列选择线。
7.如权利要求1所述的方法，其中，所述多个数据的一部分以半字节单位或字节单位储存在所述多个存储器单元中。
8.如权利要求1所述的方法，其中，所述多个数据包括待被储存在所述多个存储器单元中的有效数据和将不被储存在所述多个存储器单元中的伪数据。
9.一种包括多个存储器装置的存储器模块的操作方法，所述方法包括：
在第一时间接收包括部分写入使能信号和多个掩码信号的部分写入命令；
在所述第一时间之后的选通切换间隔期间，通过与所述多个存储器装置中的第一存储器装置连接的第一数据选通线接收切换的第一数据选通信号，并通过与所述多个存储器装置中的第二存储器装置连接的第二数据选通线接收保持在逻辑高电平的第二数据选通信号；以及
在所述第一时间之后的数据输入间隔期间，通过多个数据线接收多个数据。
10.如权利要求9所述的方法，还包括响应于所述部分写入使能信号，基于所述多个掩码信号将所述多个数据的一部分储存在被包括在所述第一存储器装置中的多个存储器单元中。
11.如权利要求10所述的方法，其中：
所述多个掩码信号包括第一掩码信号和第二掩码信号，
所述第一掩码信号与在第一突发长度期间输入的第一输入数据相对应，所述第二掩码信号与在第二突发长度期间输入的第二输入数据相对应，
响应于所述部分写入使能信号，基于所述多个掩码信号将所述多个数据的一部分储存在被包括在所述第一存储器装置中的所述多个存储器单元中包括：
当所述第一掩码信号为禁用状态时，将所述第一输入数据的一部分储存在被包括在所述第一存储器装置中的所述多个存储器单元中；以及
当所述第二掩码信号为使能状态时，不将所述第二输入数据储存在被包括在所述第一存储器装置中的所述多个存储器单元中。
12.如权利要求11所述的方法，其中：
当所述第一掩码信号为禁用状态时，将所述第一输入数据的一部分储存在被包括在所述第一存储器装置中的所述多个存储器单元中包括：
使能与所述第一输入数据的第一列地址相对应的第一列选择线；以及
响应于所述第一列选择线，将所述第一输入数据储存在被包括在所述第一存储器装置中的所述多个存储器单元中，以及
当所述第二掩码信号为使能状态时，不将所述第二输入数据储存在被包括在所述第一存储器装置中的所述多个存储器单元中包括：
禁用与所述第二输入数据的第二列地址相对应的第二列选择线；以及
响应于所述第二列选择线，不将所述第二输入数据储存在被包括在所述第一存储器装置中的所述多个存储器单元中。
13.如权利要求9所述的方法，其中，在所述第一时间之后的所述数据输入间隔期间，通过所述多个数据线接收所述多个数据包括：
通过所述多个数据线中与所述第一存储器装置连接的第一数据线接收包括有效数据的数据；以及
通过所述多个数据线中与所述第二存储器装置连接的第二数据线接收伪数据。
14.如权利要求13所述的方法，其中：
所述多个掩码信号包括第一掩码信号和第二掩码信号，
当所述第一掩码信号与在第一突发长度期间输入的第一输入数据相对应，所述第二掩码信号与在第二突发长度期间输入的第二输入数据相对应时，所述第一掩码信号指示禁用状态，并且所述第二掩码信号指示使能状态，以及
通过与所述第一存储器装置连接的第一数据线接收包括有效数据的数据包括：
在第一突发长度期间接收作为有效的第一输入数据；以及
在第二突发长度期间接收作为伪数据的第二输入数据。
15.如权利要求9所述的方法，其中，在所述第一时间之后的所述数据输入间隔期间，通过所述多个数据线接收所述多个数据包括：
通过所述多个数据线中与所述第一存储器装置连接的第一数据线接收所述多个数据；以及
当未接收到其他命令时，通过所述多个数据线中与所述第二存储器装置连接的第二数据线不接收数据。
16.如权利要求9所述的方法，其中，接收包括所述部分写入使能信号和所述多个掩码信号的所述部分写入命令包括通过命令/地址线中的备用线接收所述部分写入使能信号和所述多个掩码信号。
17.如权利要求9所述的方法，其中，接收包括所述部分写入使能信号和所述多个掩码信号的所述部分写入命令包括：
通过第0至第二地址线接收所述多个掩码信号中的第0至第二掩码信号；
通过第十一地址线接收所述多个掩码信号中的第三掩码信号；
通过第十三地址线接收所述多个掩码信号中的第四掩码信号；
通过第0至第二芯片标识符线接收所述多个掩码信号中的第五至第七掩码信号；以及
通过第十二地址线接收所述部分写入使能信号。
18.如权利要求9所述的方法，其中：
所述数据输入间隔从第二时间开始并在第三时间结束，所述第二时间为从所述第一时间经过写入延迟WL的时间，以及
所述选通切换间隔在从所述第二时间起经过写入前导码延迟之前开始，并在从所述第三时间起经过后导码延迟之后结束。
19.一种与存储器模块连接的主机的操作方法，所述方法包括：
通过将伪数据添加至小于缓存线单位的单位的第一数据，生成第二数据；
在命令/地址输入间隔期间，向所述存储器模块输出包括部分写入使能信号和多个掩码信号的部分写入命令；
在所述命令/地址输入间隔之后，在数据选通切换间隔期间，向所述存储器模块输出数据选通信号；以及
在所述命令/地址输入间隔之后，在数据输入间隔期间，通过多个数据线向所述存储器模块输出所述第二数据。
20.如权利要求19所述的方法，其中：
所述数据选通信号包括与所述存储器模块的目标存储器装置连接的第一数据选通信号和与所述存储器模块的非目标存储器装置连接的第二数据选通信号，以及
在所述命令/地址输入间隔之后，在所述数据选通切换间隔期间，向所述存储器模块输出所述数据选通信号包括：
在所述数据选通切换间隔期间，允许所述第一数据选通信号切换；以及
在所述数据选通切换间隔期间，将所述第二数据选通信号设置为逻辑高。
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