CN115311978A - 一种微显示驱动系统 - Google Patents

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CN115311978A CN202210998501.8A CN202210998501A CN115311978A CN 115311978 A CN115311978 A CN 115311978A CN 202210998501 A CN202210998501 A CN 202210998501A CN 115311978 A CN115311978 A CN 115311978A
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陈弈星
张存德
于钦杭
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Nanjing Xinshiyuan Electronics Co ltd
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Abstract

本发明公开了一种微显示驱动系统，包括基准电压产生模块，锁存、驱动模块以及像素阵列模块；锁存、驱动模块产生若干个有效数据和若干个无效数据；基准电压产生模块产生基准电压VX；像素阵列模块包括m*n个像素子模块，每个像素子模块结构相同均包括发光器件和与发光器件连接的X个调控电路，每个调控电路均包括相互连接的全局电流调控模块和比特位记忆单元；当全局调控电流源模块导通时，全局调控电流源模块通过调节VX的幅值从而调节相应发光器件的波长；当一个像素子模块中比特位记忆单元均导通时，该像素子模块根据接收的任意一个有效数据的脉宽控制发光器件的持续发光时间。本发明减小了显示屏的面积，实现了更高的分辨率。

Description

一种微显示驱动系统
技术领域
本发明属于微显示技术领域。
背景技术
随着微显示电路及其应用的快速发展，对微显示电路的分辨率、面积都提出了更高的要求；同时，由于不同厂家的显示面板存在响应差异性，微显示电路需具备可配可调节的功能。
微显示彩色技术包含空间彩色和时序彩色；时序彩色的优点是不使用彩色滤光片，一个物理像素也就是实际的一个像素，有利于在同样尺寸的显示屏上实现更高的分辨率。与空间彩色相比，使用时序彩色的方法使分辨率提高到原来的3倍。
现有技术中微显示驱动的方式主要有三种：PWM(脉冲宽度调制)、PAM(脉冲幅度调制)、PAM与PWM相结合，具体如下：
PWM驱动技术在保持发光电流不变的情况下，通过控制发光电流流经发光器件的时间即发光时间来实现不同亮度，其优点在于发光器件的发光效率较高，显示均一性也好，但由于需要通过分频方式(在同一帧中不同的子场需要配置不同的发光时间)来控制显示时间，显示的分辨率越高，灰阶数也需要越多，输出的控制信号的频率也越高，如此将会导致该芯片也越难以支持这种驱动模式。
PAM驱动技术通过控制电流大小实现不同亮度，其优点在于控制方式简单；缺点在于低灰阶即低电流时，发光器件的发光效率低，能耗较高，且小电流时发光器件的亮度均一性较差，容易出现麻点现象。
PAM与PWM相结合的驱动技术通过PAM控制电流大小实现灰阶转换，PWM为全局信号，通过增加或减小脉冲宽度(即发光器件的发光时间)来增强或减弱整体发光亮度。经检索，申请号CN202111545710.9的申请文件，公开了一种像素电路，其中，所述脉幅驱动模块通过Q点与S点之间的压差控制流经驱动晶体管T2的电流大小，从而控制发光器件D1的亮度，此为PAM驱动；所述脉宽驱动模块通过P点的上述初始电位的大小可控制发光器件D1的发光时间，此为PWM驱动。但是该方案的PAM用于实现灰阶转换，PWM为全局信号，仅能增强或减弱整体发光强度，无法实现单像素彩色，即无法实现微显示系统的时序彩色。
发明内容
发明目的：为了解决上述现有技术存在的问题，本发明提供了一种微显示驱动系统。
技术方案：本发明提供了一种微显示驱动系统，包括，基准电压产生模块，锁存、驱动模块以及像素阵列模块；所述锁存、驱动模块用于产生若干个有效数据和若干个无效数据，所述有效数据为高电平，无效数据为低电平或者有效数据为低电平，无效数据为高电平；并传送至像素阵列模块；所述基准电压产生模块用于产生基准电压VX；并传送至像素阵列模块；
所述像素阵列模块包括m*n个像素子模块，每个像素子模块结构相同均包括发光器件和与发光器件连接的X个调控电路，每个调控电路均包括相互连接的全局电流调控模块和比特位记忆单元；当全局调控电流源模块导通时，全局调控电流源模块通过调节 VX的幅值从而调节相应发光器件的波长；当一个像素子模块中比特位记忆单元均导通时，该像素子模块根据接收的任意一个有效数据的脉宽控制发光器件的持续发光时间。
进一步的，该系统还包括：高速接口模块，数据、地址处理模块，逻辑控制模块以及译码、选址模块；
所述高速接口模块用于接收地址以及数据信号，并将接收到的信号发送给数据、地址处理模块；
所述数据、地址处理模块产生n个地址信号ADDR和m个灰阶数据DATA；
所述逻辑控制模块用于产生移位信号SH，寄存器配置数据REG，第一选通信号SC，第二选通信号SL以及第三选通信号SD，并将移位信号SH以及第三选通信号SD传送至锁存、驱动模块，将寄存器配置数据REG以及第一选通信号SC传送至基准电压产生模块，将第二选通信号SL传送至像素阵列模块；所述第二选通信号SL用于控制全局电流调控模块的导通与关断；
所述锁存、驱动模块根据移位信号SH选择要锁存的灰阶数据，并根据锁存后的灰阶数据和第三选通信号SD产生若干个有效数据和若干无效数据；
所述译码、选址模块用于根据n个地址信号生成对应的选址信号SCAN，并将选址信号传送至像素阵列模块；第j个选址信号SCANj控制像素子模块中第j行的所有比特位记忆单元的导通与关断；j＝1,2,…,n；
所述基准电压产生模块根据寄存器配置数据REG以及第一选通信号SC产生基准电压VX。
进一步的，锁存、驱动模块包括m个锁存、驱动子模块；每个锁存、驱动子模块的结构相同均包括：移位寄存单元，数据锁存单元和数据通道单元；m个移位寄存单元依次连接，移位信号SH与第一个锁存、驱动子模块中的移位寄存单元连接；
移位寄存单元根据移位信号产生与移位信号对应的锁存信号LATCH，数据锁存单元根据锁存信号锁存对应的灰阶数据；
共有X个第三选通信号SD，m个数据选通单元均包括X个与门，第x个第三选通信号与每个数据选通单元的第x个与门的一个输入端连接，任意一个数据选通单元的第x 个与门的另外一个输入端连接相应数据锁存单元锁存的灰阶数据，该与门的输出端输出有效数据或无效数据至相应的像素子模块连接，x＝1,2,…,X。
进一步的，像素阵列第i列中每个像素子模块的第x个比特位记忆单元与DATAix连接，DATAix表示第i个锁存、驱动子模块的输出的第x个有效数据或无效数据；i＝ 1,2,…,m；基准电压VX和第二选通信号SL均与所有的像素子模块中的全局调控电流源模块连接。
进一步的，第j行第i列的像素子模块中的第x个比特位记忆单元包括晶体管T1，晶体管T2，晶体管T3，晶体管T4，晶体管T5，晶体管T6以及晶体管T7；晶体管T2 和晶体管T3的栅极均连接选址信号SCANj，晶体管T2的漏极连接数据DATAix，晶体管 T3的漏极连接DATAix的反相信号DATAix_N；晶体管T2的源极连接晶体管T4和晶体管 T6的栅极，晶体管T3的源极连接晶体管T5和晶体管T7的栅极；所述晶体管T4的源极和晶体管T5的源极均连接电压信号VDD；晶体管T4的漏极连接晶体管T6的漏极，晶体管T5的栅极以及晶体管T1的栅极；晶体管T6的源极和晶体管T7的源极均连接电压信号VSS，所述晶体管T7的漏极连接晶体管T5的漏极；当晶体管T1为P型时，晶体管 T1的源极连接电压信号VDD，晶体管T1的漏极连接第j行第i列的像素子模块中的全局电流调控模块；当晶体管T1为N型时,晶体管T1的源极连接电压信号VSS，漏极连接第j行第i列的像素子模块中的全局电流调控模块。
进一步的，所述全局电流调控模块包括晶体管T8和晶体管T9；当晶体管T8和晶体管T9为N型时，晶体管T8的栅极连接第二选通信号SL，漏极连接基准电压VX，源极连接晶体T9的栅极，晶体管T9的漏极连接比特位记忆单元，晶体管T9的源极连接发光器件；
当晶体管T8和晶体管T9为P型时，晶体管T8的栅极连接第二选通信号SL，源极连接基准电压VX，漏极连接晶体T9的栅极，晶体管T9的漏极连接比特位记忆单元，晶体管T9的源极连接发光器件。
进一步的，所述基准电压产生模块包括若干个DAC模块，选通模块和缓冲驱动模块；所述DAC模块的个数根据预设的寄存器配置数据REG的数量设定，一个DAC模块接收一个寄存器配置数据；所述选通模块包括若干个开关，所述开关的数量根据DAC 模块的数量设定，DAC模块的输出连接对应的开关的一端，开关的另外一端连接缓冲驱动模块；所述选通模块接收第一选通信号SC，根据第一选通信号SC选择相应的DAC 模块输出的电压，并将该电压输入至缓冲驱动模块，缓冲驱动模块输出基准电压。
进一步的，所述译码、选址模块包括n个译码、选址子模块，每个译码、选址子模块均为译码器。
进一步的，该系统还能够通过调节一个像素子模块收到的有效数据的个数再次调节该像素子模块中发光器件的波长。
有益效果：本发明提供的微显示驱动系统，其像素阵列模块中单像素包括全局电流调控模块、比特位记忆单元、发光器件，其中全局电流调控模块的电流大小可调节，用于锁定像素阵列模块中所有像素发光器件的电流值，即选择发光器件的波长；比特位记忆单元用于存储灰阶数据，实现脉宽的调制，将灰阶转换为发光器件持续发光的时间；工作原理为实际每帧刷新过程中，首先通过调节全局可控电流源的电流大小以选择发光器件的波长，再通过比特位记忆单元存储对应像素数据实现灰阶转换；像素阵列模块中单像素可实现分时彩色化，实现了微显示系统的时序彩色，减小了显示屏的面积，实现了更高的分辨率。
附图说明
图1为本发明的一种微显示驱动系统实施例一的系统框架图；
图2为本发明实施例一的锁存、驱动模块结构图；
图3为本发明实施例一的译码、选址模块结构图；
图4为本发明实施例一的像素阵列模块结构图；
图5为本发明实施例一的基准电压产生模块结构图；
图6为本发明实施例一的像素子模块结构图；
图7为本发明实施例一的比特位记忆单元结构图；
图8为本发明实施例一的全局电流调控模块的结构图；
图9为本发明实施例一的像素子模块电路示意图；
图10为本发明实施例一的发光器件波长1对应的像素子模块状态示意图；
图11为本发明实施例一的发光器件波长2对应的像素子模块状态示意图；
图12为本发明实施例一的发光器件波长3对应的像素子模块状态示意图；
图13为本发明的一种微显示驱动系统实施例二的系统框架图；
图14为本发明实施例二的像素阵列模块结构图；
图15为本发明实施例二的像素子模块结构图；
图16为本发明实施例二比特位记忆单元结构图；
图17为本发明实施例二的全局电流调控模块结构图；
图18为本发明实施例二的像素子模块电路示意图。
具体实施方式
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
为了对本专利做详细的阐述，下面以具体实施例来阐述。
实施例一
如图1所示，本发明提供的微显示驱动系统，包括高速接口模块11、数据地址处理模块12、逻辑控制模块13、基准电压产生模块14、锁存、驱动模块15、译码、选址模块16、像素阵列模块17。
高速接口模块11的输入端构成微显示系统的输入端，高速接口模块11的输出端耦接数据地址处理模块12的输入端，数据地址处理模块12的输出端耦接锁存、驱动模块 15以及译码、选址模块16的输入端，逻辑控制模块13的输出端耦接基准电压产生模块 14、锁存、驱动模块15以及像素阵列模块17的输入端，基准电压产生模块14的输出端耦接像素阵列模块17的输入端，锁存、驱动模块15以及译码、选址模块16的输出端耦接像素阵列模块17的输入端，像素阵列模块17的输出端构成微显示系统的输出端。
如图2所示，锁存、驱动模块15包括m个锁存驱动子模块151，各锁存驱动子模块151的输入端分别接收逻辑控制模块13输出的锁存信号SH和第三选通信号SD以及数据地址处理模块12输出的灰阶数据信号DATA(灰阶数据信号DATA有m个)；各锁存驱动子模块151结构相同，各锁存驱动子模块151包括移位寄存单元1511、数据锁存单元1512和数据通道单元1513；m个移位寄存单元依次连接，第一个移位寄存单元1511 的输入端接收所述逻辑控制模块13输出的移位信号SH；移位寄存单元生成和移位信号 SH对应的锁存信号LATCH，数据锁存单元1512接收所述数据地址处理模块12输出的灰阶数据信号DATA，并根据对应的锁存信号LATCH锁存对应的灰阶数据。
本实施例共有X个第三选通信号SD，每个数据选通单元均包括X个与门，第x个第三选通信号与每个数据选通单元的第x个与门的一个输入端连接，第x个与门的另外一个输入端连接相应数据锁存单元锁存的灰阶数据，与门的输出端输出有效数据或无效数据，并传送至像素子模块，x＝1,2,…,X。有效数据为高电平，无效数据为低电平或者有效数据为低电平，无效数据为高电平。图1中DATA1为第一个锁存、驱动子模块输出的数据组，该数据组包括有效数据和无效数据。DATAm为第m个锁存、驱动子模块输出的数据组，该数据组包括有效数据和无效数据。
如图3所示，译码、选址模块16包括n个译码选址子模块161，译码选址子模块也既译码器，各译码选址子模块161的输入端分别接收数据地址处理模块12输出的地址信号ADDR；各译码选址子模块161结构相同，各译码选址子模块161由若干个与门构成，译码选址子模块161具有k个输入端，第j个译码选址子模块的第k个输入端连接第ADDR_j(k)，ADDR_j(k)表示第j个ADDR信号的第k位；第j个译码选址子模块生成与第j个ADDR信号对应的选址信号SCAN_j。
如图4所示，像素阵列模块17包括m×n个像素子模块171，各像素子模块171的输入端分别接收锁存、驱动模块15输出的数据组、基准电压产生模块14输出的基准电压VX、译码、选址模块16输出的选址信号SCAN及逻辑控制模块13输出的电压选通信号SL；各像素子模块171结构相同，同一列的像素子模块171数据输入端依次耦接并接收对应锁存驱动子模块151所输出数据组，同一列的像素子模块171基准电压输入端依次耦接并接收基准电压产生模块14所输出的基准电压VX；同一行的像素子模块 171选址信号输入端依次耦接并接收对应译码选址子模块161所输出的选址信号 SCAN_j，同一行的像素子模块171基准电压选通信号输入端依次耦接并接收逻辑控制模块13所输出的基准电压第二选通信号SL，各像素子模块171的输出共同构成微显示系统的输出端。
如图5所示，基准电压产生模块14包括多个DAC内核141(也既DAC模块)、一个多选一选通单元142及一个DAC BUF单元143(也既缓冲驱动模块)，各个DAC内核141接收所述逻辑控制模块13传输的寄存器配置数据REG以调整对应的DAC输出电压V1/V2/V3的幅值(如图3所示，本实施例中设有三个REG数据，则一个REG数据对应的一个DAC内核，则三个DAC内核输出电压V1/V2/V3的幅值)，各DAC内核 141的输出端耦接选通单元142的输入端，选通单元142根据输入的第一选通信号SC (由逻辑控制模块给出)选择对应的DAC内核输的电压(在V1/V2/V3种进行选择)，选通单元为多选一选通单元，选通单元142的输出端耦接DAC BUF单元143的输入端， DAC BUF单元143的输出端构成基准电压产生模块14的输出端，基准电压产生模块 14输出的基准电压VX为所有像素子模块所共用。基准电压产生模块输出的基准电压根据时序彩色微显示系统的当前颜色选择电压，不同的电压段分别对应不同的发光颜色 (例如1-2V发光器件呈红色，2-3V呈绿色)。
如图6所示，像素子模块电路171包括发光器件和与发光器件连接的X个调控电路，每个调控电路均包括相互连接的全局电流调控模块1712和比特位记忆单元1711；像素阵列第i列中每个像素子模块的第x个比特位记忆单元包括接受数据DATAix第一端子，接收选址信号的第二端子，接收第一电源电压VDD的第三端子及连接于第一节点N1 的第四端子；DATAix表示第i个锁存、驱动子模块的第x个与门输出的有效数据或无效数据；i＝1,2,…,m，x＝1,2,…,X。
若干个全局电流调控模块1712，包括接收基准电压VX的第一端子、接收基准电压选通信号SL的第二端子、连接于第一节点N1的第三端子及连接于第二节点N2的第四端子。
发光器件，包括连接于第二节点N2的第一端子及接收第二电源电压VSS的第二端子。
如图7所示，第j行第i列的像素子模块中的比特位记忆单元1711包含N型MOS 管T2/T3/T6/T7，P型MOS管T1/T4/T5，比特位记忆单元1711存储灰阶数据的具体过程是当译码、选址模块16发送的选址信号SCAN为高，T2和T3导通，DATAix以及DATAix的反相信号DATAix_N通过T2和T3进入存储器件T4、T5、T6、T7；当DATAix进入比特位记忆单元1711后SCAN变成低电平，T2和T3断开，这时T4、T6组成的反相器和 T5、T7组成的反相器组成的存储单元就会把DATAix和DATAix_N保存在比特位记忆单元 1711内不会丢失；同时存储单元的输出作为T1的栅极端子控制信号，当存储单元的输出为低时，T1导通，第一电源电压VDD连接于第一节点N1。
如图8所示，全局可控电流源1712包含N型MOS管T8和T9，全局电流调控模块1712实现调节电流的具体过程是当基准电压选通信号SL为高，T8导通，基准电压 VX连接至T9栅端，T9为压控电流源，通过调节基准电压VX的幅值调节输出电流的大小，T9的第一端子和第二端子分别连接于第一节点和第二节点。
如图9所示，为像素子模块的整体电路示意图；本实施例的工作原理为：通过第二选通信号SL控制全局电流调控模块的开关和导通，当导通时，全局调控电流源模块通过调节VX的幅值从而调节发光器件的波长；通过调节一个像素子模块收到的有效数据的个数再次调节该像素子模块中发光器件的波长(具体为：一个像素子模块收到多少个有效数据，则该像素子模块中就有多少个有效的调控的电路，从而控制了最终作用到发光器件上的总电流，从而进一步的调节发光器件的波长)；第j个选址信号SCANj控制第j 列像素子模块中的所有比特位记忆单元的开关与导通，当均导通时，该像素子模块根据接收的任意一个有效数据的脉宽控制发光器件的持续发光时间(本实施例中所有有效数据的脉宽均相同)，从而实现了灰阶转换，实现了单像素分时彩色化。
如图10所示，全局电流调控模块1712导通且基准电压VX调节至V1，V1控制该通路的输出电流大小；选址信号控制比特位记忆单元1711导通时，多组数据中仅第一组数据(DATAi1)有效，即仅第一通路中产生输出电流，从而最终选取发光器件的波长为1。
如图11所示，全局电流调控模块1712导通且基准电压VX调节至V2，V2控制该通路的输出电流大小；选址信号控制比特位记忆单元1711导通时，多组数据中仅第一、第二组数据(DATAi1、DATAi2)有效，即仅第一、第二通路中产生输出电流，从而最终选取发光器件的波长为2。
如图12所示，全局电流调控模块1712导通且基准电压VX调节至V3，V3控制该通路的输出电流大小；选址信号控制比特位记忆单元1711导通时，多组数据中所有数据(DATAi1至DATAix)有效，即所有通路中产生输出电流，从而最终选取发光器件的波长为3。
实施例二
如图13所示，本发明提供的微显示驱动系统，包括高速接口模块21、数据地址处理模块22、逻辑控制模块23、基准电压产生模块24、锁存、驱动模块25、译码、选址模块26、像素阵列模块27。
高速接口模块21的输入端构成微显示系统的输入端，高速接口模块21的输出端耦接数据地址处理模块22的输入端，数据地址处理模块22的输出端耦接锁存、驱动模块 25以及译码、选址模块26的输入端，逻辑控制模块23的输出端耦接基准电压产生模块 24、锁存、驱动模块25以及像素阵列模块27的输入端，基准电压产生模块24的输出端耦接像素阵列模块27的输入端，锁存、驱动模块25以及译码、选址模块26的输出端耦接像素阵列模块27的输入端，像素阵列模块27的输出端构成微显示系统的输出端。
该实施例中锁存、驱动模块，译码、选址模块以及基准电压产生模块与实施例一中的结构相同。
如图14所示，像素阵列模块27包括m×n个像素子模块271，各像素子模块271 的输入端分别接收锁存、驱动模块25输出的数据组、基准电压产生模块4输出的基准电压VX、译码、选址模块26输出的选址信号SCAN及逻辑控制模块23输出的电压选通信号SL；各像素子模块271结构相同，同一行的像素子模块271数据输入端依次耦接并接收对应锁存驱动子模块251所输出的数据组，同一行的像素子模块271基准电压选通信号输入端依次耦接并接收逻辑控制模块23所输出的基准电压选通信号SL，同一列的像素子模块271基准电压输入端依次耦接并接收基准电压产生模块24所输出的基准电压VX，同一列的像素子模块271选址信号输入端依次耦接并接收对应译码选址子模块261所输出的选址信号SCAN_j，各像素子模块271的输出共同构成微显示系统的输出端。
如图15所示，像素子模块电路271包括发光器件和与发光器件连接的X个调控电路，每个调控电路均包括相互连接的全局电流调控模块2712和比特位记忆单元2711；
像素阵列第i列中每个像素子模块的第x个比特位记忆单元包括接受数据DATAix第一端子，接收选址信号的第二端子，接收第一电源电压VDD的第三端子及连接于第一节点N1的第四端子。
每个全局电流调控模块2712，包括接收基准电压VX的第一端子、接收基准电压选通信号SL的第二端子、连接于第一节点N1的第三端子及连接于第二节点N2的第四端子。
发光器件，包括连接于第二节点N2的第一端子及接收第一电源电压VDD的第二端子。
如图16所示，比特位记忆单元2711包含N型MOS管T1/T2/T3/T6/T7，P型MOS 管T4/T5，比特位记忆单元2711存储灰阶数据的具体过程是当译码选址模块26发送的选址信号SCAN为高，T2和T3导通，DATAix和DATAix_N通过T2和T3进入存储器件 T4、T5、T6、T7；当数据信号进入比特位记忆单元2711后SCAN变成低电平，T2和 T3断开，这时T4、T6组成的反相器和T5、T7组成的反相器组成的存储单元就会把DATAix和DATAix_N保存在比特位记忆单元2711内不会丢失；同时存储单元的输出作为T1的栅极端子控制信号，当存储单元的输出为高时，T1导通，第二电源电压VSS连接于第一节点N1。
如图17所示，全局电流调控模块2712包含P型MOS管T8和T9，全局可控电流源2712实现调节电流的具体过程是当基准电压选通信号SL为低，T8导通，基准电压 VX连接至T9栅端，T9为压控电流源，通过调节基准电压VX的幅值调节输出电流的大小，T9的第一端子和第二端子分别连接于第一节点和第二节点。
如图18所示，像素子模块电路271可通过调节全局可控电流源2712的电流大小以及控制多组数据(DATAi1至DATAix)中有效数据的个数选择发光器件的波长，再通过比特位记忆单元2711存储对应像素数据实现灰阶转换，实现了单像素分时彩色化。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

Claims (9)

1.一种微显示驱动系统，其特征在于：包括基准电压产生模块，锁存、驱动模块以及像素阵列模块；所述锁存、驱动模块用于产生若干个有效数据和若干个无效数据，所述有效数据为高电平，无效数据为低电平或者有效数据为低电平，无效数据为高电平；并传送至像素阵列模块；所述基准电压产生模块用于产生基准电压VX；并传送至像素阵列模块；
所述像素阵列模块包括m*n个像素子模块，每个像素子模块结构相同均包括发光器件和与发光器件连接的X个调控电路，每个调控电路均包括相互连接的全局电流调控模块和比特位记忆单元；当全局调控电流源模块导通时，全局调控电流源模块通过调节VX的幅值从而调节相应发光器件的波长；当一个像素子模块中比特位记忆单元均导通时，该像素子模块根据接收的任意一个有效数据的脉宽控制发光器件的持续发光时间。
2.根据权利要求1所述的一种微显示驱动系统，其特征在于：该系统还包括高速接口模块，数据、地址处理模块，逻辑控制模块以及译码、选址模块；
所述高速接口模块用于接收地址以及数据信号，并将接收到的信号发送给数据、地址处理模块；
所述数据、地址处理模块产生n个地址信号ADDR和m个灰阶数据DATA；
所述逻辑控制模块用于产生移位信号SH，寄存器配置数据REG，第一选通信号SC，第二选通信号SL以及第三选通信号SD，并将移位信号SH以及第三选通信号SD传送至锁存、驱动模块，将寄存器配置数据REG以及第一选通信号SC传送至基准电压产生模块，将第二选通信号SL传送至像素阵列模块；所述第二选通信号SL用于控制全局电流调控模块的导通与关断；
所述锁存、驱动模块根据移位信号SH选择要锁存的灰阶数据，并根据锁存后的灰阶数据和第三选通信号SD产生若干个有效数据和若干无效数据；
所述译码、选址模块用于根据n个地址信号生成对应的选址信号SCAN，并将选址信号传送至像素阵列模块；第j个选址信号SCANj控制像素子模块中第j行的所有比特位记忆单元的导通与关断；j＝1,2,…,n；
所述基准电压产生模块根据寄存器配置数据REG以及第一选通信号SC产生基准电压VX。
3.根据权利要求2所述的一种微显示驱动系统，其特征在于：锁存、驱动模块包括m个锁存、驱动子模块；每个锁存、驱动子模块的结构相同均包括：移位寄存单元，数据锁存单元和数据通道单元；m个移位寄存单元依次连接，移位信号SH与第一个锁存、驱动子模块中的移位寄存单元连接；
移位寄存单元根据移位信号产生与移位信号对应的锁存信号LATCH，数据锁存单元根据锁存信号锁存对应的灰阶数据；
共有X个第三选通信号SD，m个数据选通单元均包括X个与门，第x个第三选通信号与每个数据选通单元的第x个与门的一个输入端连接，任意一个数据选通单元的第x个与门的另外一个输入端连接相应数据锁存单元锁存的灰阶数据，该与门的输出端输出有效数据或无效数据至相应的像素子模块连接，x＝1,2,…,X。
4.根据权利要求3所述的一种微显示驱动系统，其特征在于：像素阵列第i列中每个像素子模块的第x个比特位记忆单元与DATAix连接，DATAix表示第i个锁存、驱动子模块的输出的第x个有效数据或无效数据；i＝1,2,…,m；基准电压VX和第二选通信号SL均与所有的像素子模块中的全局调控电流源模块连接。
5.根据权利要求4所述的一种微显示驱动系统，其特征在于：第j行第i列的像素子模块中的第x个比特位记忆单元包括晶体管T1，晶体管T2，晶体管T3，晶体管T4，晶体管T5，晶体管T6以及晶体管T7；晶体管T2和晶体管T3的栅极均连接选址信号SCANj，晶体管T2的漏极连接数据DATAix，晶体管T3的漏极连接DATAix的反相信号DATAix_N；晶体管T2的源极连接晶体管T4和晶体管T6的栅极，晶体管T3的源极连接晶体管T5和晶体管T7的栅极；所述晶体管T4的源极和晶体管T5的源极均连接电压信号VDD；晶体管T4的漏极连接晶体管T6的漏极，晶体管T5的栅极以及晶体管T1的栅极；晶体管T6的源极和晶体管T7的源极均连接电压信号VSS，所述晶体管T7的漏极连接晶体管T5的漏极；当晶体管T1为P型时，晶体管T1的源极连接电压信号VDD，晶体管T1的漏极连接第j行第i列的像素子模块中的全局电流调控模块；当晶体管T1为N型时,晶体管T1的源极连接电压信号VSS，漏极连接第j行第i列的像素子模块中的全局电流调控模块。
6.根据权利要求2所述的一种微显示驱动系统，其特征在于：所述全局电流调控模块包括晶体管T8和晶体管T9；当晶体管T8和晶体管T9为N型时，晶体管T8的栅极连接第二选通信号SL，漏极连接基准电压VX，源极连接晶体T9的栅极，晶体管T9的漏极连接比特位记忆单元，晶体管T9的源极连接发光器件；
当晶体管T8和晶体管T9为P型时，晶体管T8的栅极连接第二选通信号SL，源极连接基准电压VX，漏极连接晶体T9的栅极，晶体管T9的漏极连接比特位记忆单元，晶体管T9的源极连接发光器件。
7.根据权利要求2所述的一种微显示驱动系统，其特征在于：所述基准电压产生模块包括若干个DAC模块，选通模块和缓冲驱动模块；所述DAC模块的个数根据预设的寄存器配置数据REG的数量设定，一个DAC模块接收一个寄存器配置数据；所述选通模块包括若干个开关，所述开关的数量根据DAC模块的数量设定，DAC模块的输出连接对应的开关的一端，开关的另外一端连接缓冲驱动模块；所述选通模块接收第一选通信号SC，根据第一选通信号SC选择相应的DAC模块输出的电压，并将该电压输入至缓冲驱动模块，缓冲驱动模块输出基准电压。
8.根据权利要求1所述的一种微显示驱动系统，其特征在于：所述译码、选址模块包括n个译码、选址子模块，每个译码、选址子模块均为译码器。
9.根据权利要求1所述的一种微显示驱动系统，其特征在于：该系统还能够通过调节一个像素子模块收到的有效数据的个数再次调节该像素子模块中发光器件的波长。
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