CN115295526A - 半导体结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体结构及其制备方法。所述半导体结构包括：衬底，包括相对的正面和背面；第一半导体器件层，位于衬底的正面；第一焊盘，位于衬底的正面，与第一半导体器件层具有间距；第一导电层，与第一半导体器件层及第一焊盘均相连接，以将第一半导体器件层与第一焊盘电连接；第二半导体器件层，位于衬底的背面；第二焊盘，位于衬底的背面，与第二半导体器件层具有间距；第二导电层，与第二半导体器件层及第二焊盘均相连接，以将第二半导体器件层与第一焊盘电连接；互连结构，贯穿第一焊盘、衬底及第二焊盘，以将第一焊盘与第二焊盘电连接。采用本申请的半导体结构能够降低成本。

Description

半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
传统的半导体芯片的制备工艺通常为单面工艺，首先需要在晶圆的正面制作各种微型电子器件（Integrated Circuit，IC），然后通过金属导线将微型电子器件与金属焊盘连接，最后进行封装工艺以作出芯片对外连接的管脚或引线。传统的单面工艺芯片在需要与其他芯片组合以共同发挥作用时，需要利用3D封装工艺将待组合的芯片沿垂直方向堆叠在一起，以节省板卡面积。然而，3D封装工艺较为复杂，例如，在3D封装工艺中，需要将待组合的芯片进行精确对准，还需要利用特殊的连接工艺将待组合芯片进行连接等等，存在成本较高的问题。
发明内容
基于此，有必要提供一种能够降低成本的半导体结构及其制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
衬底，包括相对的正面和背面；
第一半导体器件层，位于所述衬底的正面；
第一焊盘，位于所述衬底的正面，与所述第一半导体器件层具有间距；
第一导电层，与所述第一半导体器件层及所述第一焊盘均相连接，以将所述第一半导体器件层与所述第一焊盘电连接；
第二半导体器件层，位于所述衬底的背面；
第二焊盘，位于所述衬底的背面，与所述第二半导体器件层具有间距；
第二导电层，与所述第二半导体器件层及所述第二焊盘均相连接，以将所述第二半导体器件层与所述第一焊盘电连接；
互连结构，贯穿所述第一焊盘、所述衬底及所述第二焊盘，以将所述第一焊盘与所述第二焊盘电连接。
在其中一个实施例中，所述第一焊盘的中心点于所述衬底的正面的正投影与所述第二焊盘的中心点于所述衬底的正面的正投影相重合。
在其中一个实施例中，所述半导体结构还包括：
第一绝缘保护层，位于所述衬底的正面，覆盖所述第一半导体器件层、所述第一导电层及所述第一焊盘；
第二绝缘保护层，位于所述衬底的背面，覆盖所述第二半导体器件层、所述第二导电层及所述第二焊盘；
所述互连结构还贯穿所述第一绝缘保护层及所述第二绝缘保护层。
在其中一个实施例中，所述互连结构包括：
通孔，贯穿所述第一绝缘保护层、所述第一焊盘、所述衬底、所述第二绝缘保护层及所述第二焊盘；
导电阻挡层，覆盖所述通孔的侧壁；
填充导电层，填满所述通孔。
在其中一个实施例中，所述衬底包括本征硅衬底。
在其中一个实施例中，所述第一焊盘位于所述第一半导体器件层相对的两侧；所述第二焊盘位于所述第二半导体器件层相对的两侧；所述互连结构位于所述第一半导体器件层及所述第二半导体器件层相对的两侧，将对应的所述第一焊盘及所述第二焊盘电连接。
上述半导体结构，包括：衬底，包括相对的正面和背面；第一半导体器件层，位于所述衬底的正面；第一焊盘，位于所述衬底的正面，与所述第一半导体器件层具有间距；第一导电层，与所述第一半导体器件层及所述第一焊盘均相连接，以将所述第一半导体器件层与所述第一焊盘电连接；第二半导体器件层，位于所述衬底的背面；第二焊盘，位于所述衬底的背面，与所述第二半导体器件层具有间距；第二导电层，与所述第二半导体器件层及所述第二焊盘均相连接，以将所述第二半导体器件层与所述第一焊盘电连接；互连结构，贯穿所述第一焊盘、所述衬底及所述第二焊盘，以将所述第一焊盘与所述第二焊盘电连接。由于本申请可以通过互连结构将衬底的正面以及背面的半导体器件层相连接以发挥作用，从而无需使用到复杂的3D封装工艺，从而能够降低成本。
另一方面，本申请还提供了一种半导体结构的制备方法，包括：
提供衬底，所述衬底包括相对的正面和背面；
于所述衬底的正面形成第一半导体器件层；
形成第一焊盘及第一导电层；所述第一焊盘位于所述衬底的正面，与所述第一半导体器件层具有间距；所述第一导电层与所述第一半导体器件层及所述第一焊盘均相连接，以将所述第一半导体器件层与所述第一焊盘电连接；
于所述衬底的背面形成第二半导体器件层；
形成第二焊盘及第二导电层；所述第二焊盘位于所述衬底的背面，与所述第二半导体器件层具有间距；所述第二导电层与所述第二半导体器件层及所述第二焊盘均相连接，以将所述第二半导体器件层与所述第二焊盘电连接；
形成通孔，所述通孔至少贯穿所述第一焊盘、所述衬底及所述第二焊盘；
于所述通孔内形成互连结构，所述互连结构将所述第一焊盘与所述第二焊盘电连接。
在其中一个实施例中，形成第一焊盘及第一导电层之后，于所述衬底的背面形成第二半导体器件层之前，还包括：于所述衬底的正面形成第一绝缘保护层，所述第一绝缘保护层覆盖所述第一半导体器件层、所述第一导电层及所述第一焊盘；
形成第二焊盘及第二导电层之后，形成通孔之前，还包括：于所述衬底的背面形成第二绝缘保护层，所述第二绝缘保护层覆盖所述第二半导体器件层、所述第二导电层及所述第二焊盘；
所述通孔还贯穿所述第一绝缘保护层及所述第二绝缘保护层。
在其中一个实施例中，于所述衬底的正面形成第一绝缘保护层之后，于所述衬底的背面形成第二半导体器件层之前，还包括：
对所述衬底进行背面减薄。
在其中一个实施例中，所述于所述通孔内形成互连结构，包括：
于所述通孔的侧壁形成导电阻挡层；
于所述通孔内形成填充导电层，所述填充导电层填满所述通孔。
上述半导体结构的制备方法，包括：提供衬底，所述衬底包括相对的正面和背面；于所述衬底的正面形成第一半导体器件层；形成第一焊盘及第一导电层；所述第一焊盘位于所述衬底的正面，与所述第一半导体器件层具有间距；所述第一导电层与所述第一半导体器件层及所述第一焊盘均相连接，以将所述第一半导体器件层与所述第一焊盘电连接；于所述衬底的背面形成第二半导体器件层；形成第二焊盘及第二导电层；所述第二焊盘位于所述衬底的背面，与所述第二半导体器件层具有间距；所述第二导电层与所述第二半导体器件层及所述第二焊盘均相连接，以将所述第二半导体器件层与所述第二焊盘电连接；形成通孔，所述通孔至少贯穿所述第一焊盘、所述衬底及所述第二焊盘；于所述通孔内形成互连结构，所述互连结构将所述第一焊盘与所述第二焊盘电连接。由于本申请的半导体结构的制备方法通过简单的双面工艺即可将衬底正面以及背面的半导体器件层相连接以发挥作用，从而无需使用到复杂的3D封装工艺，从而能够节约成本。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制备方法的流程示意图；
图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的截面结构示意图；
图3为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的截面结构示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的截面结构示意图；
图5为一实施例中提供的半导体结构的制备方法中步骤S105所得结构的截面结构示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S106所得结构的截面结构示意图；
图7为一实施例中提供的半导体结构的制备方法中步骤S107所得结构的截面结构示意图；
图8为一实施例中提供的半导体结构的制备方法中形成第一绝缘保护层以及第二绝缘保护层后所得结构的截面结构示意图；
图9为一实施例中提供的半导体结构的制备方法中于通孔内形成互连结构的流程示意图；
图10为一实施例中提供的半导体结构的制备方法中步骤S1071所得结构的截面结构示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S1072所得结构的截面结构示意图。
附图标记说明：10-衬底，101-第一绝缘保护层，102-第二绝缘保护层，20-第一半导体器件层，30-第一导电层，301-第一导线层，302-第一导电插塞，40-第一焊盘，50-第二半导体器件层，60-第二导电层，601-第二导线层，602-第二导电插塞，70-第二焊盘，80-互连结构，801-通孔，802-导电阻挡层，803-填充导电层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：
S101：提供衬底，衬底包括相对的正面和背面；
S102：于衬底的正面形成第一半导体器件层；
S103：形成第一焊盘及第一导电层；第一焊盘位于衬底的正面，与第一半导体器件层具有间距；第一导电层与第一半导体器件层及第一焊盘均相连接，以将第一半导体器件层与第一焊盘电连接；
S104：于衬底的背面形成第二半导体器件层；
S105：形成第二焊盘及第二导电层；第二焊盘位于衬底的背面，与第二半导体器件层具有间距；第二导电层与第二半导体器件层及第二焊盘均相连接，以将第二半导体器件层与第二焊盘电连接；
S106：形成通孔，通孔至少贯穿第一焊盘、衬底及第二焊盘；
S107：于通孔内形成互连结构，互连结构将第一焊盘与第二焊盘电连接。
在步骤S101中，请参阅图1中的步骤S101以及图2，提供衬底10，衬底10包括相对的正面和背面。
其中，衬底10的材料可以为单晶、多晶或非晶结构的硅，或者硅锗(SiGe)，也可以为绝缘体上硅(SOI)，或者还可以为其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等等，本实施例在此不做限制；衬底10的尺寸可以为4寸、6寸、8寸或12寸等等，本实施例在此不做限制；衬底10的厚度可以为300um~1500um。
在步骤S102中，请参阅图1中的步骤S102以及图2，于衬底10的正面形成第一半导体器件层20。
其中，第一半导体器件层20的形成工艺可以包括光刻、刻蚀、化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、化学机械抛光（Chemical Mechanical Polishing，CMP）、炉管（Furnace）、离子注入（Implant）、湿法刻蚀、湿法清洗等等的半导体制备工艺。
可选的，于衬底10的正面形成第一半导体器件层20之前，还可以利用湿法清洗工艺去除衬底10正面的脏污以及表面残留物。
在步骤S103中，请参阅图1中的步骤S103以及图3，形成第一焊盘40及第一导电层30；第一焊盘40位于衬底10的正面，与第一半导体器件层20具有间距；第一导电层30与第一半导体器件层20及第一焊盘40均相连接，以将第一半导体器件层20与第一焊盘40电连接。
其中，如图3所示，第一导电层30可以包括第一导线层301以及多个第一导电插塞302；各第一导电插塞302的一端与第一导线层301连接，另一端与第一半导体器件层20连接；第一焊盘40位于第一导线层301相对的两侧。
进一步地，上述形成第一焊盘及第一导电层的步骤，还可以包括如下子步骤：
S1031：于第一半导体器件层远离衬底的表面形成多个第一导电插塞；
S1032：于第一导电插塞之上形成第一导线层，各第一导电插塞的一端与第一导线层连接，另一端与第一半导体器件层连接；
S1033：于第一导线层相对的两侧形成第一焊盘。
在步骤S104中，请参阅图1中的步骤S104以及图4，于衬底10的背面形成第二半导体器件层50。
其中，第二半导体器件层50的形成工艺可以包括光刻、刻蚀、化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、化学机械抛光（Chemical Mechanical Polishing，CMP）、炉管（Furnace）、离子注入（Implant）、湿法等等的半导体制备工艺。
另外，第一半导体器件层20与第二半导体器件层50的结构可以相同，也可以不相同；进一步地，第一半导体器件层20与第二半导体器件层50所能够实现的功能可以相同，也可以不相同，本实施例在此均不做限制。
可选的，第一半导体器件层20的中心在衬底10的正面的正投影可以与第二半导体器件层50的中心在衬底10的正面的正投影相重合。
在步骤S105中，请参阅图1中的步骤S105以及图5，形成第二焊盘70及第二导电层60；第二焊盘70位于衬底10的背面，与第二半导体器件层50具有间距；第二导电层60与第二半导体器件层50及第二焊盘70均相连接，以将第二半导体器件层50与第二焊盘70电连接。
其中，如图5所示，第二导电层60可以包括第二导线层601以及多个第二导电插塞602；各第二导电插塞602的一端与第二导线层601连接，另一端与第二半导体器件层50连接；第二焊盘70位于第二导线层601相对的两侧。
进一步地，上述形成第二焊盘及第二导电层的步骤，还可以包括如下子步骤：
S1051：于第二半导体器件层远离衬底的表面形成多个第二导电插塞；
S1052：于第二导电插塞之上形成第二导线层，各第二导电插塞的一端与第二导线层连接，另一端与第二半导体器件层连接；
S1053：于第二导线层相对的两侧形成第二焊盘。
在步骤S106中，请参阅图1中的步骤S106以及图6，形成通孔801，通孔801至少贯穿第一焊盘40、衬底10及第二焊盘70。
在步骤S107中，请参阅图1中的步骤S107以及图7，于通孔801内形成互连结构80，互连结构80将第一焊盘40与第二焊盘70电连接。
本实施例的半导体结构的制备方法，包括：提供衬底，衬底包括相对的正面和背面；于衬底的正面形成第一半导体器件层；形成第一焊盘及第一导电层；第一焊盘位于衬底的正面，与第一半导体器件层具有间距；第一导电层与第一半导体器件层及第一焊盘均相连接，以将第一半导体器件层与第一焊盘电连接；于衬底的背面形成第二半导体器件层；形成第二焊盘及第二导电层；第二焊盘位于衬底的背面，与第二半导体器件层具有间距；第二导电层与第二半导体器件层及第二焊盘均相连接，以将第二半导体器件层与第二焊盘电连接；形成通孔，通孔至少贯穿第一焊盘、衬底及第二焊盘；于通孔内形成互连结构，互连结构将第一焊盘与第二焊盘电连接。由于本实施例的半导体结构的制备方法通过简单的双面工艺即可将衬底正面以及背面的半导体器件层相连接以发挥作用，从而无需使用到复杂的3D封装工艺，从而能够节约成本。
另外，由于本实施例的半导体结构的制备方法能够在衬底的背面以及正面都能够形成半导体器件层（即第一半导体器件层和第二半导体器件层），从而本实施例还能够充分利用衬底，使得衬底单位面积上的有效芯片面积最大化，从而能够进一步节约成本。
请参阅图8，在一个实施例中，形成第一焊盘40及第一导电层30之后，于衬底10的背面形成第二半导体器件层50之前，还包括：于衬底10的正面形成第一绝缘保护层101，第一绝缘保护层101覆盖第一半导体器件层20、第一导电层30及第一焊盘40；形成第二焊盘70及第二导电层60之后，形成通孔801之前，还包括：于衬底10的背面形成第二绝缘保护层102，第二绝缘保护层102覆盖第二半导体器件层50、第二导电层60及第二焊盘70；通孔801还贯穿第一绝缘保护层101及第二绝缘保护层102。
在一个实施例中，于衬底10的正面形成第一绝缘保护层101之后，于衬底10的背面形成第二半导体器件层50之前，还包括：对衬底10进行背面减薄。
可选的，可以先用粗研磨工艺将衬底10的背面磨至合适的厚度，再用湿法刻蚀工艺将衬底10的背面的粗糙度以及颗粒度调整到合适的水准，最后利用精细研磨工艺（例如CMP工艺）将衬底10的背面磨到最终的目标厚度；进一步地，若衬底10的背面的厚度、粗糙度以及颗粒度等等指标在减薄之前能够达到加工标准，则也可以不进行减薄工艺，直接进入于衬底10的背面形成第二半导体器件层50的步骤。
可选的，于衬底10的背面形成第二半导体器件层50之前，还可以利用湿法清洗工艺去除衬底10背面的脏污以及表面残留物。
请参阅图9，在一个实施例中，上述步骤S107，包括：
S1071：于通孔的侧壁形成导电阻挡层；
S1072：于通孔内形成填充导电层，填充导电层填满通孔。
在步骤S1071中，请参阅图9中的步骤S1071以及图10，于通孔801的侧壁形成导电阻挡层802。
其中，导电阻挡层802的材料可以为钛（Ti）或氮化钛（TiN）其中的一种或者两种的组合，本实施例在此不作限制。
在步骤S1072中，请参阅图9中的步骤S1072以及图11，于通孔801内形成填充导电层803，填充导电层803填满通孔801。
其中，填充导电层803的材料可以为金属导电层或者合金，例如钨（W）、铜（Cu）、铝（Al）中的一种或者多种的组合，本实施例在此不做限制。
本发明还提供了一种半导体结构，如图7所示，半导体结构包括：衬底10，包括相对的正面和背面；第一半导体器件层20，位于衬底10的正面；第一焊盘40，位于衬底10的正面，与第一半导体器件层20具有间距；第一导电层30，与第一半导体器件层20及第一焊盘40均相连接，以将第一半导体器件层20与第一焊盘40电连接；第二半导体器件层50，位于衬底10的背面；第二焊盘70，位于衬底10的背面，与第二半导体器件层50具有间距；第二导电层60，与第二半导体器件层50及第二焊盘70均相连接，以将第二半导体器件层50与第一焊盘40电连接；互连结构80，贯穿第一焊盘40、衬底10及第二焊盘70，以将第一焊盘40与第二焊盘70电连接。
其中，衬底10的材料可以为单晶、多晶或非晶结构的硅，或者硅锗(SiGe)，也可以为绝缘体上硅(SOI)，或者还可以为其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓等等，本实施例在此不做限制；衬底10的尺寸可以为4寸、6寸、8寸或12寸等等，本实施例在此不做限制；衬底10的厚度可以为300um~1500um。
第一导电层30可以包括第一导线层301以及多个第一导电插塞302；各第一导电插塞302的一端与第一导线层301连接，另一端与第一半导体器件层20连接；第一焊盘40位于第一导线层301相对的两侧。
第二导电层60可以包括第二导线层601以及多个第二导电插塞602；各第二导电插塞602的一端与第二导线层601连接，另一端与第二半导体器件层50连接；第二焊盘70位于第二导线层601相对的两侧。
另外，第一半导体器件层20与第二半导体器件层50的结构可以相同，也可以不相同；进一步地，第一半导体器件层20与第二半导体器件层50所能够实现的功能可以相同，也可以不相同，本实施例在此均不做限制。
可选的，第一半导体器件层20的中心在衬底10的正面的正投影可以与第二半导体器件层50的中心在衬底10的正面的正投影相重合。
本实施例的半导体结构，包括：衬底10，包括相对的正面和背面；第一半导体器件层20，位于衬底10的正面；第一焊盘40，位于衬底10的正面，与第一半导体器件层20具有间距；第一导电层30，与第一半导体器件层20及第一焊盘40均相连接，以将第一半导体器件层20与第一焊盘40电连接；第二半导体器件层50，位于衬底10的背面；第二焊盘70，位于衬底10的背面，与第二半导体器件层50具有间距；第二导电层60，与第二半导体器件层50及第二焊盘70均相连接，以将第二半导体器件层50与第一焊盘40电连接；互连结构80，贯穿第一焊盘40、衬底10及第二焊盘70，以将第一焊盘40与第二焊盘70电连接。由于本实施例的半导体结构可以通过互连结构80将衬底10的正面以及背面的半导体器件层相连接以发挥作用，从而无需使用到复杂的3D封装工艺，从而能够降低成本。
另外，由于本实施例的半导体结构中，衬底10的背面以及正面都形成有半导体器件层（即第一半导体器件层20和第二半导体器件层50），从而本实施例还能够充分利用衬底10，使得衬底10单位面积上的有效芯片面积最大化，从而能够进一步节约成本。
在一个实施例中，请继续参阅图7，第一焊盘40的中心点于衬底10的正面的正投影与第二焊盘70的中心点于衬底10的正面的正投影相重合。
可选的，在后续形成贯穿第一焊盘40、衬底10及第二焊盘70的互连结构80时，互连结构80的中心轴可以与第一焊盘40的中心点及第二焊盘70的中心点连接而成的中心线重合，以保证互连结构80能够准确地将第一焊盘40与第二焊盘70进行电连接。
在一个实施例中，请继续参阅图8，半导体结构还包括：第一绝缘保护层101，位于衬底10的正面，覆盖第一半导体器件层20、第一导电层30及第一焊盘40；第二绝缘保护层102，位于衬底10的背面，覆盖第二半导体器件层50、第二导电层60及第二焊盘70；互连结构80还贯穿第一绝缘保护层101及第二绝缘保护层102。
在一个实施例中，请继续参阅图11，互连结构80包括：通孔801，贯穿第一绝缘保护层101、第一焊盘40、衬底10、第二绝缘保护层102及第二焊盘70；导电阻挡层802，覆盖通孔801的侧壁；填充导电层803，填满通孔801。
导电阻挡层802的材料可以为钛（Ti）或氮化钛（TiN）其中的一种或者两种的组合，本实施例在此不作限制。
填充导电层803的材料可以为金属导电层或者合金，例如钨（W）、铜（Cu）、铝（Al）中的一种或者多种的组合，本实施例在此不做限制。
在一个实施例中，衬底10包括本征硅衬底10。
在一个实施例中，请继续参阅图7，第一焊盘40位于第一半导体器件层20相对的两侧；第二焊盘70位于第二半导体器件层50相对的两侧；互连结构80位于第一半导体器件层20及第二半导体器件层50相对的两侧，将对应的第一焊盘40及第二焊盘70电连接。
如图7所示，由于第一焊盘40位于第一半导体器件层20相对的两侧，第二焊盘70位于第二半导体器件层50相对的两侧，从而在形成贯穿第一焊盘40以及第二焊盘70的通孔801时，通孔801不会对第一半导体器件层20以及第二半导体器件层50的结构造成破坏，从而能够保证第一半导体器件层20以及第二半导体器件层50的功能不受影响。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
衬底，包括相对的正面和背面；
第一半导体器件层，位于所述衬底的正面；
第一焊盘，位于所述衬底的正面，与所述第一半导体器件层具有间距；
第一导电层，与所述第一半导体器件层及所述第一焊盘均相连接，以将所述第一半导体器件层与所述第一焊盘电连接；
第二半导体器件层，位于所述衬底的背面；
第二焊盘，位于所述衬底的背面，与所述第二半导体器件层具有间距；
第二导电层，与所述第二半导体器件层及所述第二焊盘均相连接，以将所述第二半导体器件层与所述第一焊盘电连接；
互连结构，贯穿所述第一焊盘、所述衬底及所述第二焊盘，以将所述第一焊盘与所述第二焊盘电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一焊盘的中心点于所述衬底的正面的正投影与所述第二焊盘的中心点于所述衬底的正面的正投影相重合。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第一绝缘保护层，位于所述衬底的正面，覆盖所述第一半导体器件层、所述第一导电层及所述第一焊盘；
第二绝缘保护层，位于所述衬底的背面，覆盖所述第二半导体器件层、所述第二导电层及所述第二焊盘；
所述互连结构还贯穿所述第一绝缘保护层及所述第二绝缘保护层。
4.根据权利要求3所述的半导体结构，其特征在于，所述互连结构包括：
通孔，贯穿所述第一绝缘保护层、所述第一焊盘、所述衬底、所述第二绝缘保护层及所述第二焊盘；
导电阻挡层，覆盖所述通孔的侧壁；
填充导电层，填满所述通孔。
5.根据权利要求1所述的半导体结构，其特征在于，所述衬底包括本征硅衬底。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一焊盘位于所述第一半导体器件层相对的两侧；所述第二焊盘位于所述第二半导体器件层相对的两侧；所述互连结构位于所述第一半导体器件层及所述第二半导体器件层相对的两侧，将对应的所述第一焊盘及所述第二焊盘电连接。
7.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括相对的正面和背面；
于所述衬底的正面形成第一半导体器件层；
形成第一焊盘及第一导电层；所述第一焊盘位于所述衬底的正面，与所述第一半导体器件层具有间距；所述第一导电层与所述第一半导体器件层及所述第一焊盘均相连接，以将所述第一半导体器件层与所述第一焊盘电连接；
于所述衬底的背面形成第二半导体器件层；
形成第二焊盘及第二导电层；所述第二焊盘位于所述衬底的背面，与所述第二半导体器件层具有间距；所述第二导电层与所述第二半导体器件层及所述第二焊盘均相连接，以将所述第二半导体器件层与所述第二焊盘电连接；
形成通孔，所述通孔至少贯穿所述第一焊盘、所述衬底及所述第二焊盘；
于所述通孔内形成互连结构，所述互连结构将所述第一焊盘与所述第二焊盘电连接。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，
形成第一焊盘及第一导电层之后，于所述衬底的背面形成第二半导体器件层之前，还包括：于所述衬底的正面形成第一绝缘保护层，所述第一绝缘保护层覆盖所述第一半导体器件层、所述第一导电层及所述第一焊盘；
形成第二焊盘及第二导电层之后，形成通孔之前，还包括：于所述衬底的背面形成第二绝缘保护层，所述第二绝缘保护层覆盖所述第二半导体器件层、所述第二导电层及所述第二焊盘；
所述通孔还贯穿所述第一绝缘保护层及所述第二绝缘保护层。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，
于所述衬底的正面形成第一绝缘保护层之后，于所述衬底的背面形成第二半导体器件层之前，还包括：
对所述衬底进行背面减薄。
10.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述于所述通孔内形成互连结构，包括：
于所述通孔的侧壁形成导电阻挡层；
于所述通孔内形成填充导电层，所述填充导电层填满所述通孔。
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