CN115276617B - 时钟偏差调制电路、接口系统及电子设备 - Google Patents

时钟偏差调制电路、接口系统及电子设备 Download PDF

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Abstract

本发明提供一种时钟偏差调制电路，包括：时钟产生模块、反馈调制模块及数模转换模块；所述时钟产生模块用于对源时钟进行缓冲延迟产生输出时钟，并根据控制信号调节所述输出时钟的相位斜率；所述反馈调制模块用于根据温度计码逐次逼近式调制时钟相位斜率，并在每次调制后产生时钟信号；其中，所述温度计码与所述输出时钟的相位斜率相关；所述数模转换模块连接于所述时钟产生模块和所述反馈调制模块之间，用于对所述时钟信号进行数模转换并产生所述控制信号。通过本发明提供的时钟偏差调制电路，解决了现有时钟难以满足高速通信需求的问题。

Description

时钟偏差调制电路、接口系统及电子设备
技术领域
本发明涉及集成电路设计领域，特别是涉及一种时钟偏差调制电路、接口系统及电子设备。
背景技术
随着通信技术的迅猛发展，业界对高性能处理器和通信芯片的性能要求越来越高，其中数据的高速信号传输及计算是极为重要的方面，从而高速电路成为不可或缺的一部分。
据统计，在过去十多年间，有线通信容量的数据率基本上成指数增长趋势，尤其在最近几年，这种趋势更加明显，这对数字芯片的计算有着越来越高的要求。
在数字芯片中，由于数字信号的采集都是用高速的时钟进行，因此，对高速时钟相位特性要求越来越严格，性能要求也越来越高。鉴于此，如何产生满足高速通信需求的时钟，是本领域技术人员迫切需要解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时钟偏差调制电路、接口系统及电子设备，用于产生满足高速通信需求的时钟。
为实现上述目的及其他相关目的，本发明提供一种时钟偏差调制电路，所述时钟偏差调制电路包括：时钟产生模块、反馈调制模块及数模转换模块；
所述时钟产生模块用于对源时钟进行缓冲延迟产生输出时钟，并根据控制信号调节所述输出时钟的相位斜率；
所述反馈调制模块用于根据温度计码逐次逼近式调制时钟相位斜率，并在每次调制后产生时钟信号；其中，所述温度计码与所述输出时钟的相位斜率相关；
所述数模转换模块连接于所述时钟产生模块和所述反馈调制模块之间，用于对所述时钟信号进行数模转换并产生所述控制信号。
可选地，所述时钟产生模块包括：N个控制开关管及N个时钟缓冲器；N个所述控制开关管的栅端均连接所述控制信号，源端均连接电源电压，漏端对应连接N个所述时钟缓冲器的供电端；N个所述时钟缓冲器级联，第一个所述时钟缓冲器的输入端连接所述源时钟，第N个所述时钟缓冲器的输出端产生所述输出时钟；其中，N为大于等于2的正数。
可选地，N个所述控制开关管的宽长比为1:…:2N-1，N个所述时钟缓冲器的供电电流之比为1:…:2N-1。
可选地，所述反馈调制模块包括：M个控制开关及M条时钟链路；M个所述控制开关的控制端连接所述温度计码，第一连接端均连接所述源时钟，第二连接端对应连接M条所述时钟链路的输入端；M条所述时钟链路的输出端产生所述时钟信号；各所述时钟链路包括级联不同数量的时钟缓冲器，M条所述时钟链路按时钟缓冲器数量的多少呈正序或倒序排列；其中，M为大于等于2的正数。
可选地，所述时钟缓冲器包括：第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；所述第一PMOS管的栅端连接所述第一NMOS管的栅端并作为所述时钟缓冲器的输入端，源端连接所述第二PMOS管的源端并作为所述时钟缓冲器的供电端，漏端连接所述第一NMOS管的漏端；所述第二PMOS管的栅端连接所述第二NMOS管的栅端并连接所述第一PMOS管的漏端，漏端连接所述第二NMOS管的漏端并作为所述时钟缓冲器的输出端；所述第一NMOS管的源端及所述第二NMOS管的源端接地。
可选地，所述时钟偏差调制电路还包括：时钟源，用于产生所述源时钟。
可选地，所述源时钟的时钟频率不小于1GHz。
本发明还提供一种接口系统，所述接口系统包括：接口电路及如上任一项所述的时钟偏差调制电路；其中，所述时钟偏差调制电路为所述接口电路提供时钟。
可选地，所述接口电路为高速接口电路。
本发明还提供一种电子设备，所述电子设备包括：如上所述的接口系统。
如上所述，本发明的一种时钟偏差调制电路、接口系统及电子设备，通过时钟产生模块、反馈调制模块及数模转换模块的设计，可实现时钟相位斜率的自动控制，使时钟相位特性满足高速通信需求。
附图说明
图1显示为本发明时钟偏差调制电路的示意图。
图2显示为本发明时钟缓冲器的示意图。
图3显示为本发明反馈调制模块的示意图。
图4显示为本发明电子设备的示意图。
元件标号说明
10                     接口系统
100                    时钟偏差调制电路
101                    时钟产生模块
102                    反馈调制模块
103                    数模转换模块
104                    时钟源
200                    接口电路
20                     处理器
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1所示，本实施例提供一种时钟偏差调制电路100，所述时钟偏差调制电路100包括：时钟产生模块101、反馈调制模块102及数模转换模块103。进一步的，所述时钟偏差调制电路100还包括：时钟源104。
所述时钟产生模块101用于对源时钟进行缓冲延迟产生输出时钟CK，并根据控制信号调节所述输出时钟CK的相位斜率。
具体的，如图1所示，所述时钟产生模块101包括：N个控制开关管M1-MN及N个时钟缓冲器B1-BN；N个所述控制开关管M1-MN的栅端均连接所述控制信号，N个所述控制开关管M1-MN的源端均连接电源电压VDD，N个所述控制开关管M1-MN的漏端对应连接N个所述时钟缓冲器B1-BN的供电端；N个所述时钟缓冲器B1-BN级联，第一个所述时钟缓冲器B1的输入端连接所述源时钟，第N个所述时钟缓冲器BN的输出端产生所述输出时钟CK；其中，N为大于等于2的正数。
更具体的，N个所述控制开关管M1-MN的宽长比可以相同，也可以不同；实际应用中，为了增强N个级联时钟缓冲器B1-BN中后级时钟缓冲器的驱动能力，通常设置N个所述控制开关管M1-MN的宽长比为1:…:2N-1，此时，N个所述控制开关管M1-MN的漏端电流之比为1:…:2N-1，也即，N个所述时钟缓冲器B1-BN的供电电流之比为1:…:2N-1；例如，N＝5，则5个控制开关管M1-M5的宽长比为1:2:4:8:16，5个控制开关管M1-M5的漏端电流之比为1:2:4:8:16，5个时钟缓冲器B1-B5的供电电流之比为1:2:4:8:16。而且，控制N个所述控制开关管M1-MN的漏端电流成比例变化，这种比例变化可以很好地进行时钟相位变化的阶梯式调制。
更具体的，如图2所示，N个所述时钟缓冲器B1-BN的电路结构相同，包括：第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1及第二NMOS管NM2；所述第一PMOS管PM1的栅端连接所述第一NMOS管NM1的栅端并作为所述时钟缓冲器的输入端，所述第一PMOS管PM1的源端连接所述第二PMOS管PM2的源端并作为所述时钟缓冲器的供电端，所述第一PMOS管PM1的漏端连接所述第一NMOS管NM1的漏端；所述第二PMOS管PM2的栅端连接所述第二NMOS管NM2的栅端并连接所述第一PMOS管PM1的漏端，所述第二PMOS管PM2的漏端连接所述第二NMOS管NM2的漏端并作为所述时钟缓冲器的输出端；所述第一NMOS管NM1的源端及所述第二NMOS管NM2的源端接地。
本示例中，利用N个级联的时钟缓冲器B1-BN对源时钟进行缓冲延迟来产生输出时钟；在产生输出时钟的过程中，时钟缓冲器的供电电流与输出时钟的相位斜率呈正相关(即时钟缓冲器的供电电流越大，输出时钟的相位斜率越大)，因此，利用控制信号来调节每一级时钟缓冲器的供电电流，进而实现调节输出时钟的相位斜率，也即，利用控制信号调节各控制开关管的导通程度，以此来调节各控制开关管的漏端电流，从而调节每一级时钟缓冲器的供电电流。需要说明的是，级联的时钟缓冲器的数量，也即N的取值，应根据应用环境对时钟相位斜率的要求及负载情况来灵活设置，本示例对此不作限制。
所述反馈调制模块102用于根据温度计码TC逐次逼近式调制时钟相位斜率，并在每次调制后产生时钟信号；其中，所述温度计码TC与所述输出时钟的相位斜率相关。
具体的，如图3所示，所述反馈调制模块102包括：M个控制开关K1-KM及M条时钟链路BT1-BTM；M个所述控制开关K1-KM的控制端连接所述温度计码TC，M个所述控制开关K1-KM的第一连接端均连接所述源时钟，M个所述控制开关K1-KM的第二连接端对应连接M条所述时钟链路BT1-BTM的输入端；M条所述时钟链路BT1-BTM的输出端产生所述时钟信号；各所述时钟链路包括级联不同数量的时钟缓冲器，M条所述时钟链路BT1-BTM按时钟缓冲器数量的多少呈正序或倒序排列；其中，M为大于等于2的正数。需要说明的是，各所述时钟链路中的时钟缓冲器的电路结构相同，且与所述时钟产生模块101中的时钟缓冲器的电路结构相同，相关描述可见上文，此处不再赘述。
更具体的，M条所述时钟链路BT1-BTM中时钟缓冲器的数量呈等差数列，也即，第一条时钟链路BT1和第二条时钟链路BT2中时钟缓冲器的数量之差与第二条时钟链路BT2和第三条时钟链路BT3中时钟缓冲器的数量之差相等，第二条时钟链路BT2和第三条时钟链路BT3中时钟缓冲器的数量之差与第三条时钟链路BT3和第四条时钟链路BT4中时钟缓冲器的数量之差相等，以此类推。
实际应用中，通常使M条所述时钟链路BT1-BTM按时钟缓冲器数量的多少呈正序排列(即从第一条时钟链路BT1至第M条时钟链路BTM，其中的时钟缓冲器的数量逐渐增加)，且相邻两条时钟链路中时钟缓冲器的数量之差为1；如第一条时钟链路BT1中时钟缓冲器的数量为6个，第二条时钟链路BT2中时钟缓冲器的数量为7个，第三条时钟链路BT3中时钟缓冲器的数量为8个，以此类推。
本示例中，M个控制开关K1-KM由温度计码TC控制，可从第一条时钟链路BT1开始由上至下依次导通，也可从中间的某个时钟链路开始由上至下依次导通，还可从第M条时钟链路BTM开始由下至上依次导通，更可从中间的某个时钟链路开始由下至上依次导通，控制相应时钟链路依次输出时钟信号，以此实现逐次逼近式调制。换句话说，本示例利用M条具有不同缓冲延迟的时钟链路BT1-BTM来反馈控制N个级联的时钟缓冲器B1-BN，通过同等比例的时钟变化来调节输出时钟的相位斜率，实现了时钟相位的自动控制。
需要说明的是，时钟链路的个数，也即M的取值，与调制精度、调制时间和成本均呈正相关，也即，M越大，调制精度越高，调制时间和成本也越高；因此，在设置M的取值时，应综合考量调制精度、调制时间和成本，使三者均在可接受范围内，如在满足调制精度的情况下，使调制时间和成本尽量小。而对于时钟缓冲器数量最少的时钟链路，其包含的时钟缓冲器的数量应根据实际需求来设置，本示例对此不作限制。
所述数模转换模块103连接于所述时钟产生模块101和所述反馈调制模块102之间，用于对所述时钟信号进行数模转换并产生所述控制信号；通过将反映时钟相位偏移的数字时钟信号转换为模拟控制信号，利用模拟控制信号同比例的调节N个级联时钟缓冲器B1-BN的供电电流，可以达到有效控制时钟相位的目的。
具体的，如图1所示，所述数模转换模块103采用数模转换器DAC来实现，以将数字形式的时钟信号转换为模拟形式的控制信号。
所述时钟源104用于产生所述源时钟；其中，所述源时钟的时钟频率不小于1GHz，通常是大于1GHz。
具体的，所述时钟源104可采用锁相环电路PLL来实现，当然，其它能够产生高频稳定时钟的电路也同样适用于本示例。
相应的，如图4所示，本实施例还提供一种接口系统10，所述接口系统10包括：接口电路200及如上所述的时钟偏差调制电路100；其中，所述时钟偏差调制电路100为所述接口电路200提供时钟。
具体的，所述接口电路为200高速接口电路，用于进行高速数据通信；而所述时钟偏差调制电路100则为所述高速接口电路提供高速时钟，其中，所述高速时钟的时钟频率不小于1GHz。
相应的，如图4所示，本实施例还提供一种电子设备，所述电子设备包括：如上所述的接口系统10。进一步的，所述电子设备还包括：处理器20。
所述处理器20与所述接口电路200连接，用于接收通信数据并计算误码率，及在误码率超出设定范围时产生所述温度计码，以控制所述时钟偏差调制电路100进行时钟相位斜率调制。
实际应用中，误码率超出设定范围，可能是由时钟相位斜率过大导致，也可能是由时钟相位斜率过小导致；结合具体情况，所述处理器20可根据误码率判断出时钟相位斜率是过大还是过小，以此产生相应的温度计码，控制所述时钟偏差调制电路100进行时钟相位斜率减小或增大。
下面请参阅图1-图4，对本实施例所述时钟偏差调制电路的时钟相位斜率调制过程进行说明；假设反馈调制模块102包括5条时钟链路，即BT1-BT5，BT1-BT5中级联的时钟缓冲器的数量依次为6、7、8、9、10，BT1-BT5输出的时钟信号依次为A1-A5。
初始状态下，时钟产生模块101中级联的时钟缓冲器对源时钟进行缓冲延迟并产生第一输出时钟；
接口电路200基于第一输出时钟进行高速数据通信；处理器20接收通信数据并计算误码率，及根据误码率判断第一输出时钟的相位斜率是否符合要求；
若第一输出时钟的相位斜率不符合要求，则处理器20产生相应温度计码控制时钟偏差调制电路100进行时钟相位斜率的相关调制。
具体调制过程如下：
若处理器20检测到第一输出时钟的相位斜率过大，则基于相应温度计码控制时钟偏差调制电路100输出时钟的相位斜率逐步减小，直至符合要求；
如先基于相应温度计码控制反馈调制模块102中的控制开关K1导通，第一条时钟链路BT1对源时钟进行6级缓冲延迟并输出时钟信号A1，数模转换模块103将该时钟信号转换为控制信号，利用该控制信号使时钟产生模块101中每一级时钟缓冲器的供电电流减小，以此使得第二输出时钟的相位斜率减小；若第二输出时钟的相位斜率仍过大，则基于相应温度计码控制反馈调制模块102中的控制开关K2导通，第二条时钟链路BT2对源时钟进行7级缓冲延迟并输出时钟信号A2，数模转换模块103将该时钟信号转换为控制信号，利用该控制信号使时钟产生模块101中每一级时钟缓冲器的供电电流进一步减小，以此使得第三输出时钟的相位斜率进一步减小；若第三输出时钟的相位斜率符合要求，则处理器20锁定输出该温度计码，使时钟偏差调制电路100输出时钟的相位斜率锁定；若第三输出时钟的相位斜率仍过大，则继续控制第三条时钟链路BT3输出；以此类推，直至输出时钟的相位斜率符合要求为止。
若处理器20检测到第一输出时钟的相位斜率过小，则基于相应温度计码控制时钟偏差调制电路100输出时钟的相位斜率逐步增大，直至符合要求；
如先基于相应温度计码控制反馈调制模块102中的控制开关K5导通，第五条时钟链路BT5对源时钟进行10级缓冲延迟并输出时钟信号A5，数模转换模块103将该时钟信号转换为控制信号，利用该控制信号使时钟产生模块101中每一级时钟缓冲器的供电电流增大，以此使得第二输出时钟的相位斜率增大；若第二输出时钟的相位斜率仍过小，则基于相应温度计码控制反馈调制模块102中的控制开关K4导通，第四条时钟链路BT4对源时钟进行9级缓冲延迟并输出时钟信号A4，数模转换模块103将该时钟信号转换为控制信号，利用该控制信号使时钟产生模块101中每一级时钟缓冲器的供电电流进一步增大，以此使得第三输出时钟的相位斜率进一步增大；若第三输出时钟的相位斜率符合要求，则处理器20锁定输出该温度计码，使时钟偏差调制电路100输出时钟的相位斜率锁定；若第三输出时钟的相位斜率仍过小，则继续控制第三条时钟链路BT3输出；以此类推，直至输出时钟的相位斜率符合要求为止。
综上所述，本发明的一种时钟偏差调制电路、接口系统及电子设备，通过时钟产生模块、反馈调制模块及数模转换模块的设计，可实现时钟相位斜率的自动控制，使时钟相位特性满足高速通信需求。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种时钟偏差调制电路，其特征在于，所述时钟偏差调制电路包括：时钟产生模块、反馈调制模块及数模转换模块；
所述时钟产生模块用于对源时钟进行缓冲延迟产生输出时钟，并根据控制信号调节所述输出时钟的相位斜率；
所述反馈调制模块用于根据温度计码逐次逼近式调制时钟相位斜率，并在每次调制后产生时钟信号；其中，所述温度计码与所述输出时钟的相位斜率相关；
所述数模转换模块连接于所述时钟产生模块和所述反馈调制模块之间，用于对所述时钟信号进行数模转换并产生所述控制信号；
所述反馈调制模块包括：M个控制开关及M条时钟链路；
M个所述控制开关的控制端连接所述温度计码，第一连接端均连接所述源时钟，第二连接端对应连接M条所述时钟链路的输入端；
M条所述时钟链路的输出端产生所述时钟信号；各所述时钟链路包括级联不同数量的时钟缓冲器，M条所述时钟链路按时钟缓冲器数量的多少呈正序或倒序排列；
其中，M为大于等于2的正数。
2.根据权利要求1所述的时钟偏差调制电路，其特征在于，所述时钟产生模块包括：N个控制开关管及N个时钟缓冲器；
N个所述控制开关管的栅端均连接所述控制信号，源端均连接电源电压，漏端对应连接N个所述时钟缓冲器的供电端；
N个所述时钟缓冲器级联，第一个所述时钟缓冲器的输入端连接所述源时钟，第N个所述时钟缓冲器的输出端产生所述输出时钟；
其中，N为大于等于2的正数。
3.根据权利要求2所述的时钟偏差调制电路，其特征在于，N个所述控制开关管的宽长比为1:…:2N-1，N个所述时钟缓冲器的供电电流之比为1:…:2N-1。
4.根据权利要求1或2所述的时钟偏差调制电路，其特征在于，所述时钟缓冲器包括：第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管；
所述第一PMOS管的栅端连接所述第一NMOS管的栅端并作为所述时钟缓冲器的输入端，源端连接所述第二PMOS管的源端并作为所述时钟缓冲器的供电端，漏端连接所述第一NMOS管的漏端；
所述第二PMOS管的栅端连接所述第二NMOS管的栅端并连接所述第一PMOS管的漏端，漏端连接所述第二NMOS管的漏端并作为所述时钟缓冲器的输出端；
所述第一NMOS管的源端及所述第二NMOS管的源端接地。
5.根据权利要求1所述的时钟偏差调制电路，其特征在于，所述时钟偏差调制电路还包括：时钟源，用于产生所述源时钟。
6.根据权利要求5所述的时钟偏差调制电路，其特征在于，所述源时钟的时钟频率不小于1GHz。
7.一种接口系统，其特征在于，所述接口系统包括：接口电路及如权利要求1-6任一项所述的时钟偏差调制电路；其中，所述时钟偏差调制电路为所述接口电路提供时钟。
8.根据权利要求7所述的接口系统，其特征在于，所述接口电路为高速接口电路。
9.一种电子设备，其特征在于，所述电子设备包括：如权利要求7或8所述的接口系统。
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