CN115273927B

CN115273927B - 用于主设备的控制器的时钟控制方法及主设备的控制器

Info

Publication number: CN115273927B
Application number: CN202211194711.8A
Authority: CN
Inventors: 古城
Original assignee: Shanghai Kuixin Integrated Circuit Design Co ltd; Hefei Kuixian Integrated Circuit Design Co ltd
Current assignee: Shanghai Kuixin Integrated Circuit Design Co ltd; Hefei Kuixian Integrated Circuit Design Co ltd
Priority date: 2022-09-29
Filing date: 2022-09-29
Publication date: 2023-01-24
Anticipated expiration: 2042-09-29
Also published as: CN115273927A

Abstract

本申请涉及用于主设备的控制器的时钟控制方法及主设备的控制器。一种主设备的控制器包括：延迟电路DLY0，其被配置成接收读命令，并基于读命令根据DFI时钟延迟输出读选通信号；D型触发器DFF0，其被配置成接收读命令并从延迟电路DLY0接收延迟输出的读选通信号，并基于读命令和延迟输出的读选通信号输出时钟使能信号；以及时钟门控电路CG，其被配置成从D型触发器DFF0接收时钟使能信号。这种控制器能够在主设备无法输出DQS或RAQS信号或在DQS或RAQS信号较差时使用主设备内的时钟来采样数据同时节省功率。

Description

用于主设备的控制器的时钟控制方法及主设备的控制器

技术领域

本申请涉及存储器控制技术领域，尤其涉及用于主设备的控制器的时钟控制方法及主设备的控制器。

背景技术

通常，在主设备中的控制器从从设备（即存储器，诸如动态随机存取存储器DRAM）读取数据时，主设备通过颗粒输出数据选通DQS（Data Strobe）信号到片上系统SOC（Systemon Chip）或者使用冗余数据选通RDQS（Redundant Data Strobe）信号来采样数据。然而，在某些情形中，主设备可能颗粒关闭DQS或者可能不使用RDQS，此时难以确保主设备能够正确地采集数据。此外，在其他情形中，主设备输出的RDQS或DQS信号可能是较差的，此时也难以确保主设备能够正确地采样数据。

因此，迫切期望一种不依赖于DQS或RAQS信号仍能从从设备正确地采样数据的方法。

发明内容

以下给出了一个或多个方面的简要概述以提供对此类方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在标识出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是以简化形式给出一个或多个方面的一些概念以作为稍后给出的更详细描述之序言。

为了解决上述问题中的一个或多个问题，本公开的目的旨在提供一种不依赖于主设备输出DQS或RDQS信号仍能从从设备正确地采样数据的方法及主设备的控制器。根据本公开的方法能够在主设备不能输出DQS或RAQS信号或者在主设备输出的DQS或RAQS信号较差的情况下，当需要读取数据时打开主设备内的时钟正确地采样数据，同时节省功率。此外，根据本公开的方法能够在使用过程中不断训练，从而能够及时调整相关参数，以应对各种情形。

根据第一方面，本申请提供了一种控制器。该控制器可包括：延迟电路DLY0，其中延迟电路DLY0被配置成接收读命令，并基于读命令根据DFI时钟延迟输出读选通信号；D型触发器DFF0，其中D型触发器DFF0被配置成接收读命令并从延迟电路DLY0接收延迟输出的读选通信号，并基于读命令和延迟输出的读选通信号输出时钟使能信号；以及时钟门控电路CG，其中时钟门控电路CG被配置成从D型触发器DFF0接收时钟使能信号，其中时钟门控电路CG由时钟使能信号使能以输出PHY时钟。

在一些实施例中，时钟门控电路CG可被进一步配置成将PHY时钟输出回到D型触发器DFF0。

在一些实施例中，延迟电路DLY0可通过以下方式配置成基于读命令根据DFI时钟延迟输出读选通信号：将所接收的读命令基于DFI时钟进行一次或多次打拍输出并进行按位或，并在延迟一延迟值dly0后输出读选通信号；和/或延迟电路DLY0被预设有初始延迟值，其中初始延迟值至少部分地基于数据采样速率，并且延迟电路DLY0能够延迟的范围在50至800皮秒之间。

在一些实施例中，该控制器可进一步包括：第一D型触发器DFF1，其中第一D型触发器DFF1被配置成从时钟门控电路CG接收PHY时钟并基于PHY时钟从数据总线采样数据信号。

在一些实施例中，该控制器可进一步包括：耦合在时钟门控电路CG与第一D型触发器DFF1之间的第一延迟电路DLY1，其中第一延迟电路DLY1被配置成延迟从时钟门控电路接收的PHY时钟；和/或第一延迟电路DLY1被预设有初始第一延迟值，初始第一延迟值至少部分地基于数据采样速率，并且第一延迟电路DLY1能够延迟的范围在2至20皮秒之间。

在一些实施例中，第一D型触发器DFF1可被配置成基于延迟的PHY时钟来采样数据信号。

根据第二方面，本申请提供了一种存储装置。该存储装置可包括：如上所述的控制器；DFI PHY；以及动态随机存取存储器DRAM，其中控制器使用DFI协议经由DFI PHY与DRAM进行交互。

根据第三方面，本申请提供了一种用于控制器的时钟控制方法。该方法还可包括：接收读命令；基于所接收的读命令根据DFI时钟延迟输出读选通信号；以及使用延迟输出的读选通信号来延迟使能时钟门控电路以延迟输出PHY时钟。

在一些实施例中，该方法可进一步包括：二次延迟输出PHY时钟。

在一些实施例中，延迟和二次延迟可被设置有初始值，并且延迟和二次延迟在使用过程中不断被训练

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

通过阅读对下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在全部附图中，用相同的附图标号表示相同的部件。在附图中：

图1示出了根据本公开的一些实施例的存储装置的框图。

图2示出了根据本公开的一些实施例的主设备中的控制器的结构示意图。

图3A和3B分别示出了根据本公开的一些实施例的控制器中的示例延迟电路DLY0和例第一延迟电路DLY1的结构示意图。

图4示出了根据本公开的一些实施例的时钟门控电路的时序图。

图5示出了根据本公开的一些实施例的用于主设备中的控制器的时钟控制方法的流程图。

图6示出了可根据本公开的一些实施例的采用包括图1中所示的存储装置的基于处理器的系统。

具体实施方式

下面将结合附图对本申请技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本申请的技术方案，因此只作为示例，而不能以此来限制本申请的保护范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。

在本申请实施例的描述中，技术术语“第一”“第二”等仅用于区别不同对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量、特定顺序或主次关系。在本申请实施例的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

在本申请实施例的描述中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在基于处理器的系统中，处理器常常需要从存储装置中获取所存储的数据。为了确保系统的正常运行，确保处理器能够从存储装置中获取正确的数据是必要的。处理器一般经由总线向存储装置中的主设备发送读命令，主设备可从存储装置中的从设备（例如，存储器，诸如DRAM）读取数据并返回给处理器。

在某些情形中，主设备可能颗粒关闭DQS或者可能不使用RDQS，此时难以确保主设备能够正确地采集数据。此外，在其他情形中，主设备输出的RDQS或DQS信号可能是较差的，此时也难以确保主设备能够正确地采样数据。为了解决上述问题中的一个或多个问题，本公开提供了一种不依赖于主设备输出DQS或RDQS信号仍能从从设备正确地采样数据的方法及控制器。以下将结合附图来具体阐述。

图1示出了根据本公开的一些实施例的存储装置的框图。参照图1，存储装置可包括主设备和从设备300。主设备可包括控制器100、DFI PHY（Port Physical Layer，端口物理层）200。如图1所示，在主设备中，控制器100与DFI PHY 200经由DFI协议进行通信。主设备可通过DFI PHY 200经由控制总线、地址总线和数据总线与一个或多个DRAM进行通信。值得注意的是，为了便于阐述，下文以DRAM为示例描述了本公开的各个实施例，但是本领域技术人员将领会，根据本公开的实施例也可被应用于其他类型的存储器。同样，虽然在本公开中以DFI接口协议为示例进行描述，但是根据本公开的实施例也可采用现有的其他接口协议及将来的接口协议。

图2示出了根据本公开的一些实施例的主设备中的控制器100的结构示意图。如图2所示，控制器100可包括延迟电路DLY0、D型触发器DFF0和时钟门控电路CG。

在一个实施例中，延迟电路DLY0可被配置成接收读命令，并基于读命令根据DFI时钟（DFI CK）延迟输出读选通信号（读_S），其中DFI时钟是由延迟电路DLY0从DFI PHY接收的。例如，DFI时钟可以是DFI域内（例如，DFI PHY 200内）的时钟，DFI时钟可被控制器100用来与DFI PHY 200交互。在一些情形中，DFI时钟与数据采样速率的频率之比可基于DFI协议来确定，例如，为1∶2、1∶4、1∶1、等等。对于不同的DRAM运行不同的速度，采样比可能不同。例如，若DRAM（例如，LPDDR5）频率为6400 MHz，则频率比可以为1∶4；若DRAM频率为3200 MHz，则频率比可以为1∶2；若DRAM频率是400M，则频率比可以为是1∶1；等等。

在一些情形中，延迟电路DLY0可被进一步配置成将所接收的读命令基于DFI时钟进行一次或多次打拍输出并进行按位或，并在延迟一延迟值dly0后输出读选通信号。

作为示例，图3A示出了根据本公开的一些实施例的控制器中的示例延迟电路DLY0的结构示意图。值得注意的是，图3A仅仅是作为示例提供的，能够满足延迟输出读选通信号的其他延迟电路也适用于本申请。在一个示例中，如图3A所示，延迟电路DLY0包括串联在一起的四个D型触发器DFFa、DFFb、DFFc和DFFd以及用于按位或的逻辑门电路，其中D型触发器DFF1-DFF4分别接收DFI时钟，D型触发器DFF1-DFF4中的每一者可根据DFI时钟对读信号分别进行一次打拍输出。值得注意的是，虽然在图3A中示出了延迟电路DLY0四个D型触发器DFFa、DFFb、DFFc和DFFd，本领域技术人员将领会延迟电路DLY0可包括更多或更少的D型触发器，或使用其他类型的触发器，而不脱离本公开的范围。

图3A中所示的延迟电路DLY0对所接收的读信号进行四次打拍输出并进行按位或，随后在延迟一延迟值dly0后输出按位或的结果，作为读选通信号（读_s）输入D型触发器DFF0，其中D型触发器DFF0是含置位D型触发器。用于按位或的逻辑门电路可被设有延迟值dly0。延迟值dly0初始地可被预设为初始延迟值（例如，0），并在随后读取数据的过程中进行不断调整。在一些情形中，初始延迟值可至少部分地基于数据采样速率（Speed），并且延迟值dly0范围可在50至800皮秒之间，即延迟电路DLY0能够实现50至800皮秒的延迟。延迟电路DLY0此处的延迟为DFI时钟级调整。在一个示例中，若DFI时钟（CK）的周期为1600 皮秒，则延迟电路DLY0可调整DFI时钟的半个周期。

D型触发器DFF0可被配置成接收读命令，从延迟电路DLY0接收延迟输出的读选通信号，并基于读命令和延迟输出的读选通信号输出时钟使能（EN）信号。换言之，D型触发器DFF0可延迟一延迟值dly0输出时钟使能电路。

时钟门控电路CG可被配置成从D型触发器DFF0接收时钟使能信号，其中时钟门控电路CG由时钟使能信号使能以输出PHY时钟。在一些情形中，时钟门控电路CG可被进一步配置成将PHY时钟输出回到D型触发器DFF0。当延迟电路DLY0被预设有延迟值dly0时，延迟电路DLY0延迟一延迟值dly0后输出读选通信号（读_S）到D型触发器DFF0，由此D型触发器DFF0相应地延迟一延迟值dly0后输出时钟使能信号。也就是说，时钟门控电路CG可被配置成在延迟一延迟值dly0后才被使能。相应地，DFF1也在延迟一延迟值dly0后从数据总线采样数据。

控制器可通过确定恰适的延迟值dly0来在恰适的时间使能时钟门控电路GG时钟输出PHY时钟，以确保能够正确地采样数据。

在一些情形中，控制器100可进一步包括第一D型触发器DFF1。如图1所示，第一D型触发器DFF1可与数据总线耦合以通过数据总线访问DRAM 300，并且第一D型触发器DFF1可与时钟门控电路GG耦合。例如，时钟门控电路GG可将其输出输入到第一D型触发器DFF1中。在一个示例中，第一D型触发器DFF1可被配置成从时钟门控电路CG接收PHY时钟并基于PHY时钟从数据DQ总线采样数据（DQ）信号。

在一些情形中，控制器100可以可任选地包括第一延迟电路DLY1。第一延迟电路DLY1可被耦合在时钟门控电路CG与第一D型触发器DFF1之间。例如，时钟门控电路GG可将其输出输入到第一延迟电路DLY1，第一延迟电路DLY1随后可将时钟门控电路GG的输出延迟一延迟值dly1后输入到第一D型触发器DFF1中。在该情形中，第一D型触发器DFF1可被配置成基于二次延迟的PHY时钟来采样数据信号。值得注意的是，虽然在本公开示出了一个第一延迟电路DLY1，但是本领域技术人员将领会，根据本公开的控制器100可包括两个或更多个第一延迟电路DLY1。

作为示例，图3B示出了根据本公开的一些实施例的控制器中的示例第一延迟电路DLY1的结构示意图。值得注意的是，图3B仅仅是作为示例提供的，能够满足延迟PHY时钟的其他延迟电路也是适用于本申请。在一个示例中，如图3B所示，延迟电路DLY0包括串联在一起的四个缓存器BUFa、BUFb、BUFc和BUFd以及逻辑门电路。值得注意的是，虽然在图3A中示出了第一延迟电路DLY1四个D型触发器BUFa、BUFb、BUFc和BUFd，本领域技术人员将领会第一延迟电路DLY1可包括更多或更少的D型触发器，或使用其他类型的触发器，而不脱离本公开的范围。图3B中所示的示例第一延迟电路DLY1可被用来将从时钟门控电路GG接收的PHY时钟延迟一延迟值dly1。逻辑门电路可被设有延迟值dly1。延迟值dly1初始地可被预设为初始延迟值（例如，0），并在随后读取数据的过程中进行不断调整。在一些情形中，初始延迟值可至少部分地基于数据采样速率，并且延迟值dly1范围可在2至20皮秒皮秒之间，第一延迟电路DLY1能够实现2至20皮秒的延迟（例如，微调）。

当第一延迟电路DLY1被预设有延迟值dly1时，第一延迟电路DLY1延迟一延迟值dly1后输出PHY时钟到第一D型触发器DFF1，由此第一D型触发器DFF1相应地延迟一延迟值dly1后采样数据。

控制器可通过确定恰适的延迟值dly0来在恰适的时间采样数据，以确保能够正确地采样数据。

在一些示例中，当控制器100包括延迟电路DLY0和第一延迟电路DLY1的情况下，主控制器可在PHY时钟上实现0至（延迟值dly0+延迟值dly1）的调整范围。

以下将结合图4中的时序图来具体阐述延迟电路DLY0和第一延迟电路DLY1的调整。

图4示出了根据本公开的一些实施例的时钟门控电路的时序图。参照图4上方的第一时序图可知，时钟门控电路GG未在恰适的时间被使能，无法采样全部数据。一般地，采样是由时钟的上升沿触发的。基于此，可采用延迟电路DLY0来对PHY时钟进行调整，图4中间的第二时序图示出了调整后的PHY时钟，此时，可采样数据总线上的全部数据。

为了更准确地采样数据，期望PHY时钟的上升沿尽可能在数据信号的中间，也就是说，尽可能在数据信号中的中段触发采样。参照图4中间的的第二时序图可知，PHY时钟的上升沿处于数据信号的起始处，而非中间，为此，可能采用第一延迟电路DLY1进行精细调整（微调）。图4下方的第三时序图示出了调整后的PHY时钟的上升沿处于数据信号的中段，从而能够确保准确地采样数据。

在一些实施例中，延迟值dly0和dly1初始地可被设立0或其他值，随后确认读取的数据和预期的数据是否一致，若一致，则不需要调整，若不一致，则首先微调延迟值dly1，从0至延迟值dly1的最大值逐渐调整，若将延迟值dly1调整到某个值时，读取的数据和预期的数据一致，则认为此时的延迟值dly1是合理的。

若将延迟值dly1从0（或任意最小值）调整至延迟值dly1的最大值仍未使得读取的数据和预期的数据一致，则可调整延迟值dly0（例如，调整一档），在调整延迟值dly0的基础上，配合微调延迟值dly1，实现对门控时钟使能信号的二维调整。

本公开首先通过训练获得合适的延迟值dly0，以是D型触发器DFF0在恰适的时间输出时钟门控使能信号，来控制时钟门控电路在恰适的时间输出PHY时钟以正确地采样数据。微调延迟值dly1可进一步确保能够更准确地采样数据。

根据本公开的主设备的控制器能够在主设备无法输出DQS或RAQS信号或者在主设备输出的DQS或RAQS信号较差的情况下使用主设备内部的时钟（诸如PHY CK、WCK等）来采样数据。根据本公开的主设备的控制器能够根据读命令判断是否需要读取数据时，并在需要读取数据是才输出时钟门控店路的时钟使能信号，进而才打开主设备内的时钟，避免在没有读命令的情况下时钟依然翻转的情况，从而能够在正确地采样数据的同时节省功率。

图5示出了根据本公开的一些实施例的用于主设备中的控制器100的时钟控制方法500的流程图。该方法500可由控制器100来执行。该方法500可包括：

在框510，控制器100可接收读命令。

在框520，控制器100可基于所接收的读命令根据DFI时钟延迟输出读选通信号；以及

在框530，控制器100可使用延迟输出的读选通信号来延迟使能时钟门控电路以延迟输出PHY时钟。

可任选地，在框540，控制器100可二次延迟输出PHY时钟，其中延迟和二次延迟被设置有初始值，并且延迟和二次延迟在使用过程中不断被训练

图6示出了可根据本公开的一些实施例的采用包括图1中所示的存储装置的基于处理器的系统。根据本文中所公开的各方面的存储装置可被提供在或集成到任何基于处理器的设备中。就此而言，图6示出了可以采用包括图1中所示的存储装置的基于处理器的系统600的示例。在此示例中，基于处理器的系统600包括一个或多个中央处理单元（CPU）602，其各自包括一个或多个处理器604。（诸）CPU 602可以是主设备。（诸）CPU 602可具有耦合至（诸）处理器604以用于对临时存储的数据进行快速访问的高速缓存606。（诸）CPU 602被耦合至系统总线608，且可以将基于处理器的系统600中所包括的主设备和从设备相互耦合。如众所周知的，（诸）CPU 602通过在系统总线608上交换地址、控制、以及数据信息来与这些其他设备通信。例如，（诸）CPU 602可向存储装置的主设备传达总线事务请求。尽管未在图6中示出，但是可以提供类似于系统总线608的多个系统总线，其中多个系统总线中的每一者构成不同织构。

其他主设备和从设备可被连接到系统总线608。如图6中所示，作为示例，这些设备可包括存储装置、一个或多个输入设备614、一个或多个输出设备616、一个或多个网络接口设备618、以及一个或多个显示控制器620。（诸）输入设备614可包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。（诸）输出设备616可包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。（诸）网络接口设备618可以是被配置成允许往来于网络622的数据交换的任何设备。网络622可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网（LAN）、无线局域网（WLAN）、广域网（WAN）、蓝牙™网络、以及因特网。（诸）网络接口设备618可以被配置成支持所期望的任何类型的通信协议。存储装置可包括一个或多个DRAM 300(0-N)。

（诸）CPU 602还可被配置成在系统总线608上访问（诸）显示控制器620以控制发送给一个或多个显示器624的信息。（诸）显示控制器620经由一个或多个视频处理器626向（诸）显示器624发送要显示的信息，视频处理器626将要显示的信息处理成适于（诸）显示器624的格式。（诸）显示器624可包括任何类型的显示器，包括但不限于阴极射线管（CRT）、液晶显示器（LCD）、等离子显示器、发光二极管（LED）显示器等。

还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，信息和信号可使用各种不同技术和技艺中的任何一种来表示。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims

1.一种控制器，其特征在于，包括：

延迟电路DLY0，其中所述延迟电路DLY0被配置成接收读命令，并基于所述读命令根据DFI时钟延迟输出读选通信号；

D型触发器DFF0，其中所述D型触发器DFF0被配置成接收所述读命令并从所述延迟电路DLY0接收延迟输出的读选通信号，并基于所述读命令和延迟输出的读选通信号输出时钟使能信号；以及

时钟门控电路CG，其中所述时钟门控电路CG被配置成从所述D型触发器DFF0接收所述时钟使能信号，其中所述时钟门控电路CG由所述时钟使能信号使能以输出PHY时钟。

2.如权利要求1所述的控制器，其特征在于，所述时钟门控电路CG被进一步配置成将所述PHY时钟输出回到所述D型触发器DFF0。

3.如权利要求1所述的控制器，其特征在于：

所述延迟电路DLY0通过以下方式配置成基于所述读命令根据DFI时钟延迟输出读选通信号：将所接收的读命令基于DFI时钟进行一次或多次打拍输出并进行按位或，并在延迟一延迟值dly0后输出读选通信号；和/或

所述延迟电路DLY0被预设有初始延迟值，其中所述初始延迟值至少部分地基于数据采样速率，并且所述延迟电路DLY0能够延迟的范围在50至800皮秒之间。

4.如权利要求1所述的控制器，其特征在于，进一步包括：

第一D型触发器DFF1，其中所述第一D型触发器DFF1被配置成从所述时钟门控电路CG接收所述PHY时钟并基于所述PHY时钟从数据总线采样数据信号。

5.如权利要求4所述的控制器，其特征在于，进一步包括：耦合在所述时钟门控电路CG与所述第一D型触发器DFF1之间的第一延迟电路DLY1，其中：

所述第一延迟电路DLY1被配置成延迟从所述时钟门控电路接收的所述PHY时钟；和/或

所述第一延迟电路DLY1被预设有初始第一延迟值，所述初始第一延迟值至少部分地基于数据采样速率，并且所述第一延迟电路DLY1能够延迟的范围在2至20皮秒之间。

6.如权利要求5所述的控制器，其特征在于，所述第一D型触发器DFF1被配置成基于延迟的PHY时钟来采样所述数据信号。

7.一种存储装置，其特征在于，包括：

如权利要求1-6中的任一者所述的控制器；

DFI PHY；以及

动态随机存取存储器DRAM，其中所述控制器使用DFI协议经由DFI PHY与所述DRAM进行交互。

8.一种使用如权利要求1-6中的任一者所述的控制器控制时钟的方法，其特征在于，包括：

接收读命令；

基于所接收的读命令根据DFI时钟延迟输出读选通信号；以及

使用延迟输出的读选通信号来延迟使能时钟门控电路以延迟输出PHY时钟。

9.如权利要求8所述的时钟控制方法，其特征在于，进一步包括：二次延迟输出所述PHY时钟。

10.如权利要求9所述的时钟控制方法，其特征在于，延迟和二次延迟被设置有初始值，并且延迟和二次延迟在使用过程中不断被训练。