CN115273926A - 时钟输入电路及存储器 - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims abstract description 30
- 230000000295 complement effect Effects 0.000 claims abstract description 6
- 101150052142 CML1 gene Proteins 0.000 description 16
- 101100186490 Homo sapiens NAT8 gene Proteins 0.000 description 16
- 101000589631 Homo sapiens Putative N-acetyltransferase 8B Proteins 0.000 description 16
- 102100032394 N-acetyltransferase 8 Human genes 0.000 description 16
- 102100032379 Putative N-acetyltransferase 8B Human genes 0.000 description 16
- 101100496428 Rattus norvegicus Cml6 gene Proteins 0.000 description 16
- 101100388291 Arabidopsis thaliana DTX49 gene Proteins 0.000 description 14
- 101100268840 Danio rerio chrna1 gene Proteins 0.000 description 14
- 101150065731 NIC1 gene Proteins 0.000 description 14
- PWHVEHULNLETOV-UHFFFAOYSA-N Nic-1 Natural products C12OC2C2(O)CC=CC(=O)C2(C)C(CCC2=C3)C1C2=CC=C3C(C)C1OC(O)C2(C)OC2(C)C1 PWHVEHULNLETOV-UHFFFAOYSA-N 0.000 description 14
- 101100388299 Arabidopsis thaliana DTX54 gene Proteins 0.000 description 13
- 101100294133 Arabidopsis thaliana NIC2 gene Proteins 0.000 description 13
- GWWNCLHJCFNTJA-UHFFFAOYSA-N nicandrenone-2 Natural products C12OC2C2(O)CC=CC(=O)C2(C)C(CCC23C)C1C3CCC2(O)C(C)C1OC(O)C2(C)OC2(C)C1 GWWNCLHJCFNTJA-UHFFFAOYSA-N 0.000 description 13
- 101100167439 Arabidopsis thaliana CLPC1 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 230000008054 signal transmission Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Abstract
本公开实施例提供一种时钟输入电路及存储器，在时钟输入电路中，第一电流模式逻辑模块与第二电流模式逻辑模块、第一负阻抗变换器模块与第二负阻抗变换器模块、及第一占空比调整模块与第二占空比调整模块均以第一轴为对称轴对称设置，使得互补的第一时钟信号与第二时钟信号的传输路径长度相等，第一时钟信号与第二时钟信号在传输路径上的损耗均相同，提高了第一时钟信号与第二时钟信号输入到输出的一致性，进而提高了存储器的可靠性及稳定性。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种时钟输入电路及存储器。
背景技术
云计算，人工智能，自动驾驶汽车，增强现实，嵌入式视觉等新应用正在推动对内存性能和能效的更严格要求。内存对于这些系统至关重要，它们需要高带宽和高速度以及更低的功耗和更低的成本。随着这些新兴市场的需求，存储器行业开始从平面(2D)动态随机存取存储器(Dynamic Random Access Memory，DRAM)转向宽数据接口(I/O)或高带宽存储器(High Bandwidth Memory，HBM)等3D结构。低功耗DRAM技术已经发展到第五代(LPDDR5)，与第四代(LPDDR4)相比，它可显著降低功耗并提供极高的带宽。
LPDDR5引入了WCK时钟，LPDDR5以两个差分时钟CK_t和CK_c工作，而数据接口使用两个差分正向时钟WCK_t和WCK_c。WCK_t和WCK_c用于采样DQ数据以进行写操作，并切换DQ数据以进行读操作，从而在不增加引脚的情况下提升频率。
但是，该种低功耗DRAM技术依然存在缺点，如何优化低功耗DRAM技术，成为目前亟需解决的问题。
发明内容
本公开实施例提供一种时钟输入电路，包括：
第一电流模式逻辑模块、第一负阻抗变换器模块、第一占空比调整模块及第一输入缓冲模块，所述第一电流模式逻辑模块的输出端与所述第一输入缓冲模块的输入端连接，第一时钟信号经所述第一电流模式逻辑模块的输入端输入，并经所述第一输入缓冲模块的输出端输出，所述第一负阻抗变换器模块及所述第一占空比调整模块设置在所述第一时钟信号的传输路径上，用于调节所述第一时钟信号；
第二电流模式逻辑模块、第二负阻抗变换器模块、第二占空比调整模块及第二输入缓冲模块，所述第二电流模式逻辑模块的输出端与所述第二输入缓冲模块的输入端电连接，第二时钟信号经所述第二电流模式逻辑模块的输入端输入，并经所述第二输入缓冲模块的输出端输出，所述第二负阻抗变换器模块及所述第二占空比调整模块设置在所述第二时钟信号的传输路径上，用于调节所述第二时钟信号；
所述第一时钟信号与所述第二时钟信号为互补信号，且所述第一电流模式逻辑模块与所述第二电流模式逻辑模块、所述第一负阻抗变换器模块与所述第二负阻抗变换器模块、所述第一占空比调整模块与所述第二占空比调整模块、及所述第一输入缓冲模块及第二输入缓冲模块均以第一轴为对称轴对称设置。
在一实施例中，所述第一电流模式逻辑模块、所述第一负阻抗变换器模块、所述第一占空比调整模块及所述第一输入缓冲模块沿所述第一轴的轴向方向依次设置，所述第二电流模式逻辑模块、所述第二负阻抗变换器模块、所述第二占空比调整模块及所述第二输入缓冲模块沿所述第一轴的轴向方向依次设置。
在一实施例中，还包括：
第一电源模块，用于向所述第一电流模式逻辑模块、所述第一负阻抗变换器模块、所述第一占空比调整模块及所述第一输入缓冲模块供电；
第二电源模块，用于向所述第二电流模式逻辑模块、所述第二负阻抗变换器模块、所述第二占空比调整模块及所述第二输入缓冲模块供电；
所述第一电源模块与所述第二电源模块以所述第一轴为对称轴对称设置。
在一实施例中，所述第一电源模块设置在所述第一电流模式逻辑模块远离所述第一轴的一侧；所述第二电源模块设置在所述第二电流模式逻辑模块远离所述第一轴的一侧。
在一实施例中，所述第一电源模块包括第一电流模式逻辑模块供电单元、第一负阻抗变换器模块供电单元及第一输入缓冲模块供电单元，所述第二电源模块包括第二电流模式逻辑模块供电单元、第二负阻抗变换器模块供电单元及第二输入缓冲模块供电单元，所述第一电流模式逻辑模块供电单元与所述第二电流模式逻辑模块供电单元、所述第一负阻抗变换器模块供电单元与所述第二负阻抗变换器模块供电单元及所述第一输入缓冲模块供电单元与所述第二输入缓冲模块供电单元均以所述第一轴为对称轴对称设置。
在一实施例中，所述第一电流模式逻辑模块供电单元及所述第一负阻抗变换器模块供电单元沿所述第一轴的轴向依次设置，且临近所述第一电流模式逻辑模块与所述第一负阻抗变换器模块；所述第二电流模式逻辑模块供电单元及所述第二负阻抗变换器模块供电单元沿所述第一轴的轴向依次设置，且临近所述第二电流模式逻辑模块与所述第二负阻抗变换器模块。
在一实施例中，还包括以所述第一轴为对称轴对称设置的第一占空比调整控制模块及第二占空比调整控制模块，所述第一占空比调整控制模块用于向所述第一占空比调整模块提供控制信号，所述第二占空比调整控制模块用于向所述第二占空比调整模块提供控制信号。
在一实施例中，所述第一占空比调整控制模块设置在所述第一电流模式逻辑模块供电单元及所述第一负阻抗变换器模块供电单元远离所述第一电流模式逻辑模块与所述第一负阻抗变换器模块的一侧，且与所述第一输入缓冲模块供电单元沿所述第一轴的轴向依次设置；所述第二占空比调整控制模块设置在所述第二电流模式逻辑模块供电单元及所述第二负阻抗变换器模块供电单元远离所述第二电流模式逻辑模块与所述第二负阻抗变换器模块的一侧，且与所述第二输入缓冲模块供电单元沿所述第一轴的轴向依次设置。
在一实施例中，所述第一电源模块还包括第一总供电单元，设置在所述第一电流模式逻辑模块供电单元、所述第一负阻抗变换器模块供电单元及所述第一输入缓冲模块供电单元远离所述第一轴的一侧；所述第二电源模块还包括第二总供电单元，设置在所述第二电流模式逻辑模块供电单元、所述第二负阻抗变换器模块供电单元及所述第二输入缓冲模块供电单元远离所述第一轴的一侧，所述第一总供电单元及所述第二总供电单元以所述第一轴为对称轴对称设置。
在一实施例中，所述第一总供电单元设置在所述第一占空比调整控制模块远离所述第一轴的一侧；所述第二总供电单元设置在所述第二占空比调整控制模块远离所述第一轴的一侧。
本公开实施例还提供一种存储器，包括如上所述的时钟输入电路。
在本公开实施例提供的时钟输入电路中，第一电流模式逻辑模块与第二电流模式逻辑模块、第一负阻抗变换器模块与第二负阻抗变换器模块、及第一占空比调整模块与第二占空比调整模块均以第一轴为对称轴对称设置，使得互补的第一时钟信号与第二时钟信号的传输路径长度相等，第一时钟信号与第二时钟信号在传输路径上的损耗均相同，提高了第一时钟信号与第二时钟信号输入到输出的一致性，进而提高了存储器的可靠性及稳定性。
附图说明
图1是本公开一实施例提供的时钟输入电路的框架示意图；
图2是本公开一实施例提供的时钟输入电路的时钟信号传输示意图；
图3为本公开另一实施例提供的时钟输入电路的框架示意图；
图4是本公开棱一实施例提供的时钟输入电路的时钟信号传输示意图；
图5是本公开再一实施例提供的时钟输入电路的框架示意图。
具体实施方式
下面结合附图对本公开提供的时钟输入电路及存储器的具体实施方式做详细说明。
为了配合LPDDR5引入的WCK时钟，存储器架构引入了各种功能模块来确保数据传输的安全性，但是，功能模块的存在也导致WCK时钟信号的传输受到影响，导致第一时钟信号WCK_t和第二时钟信号WCK_c输入到输出的一致性变差，影响存储器的可靠性及稳定性。
鉴于上述原因，本公开实施例提供一种时钟输入电路及存储器，其能够提高第一时钟信号WCK_t和第二时钟信号WCK_c输入到输出的一致性，进而提高存储器的可靠性及稳定性。
图1是本公开一实施例提供的时钟输入电路的框架示意图，图2是本公开一实施例提供的时钟输入电路的时钟信号传输示意图，请参阅图1及图2。
所述时钟输入电路包括第一电流模式路径模块CML1、第一负阻抗变换器模块NIC1、第一占空比调整模块DCA1及第一输入缓冲模块IB1。所述第一电流模式逻辑模块CML1的输出端与所述第一输入缓冲模块IB1的输入端连接，第一时钟信号WCK_t经所述第一电流模式逻辑模块CML1的输入端输入，并经所述第一输入缓冲模块IB1的输出端输出，形成第一内部时钟信号WCK_t1。所述第一负阻抗变换器模块NIC1及所述第一占空比调整模块DCA1设置在所述第一时钟信号WCK_t的传输路径上，用于调节所述第一时钟信号WCK_t。
所述时钟输入电路包括第二电流模式逻辑模块CML2、第二负阻抗变换器模块NIC2、第二占空比调整模块DCA2及第二输入缓冲模块IB2。所述第二电流模式逻辑模块CML2的输出端与所述第二输入缓冲模块IB2的输入端电连接，第二时钟信号WCK_c经所述第二电流模式逻辑模块CML2的输入端输入，并经所述第二输入缓冲模块IB2的输出端输出，形成第二内部时钟信号WCK_c1。所述第二负阻抗变换器模块NIC2及所述第二占空比调整模块DCA2设置在所述第二时钟信号WCK_c的传输路径上，用于调节所述第二时钟信号WCK_c。
第一时钟信号WCK_t与第二时钟信号WCK_c为互补信号，且所述第一电流模式逻辑模块CML1与所述第二电流模式逻辑模块CML2、所述第一负阻抗变换器模块NIC1与所述第二负阻抗变换器模块NIC2、所述第一占空比调整模块DCA1与所述第二占空比调整模块DCA2、及所述第一输入缓冲模块IB1及第二输入缓冲模块IB2均以第一轴O为对称轴O对称设置。在本实施例中，以第一轴O的轴向为Y方向为例进行说明，在本公开其他实施例中，第一轴O的轴向也可为其他方向，例如X方向。
在本公开实施例中，所述第一负阻抗变换器模块NIC1及所述第一占空比调整模块DCA1设置在所述第一时钟信号WCK_t的传输路径上是指所述第一负阻抗变换器模块NIC1及所述第一占空比调整模块DCA1的输出端接入所述第一时钟信号WCK_t的传输路径，用于对所述第一时钟信号WCK_t起到调节作用，以优化所述第一时钟信号WCK_t。也就是说，所述第一时钟信号WCK_t并未经所述第一负阻抗变换器模块NIC1及所述第一占空比调整模块DCA1传输。
在本公开实施例中，所述第二负阻抗变换器模块NIC2及所述第二占空比调整模块DCA2设置在所述第二时钟信号WCK_c的传输路径上是指所述第二负阻抗变换器模块NIC2及所述第二占空比调整模块DCA2的输出端接入第二时钟信号WCK_c的传输路径，用于对所述第二时钟信号WCK_c起到调节作用，以优化所述第二时钟信号WCK_c。也就是说，所述第二时钟信号WCK_c并未经所述第二负阻抗变换器模块NIC2及所述第二占空比调整模块DCA2传输。
其中，电流模式逻辑(current Mode Logic，CML)模块是一类基于电流开关、低电压摆幅和差动信号的逻辑电路，负阻抗变换器(negative impedance converter，NIC)模块为能等效产生非福斯特电抗元件的有源电路；占空比调整(Duty Cycle Adjust，DCA)模块可以用于调节外部时钟生成的内部时钟的占空比，输入缓冲(Input buffer，IB)模块可以用于对外部时钟信号进行整形，并输出内部时钟信号。
本公开实施例提供的时钟输入电路，第一时钟信号WCK_t对应的各个模块及第二时钟信号WCK_c对应的各个模块以第一轴O为对称轴对称设置，使得互补的第一时钟信号WCK_t与第二时钟信号WCK_c的传输路径长度相等，即第一时钟信号WCK_t传输路径A与第二时钟信号WCK_c的传输路径B的长度相等，且第一时钟信号WCK_t传输路径A与第二时钟信号WCK_c的传输路径B以第一轴O为对称轴对称设置，第一时钟信号WCK_t与第二时钟信号WCK_c在传输路径上的损耗均相同，提高了第一时钟信号WCK_t与第二时钟信号WCK_t输入到输出的一致性，进而提高了时钟输入电路的可靠性及稳定性。
在本实施例中，所述时钟输入电路包括第一时钟输入端IN1及第一时钟输出端OUT1，第一电流模式逻辑模块CML1的输入端与第一时钟输入端IN1连接，第一输入缓冲模块IB1的输出端与第一时钟输出端OUT1连接。第一时钟信号WCK_t的传输路径A为自第一时钟输入端IN1输入、经第一电路模式逻辑模块CML1、第一输入缓冲模块IB1输出至第一时钟输出端OUT1，第一时钟输出端OUT1输出第一内部时钟信号WCK_t1，第一内部时钟信号WCK_t1作为输入至存储器内部电路的时钟信号。
在本实施例中，时钟输入电路包括第二时钟输入端IN2及第二时钟输出端OUT2，第二电流模式逻辑模块CML2的输入端与第二时钟输入端IN2连接，第二输入缓冲模块IB2的输出端与第二时钟输出端OUT2连接。第二时钟信号WCK_c的传输路径B为自第二时钟输入端IN2输入、经第二电路模式逻辑模块CML2、第二输入缓冲模块IB2输出至第二时钟输出端OUT2，第二时钟输出端OUT2输出第二内部时钟信号WCK_c1，第二内部时钟信号WCK_c1作为输入至存储器内部电路的时钟信号。
在本实施例中，第一时钟输入端IN1与第二时钟输入端IN2也以第一轴O为对称轴对称设置，以进一步提高第一时钟信号WCK_t与第二时钟信号WCK_c输入及输出的一致性。
在本实施例中，所述第一电流模式逻辑模块CML1、所述第一负阻抗变换器模块NIC1、所述第一占空比调整模块DCA1及所述第一输入缓冲模块IB1沿所述第一轴O的轴向方向依次设置。即在沿所述第一轴O的轴向方向上，所述第一负阻抗变换器模块NIC1、所述第一占空比调整模块DCA1及所述第一输入缓冲模块IB1基本沿第一轴O的轴向方向正对设置，而并非是交错设置，从而能够缩短第一时钟信号WCK_t传输路径A与第二时钟信号WCK_c的传输路径B的长度，提高第一时钟信号WCK_t与第二时钟信号WCK_c的转换速率及高频性能，且降低第一时钟信号WCK_t在第一区10的传输路径A与第二时钟信号WCK_c在第二区20的传输路径B的时间常数。
在本公开一些实施例中，时钟信号输入电路还包括电源模块。具体地说，请参阅图3及图4，其中，图3为本公开另一实施例提供的时钟输入电路的框架示意图，图4是本公开另一实施例提供的时钟输入电路的时钟信号传输示意图，
所述时钟输入电路包括第一电源模块P1及第二电源模块P2。所述第一电源模块P1用于向所述第一电流模式逻辑模块CML2、所述第一负阻抗变换器模块NIC2、所述第一占空比调整模块DCA2及所述第一输入缓冲模块IB2供电。所述第二电源模块P2用于向所述第二电流模式逻辑模块CML2、所述第二负阻抗变换器模块NIC2、所述第二占空比调整模块DCA2及所述第二输入缓冲模块IB2供电。
所述第一电源模块P1与所述第二电源模块P2以所述第一轴O为对称轴对称设置，使得第一电源模块P1向所述第一电流模式逻辑模块CML2、所述第一负阻抗变换器模块NIC2、所述第一占空比调整模块DCA2及所述第一输入缓冲模块IB2的供电的方向与第二电源模块P2向所述第二电流模式逻辑模块CML2、所述第二负阻抗变换器模块NIC2、所述第二占空比调整模块DCA2及所述第二输入缓冲模块IB2供电的方向一致，提高了供电的一致性，进而进一步提高第一时钟信号WCK_t与第二时钟信号WCK_c输入及输出的一致性。
进一步，所述第一电源模块P1设置在所述第一电流模式逻辑模块CML1远离所述第一轴O的一侧；第二电源模块P2设置在所述第二电流模式逻辑模块CML2远离所述第一轴O的一侧。即在垂直所述第一轴O的方向(如图3中的X方向)，第一电源模块P1设置在第一电流模式逻辑模块CML1远离述第二电流模式逻辑模块CML2的一侧，第二电源模块P2设置在第二电流模式逻辑模块CML2远离第一电流模式逻辑模块CML1的一侧，所述第一电源模块P1及第二电源模块P2的供电方向均是由外至内，则可避免各个模块设置在时钟输入电路外围而带来的第一时钟信号WCK_t及第二时钟信号WCK_c传输路径变长的问题，进一步提高了第一时钟信号WCK_t及第二时钟信号WCK_c的转换速率。
在本实施例中，所述第一电源模块P1包括第一电流模式逻辑模块供电单元CML1-P1、第一负阻抗变换器模块供电单元NIC1-P1及第一输入缓冲模块供电单元IB1-P1。第一电流模式逻辑模块供电单元CML1-P1用于向第一电流模式逻辑模块CML1供电，第一负阻抗变换器模块供电单元NIC1-P1用于向第一负阻抗变换器模块NIC1供电，第一输入缓冲模块供电单元IB1-P1用于向第一输入缓冲模块IB1供电。
在本实施例中，第二电源模块P2包括第二电流模式逻辑模块供电单元CML2-P2、第二负阻抗变换器模块供电单元NIC2-P2及第二输入缓冲模块供电单元IB2-P2。第二电流模式逻辑模块供电单元CML2-P2用于向第二电流模式逻辑模块CML2供电，第二负阻抗变换器模块供电单元NIC2-P2用于向第二负阻抗变换器模块NIC2供电，第二输入缓冲模块供电单元IB2-P2用于向第二输入缓冲模块IB2供电。
其中，所述第一电流模式逻辑模块供电单元CML1-P1与所述第二电流模式逻辑模块供电单元CML2-P2、所述第一负阻抗变换器模块供电单元NIC1-P1与所述第二负阻抗变换器模块供电单元NIC2-P2及所述第一输入缓冲模块供电单元IB1-P1与所述第二输入缓冲模块供电单元IB2-P2均以所述第一轴O为对称轴对称设置，进一步提高了各个供电源单元向对应模块供电方向(请参阅图中箭头所示)的一致性，提高了第一时钟信号WCK_t和第二时钟信号WCK_c输入到输出的一致性。
在本实施例中，根据各个供应单元所占面积合理分配其设置位置，以进一步优化时钟输入电路的版图布局，提高集成度。
具体地说，所述第一电流模式逻辑模块供电单元CML1-P1及所述第一负阻抗变换器模块供电单元NIC1-P1沿所述第一轴O的轴向依次设置，且临近所述第一电流模式逻辑模块CML1与所述第一负阻抗变换器模块NIC1。即在沿所述第一轴O的轴向方向上，所述第一电流模式逻辑模块供电单元CML1-P1及所述第一负阻抗变换器模块供电单元NIC1-P1基本沿第一轴O的轴向方向正对设置，而并非是交错设置。
所述第二电流模式逻辑模块供电单元CML2-P2及所述第二负阻抗变换器模块供电单元NIC2-P2沿所述第一轴O的轴向依次设置，且临近所述第二电流模式逻辑模块CML2与所述第二负阻抗变换器模块NIC2。即在沿所述第一轴O的轴向方向上，所述第二电流模式逻辑模块供电单元CML2-P2及所述第二负阻抗变换器模块供电单元NIC2-P2基本沿第一轴O的轴向方向正对设置，而并非是交错设置。
在本实施例中，所述时钟输入电路还包括以所述第一轴O为对称轴对称设置的第一占空比调整控制模块DCA1-trim及第二占空比调整控制模块DCA2-trim，所述第一占空比调整控制模块DCA1-trim用于向所述第一占空比调整模块DCA1提供修整(trim)控制信号，所述第二占空比调整控制模块DCA2-trim用于向所述第二占空比调整模块DCA2提供修整(trim)控制信号。
由于第一占空比调整模块DCA1占用的面积较小，使得其对应的所述第一占空比调整控制模块DCA1-trim无法设置在其两侧，因此，所述第一占空比调整控制模块DCA1-trim设置在所述第一电流模式逻辑模块供电单元CML1-P1及所述第一负阻抗变换器模块供电单元NIC1-P1远离所述第一电流模式逻辑模块CML1与所述第一负阻抗变换器模块NIC1的一侧。
所述第一占空比调整控制模块DCA1-trim与所述第一输入缓冲模块供电单元IB1-P1沿所述第一轴O的轴向依次设置。即在沿所述第一轴O的轴向方向上，所述第一占空比调整控制模块DCA1-trim与所述第一输入缓冲模块供电单元IB1-P1基本沿第一轴O的轴向方向正对设置，而并非是交错设置。
同样地，由于第二占空比调整模块DCA2占用的面积较小，使得其对应的所述第二占空比调整控制模块DCA2-trim无法设置在其两侧，因此，所述第二占空比调整控制模块DCA2-trim设置在所述第二电流模式逻辑模块供电单元CML2-P2及所述第二负阻抗变换器模块供电单元NIC2-P2远离所述第二电流模式逻辑模块CML2与所述第二负阻抗变换器模块NIC2的一侧。
第二占空比调整控制模块DCA2-trim与所述第二输入缓冲模块供电单元IB2-P2沿所述第一轴O的轴向依次设置。即在沿所述第一轴O的轴向方向上，第二占空比调整控制模块DCA2-trim与所述第二输入缓冲模块供电单元IB2-P2基本沿第一轴O的轴向方向正对设置，而并非是交错设置。
在本公开一些实施例中，所述第一电源模块还包括第一总供电单元，所述第二电源模块还包括第二总供电单元。请参阅图5，其为本公开再一实施例提供的时钟输入电路的框架示意图。
所述第一电源模块P1还包括第一总供电单元P11，用于向所述第一电流模式逻辑模块供电单元CML1-P1、所述第一负阻抗变换器模块供电单元NIC1-P1及所述第一输入缓冲模块供电单元IB1-P1供电。第一总供电单元P11设置在所述第一电流模式逻辑模块供电单元CML1-P1、所述第一负阻抗变换器模块供电单元NIC1-P1及所述第一输入缓冲模块供电单元IB1-P1远离所述第一轴O的一侧，即第一总供电单元P11设置在第一电流模式逻辑模块供电单元CML1-P1、所述第一负阻抗变换器模块供电单元NIC1-P1及所述第一输入缓冲模块供电单元IB1-P1的外部，以使得第一电源模块P1向其对应的各个模块的供电方向均为自外向内。
所述第二电源模块P2还包括第二总供电单元P22，用于向所述第二电流模式逻辑模块供电单元CML2-P2、所述第二负阻抗变换器模块供电单元NIC2-P2及所述第二输入缓冲模块供电单元IB2-P2供电。第二总供电单元P22设置在所述第二电流模式逻辑模块供电单元CML2-P2、所述第二负阻抗变换器模块供电单元NIC2-P2及所述第二输入缓冲模块供电单元IB2-P2远离所述第一轴O的一侧，即设置在第二电流模式逻辑模块供电单元CML2-P2、所述第二负阻抗变换器模块供电单元NIC2-P2及所述第二输入缓冲模块供电单元IB2-P2的外部，以使得第二电源模块P2向其对应的各个模块的供电方向均为自外向内，且与第一电源模块P1向其对应的各个模块的供电方向一致。
在本实施例中，所述第一总供电单元P11还用于向所述第一占空比调整控制模块DCA1-trim供电，且设置在所述第一占空比调整控制模块DCA1-trim远离所述第一轴O的一侧。即第一总供电单元P11设置在所述第一占空比调整控制模块DCA1-trim的外部，以使得第一总供电单元P11向所述第一占空比调整控制模块DCA1-trim及第一占空比调整模块DCA1的供电方向也为自外向内。
所述第二总供电单元P22还用于向所述第二占空比调整控制模块DCA2-trim供电，且设置在所述第二占空比调整控制模块DCA2-trim远离所述第一轴O的一侧。即第二总供电单元P122设置在所述第二占空比调整控制模块DCA2-trim的外部，以使得第二总供电单元P22向所述第二占空比调整控制模块DCA2-trim及第二占空比调整模块DCA2的供电方向也为自外向内。
本公开实施例提供的时钟输入电路利用各个模块布局设置使第一时钟信号WCK_t与第二时钟信号WCK_c传输路径相等，保持了第一时钟信号WCK_t与第二时钟信号WCK_c输入与输出的一致性。同时，提供了较优的第一时钟信号WCK_t与第二时钟信号WCK_c的传输路径，缩短了传输路径的长度，降低了第一时钟信号WCK_t及第二时钟信号WCK_c在传输路径上的损耗，提高了第一时钟信号WCK_t及第二时钟信号WCK_c的转换效率。
本公开实施例还提供一种存储器，采用上述的时钟输入电路。外部的时钟信号，例如第一时钟信号WCK_t与第二时钟信号WCK_c，经所述时钟输入电路形成第一内部时钟信号WCK_t及第二内部时钟信号WCK_c1，第一内部时钟信号WCK_t及第二内部时钟信号WCK_c1作为存储器的内部时钟信号。本公开实施例提供的存储器利用所述时钟输入电路提高了第一时钟信号WCK_t与第二时钟信号WCK_c输入到输出的一致性，进而提高了存储器的可靠性及稳定性。
以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (11)
1.一种时钟输入电路，其特征在于，包括：
第一电流模式逻辑模块、第一负阻抗变换器模块、第一占空比调整模块及第一输入缓冲模块，所述第一电流模式逻辑模块的输出端与所述第一输入缓冲模块的输入端连接，第一时钟信号经所述第一电流模式逻辑模块的输入端输入，并经所述第一输入缓冲模块的输出端输出，所述第一负阻抗变换器模块及所述第一占空比调整模块设置在所述第一时钟信号的传输路径上，用于调节所述第一时钟信号；
第二电流模式逻辑模块、第二负阻抗变换器模块、第二占空比调整模块及第二输入缓冲模块，所述第二电流模式逻辑模块的输出端与所述第二输入缓冲模块的输入端电连接，第二时钟信号经所述第二电流模式逻辑模块的输入端输入，并经所述第二输入缓冲模块的输出端输出，所述第二负阻抗变换器模块及所述第二占空比调整模块设置在所述第二时钟信号的传输路径上，用于调节所述第二时钟信号；
所述第一时钟信号与所述第二时钟信号为互补信号，且所述第一电流模式逻辑模块与所述第二电流模式逻辑模块、所述第一负阻抗变换器模块与所述第二负阻抗变换器模块、所述第一占空比调整模块与所述第二占空比调整模块、及所述第一输入缓冲模块及第二输入缓冲模块均以第一轴为对称轴对称设置。
2.根据权利要求1所述的时钟输入电路，其特征在于，所述第一电流模式逻辑模块、所述第一负阻抗变换器模块、所述第一占空比调整模块及所述第一输入缓冲模块沿所述第一轴的轴向方向依次设置；
所述第二电流模式逻辑模块、所述第二负阻抗变换器模块、所述第二占空比调整模块及所述第二输入缓冲模块沿所述第一轴的轴向方向依次设置。
3.根据权利要求1或2所述的时钟输入电路，其特征在于，还包括：
第一电源模块，用于向所述第一电流模式逻辑模块、所述第一负阻抗变换器模块、所述第一占空比调整模块及所述第一输入缓冲模块供电；
第二电源模块，用于向所述第二电流模式逻辑模块、所述第二负阻抗变换器模块、所述第二占空比调整模块及所述第二输入缓冲模块供电；
所述第一电源模块与所述第二电源模块以所述第一轴为对称轴对称设置。
4.根据权利要求3所述的时钟输入电路，其特征在于，所述第一电源模块设置在所述第一电流模式逻辑模块远离所述第一轴的一侧；所述第二电源模块设置在所述第二电流模式逻辑模块远离所述第一轴的一侧。
5.根据权利要求4所述的时钟输入电路，其特征在于，所述第一电源模块包括第一电流模式逻辑模块供电单元、第一负阻抗变换器模块供电单元及第一输入缓冲模块供电单元；
所述第二电源模块包括第二电流模式逻辑模块供电单元、第二负阻抗变换器模块供电单元及第二输入缓冲模块供电单元；
所述第一电流模式逻辑模块供电单元与所述第二电流模式逻辑模块供电单元、所述第一负阻抗变换器模块供电单元与所述第二负阻抗变换器模块供电单元及所述第一输入缓冲模块供电单元与所述第二输入缓冲模块供电单元均以所述第一轴为对称轴对称设置。
6.根据权利要求5所述的时钟输入电路，其特征在于，所述第一电流模式逻辑模块供电单元及所述第一负阻抗变换器模块供电单元沿所述第一轴的轴向依次设置，且临近所述第一电流模式逻辑模块与所述第一负阻抗变换器模块；
所述第二电流模式逻辑模块供电单元及所述第二负阻抗变换器模块供电单元沿所述第一轴的轴向依次设置，且临近所述第二电流模式逻辑模块与所述第二负阻抗变换器模块。
7.根据权利要求6所述的时钟输入电路，其特征在于，还包括以所述第一轴为对称轴对称设置的第一占空比调整控制模块及第二占空比调整控制模块，所述第一占空比调整控制模块用于向所述第一占空比调整模块提供控制信号，所述第二占空比调整控制模块用于向所述第二占空比调整模块提供控制信号。
8.根据权利要求7所述的时钟输入电路，其特征在于，所述第一占空比调整控制模块设置在所述第一电流模式逻辑模块供电单元及所述第一负阻抗变换器模块供电单元远离所述第一电流模式逻辑模块与所述第一负阻抗变换器模块的一侧，且与所述第一输入缓冲模块供电单元沿所述第一轴的轴向依次设置；
所述第二占空比调整控制模块设置在所述第二电流模式逻辑模块供电单元及所述第二负阻抗变换器模块供电单元远离所述第二电流模式逻辑模块与所述第二负阻抗变换器模块的一侧，且与所述第二输入缓冲模块供电单元沿所述第一轴的轴向依次设置。
9.根据权利要求8所述的时钟输入电路，其特征在于，所述第一电源模块还包括第一总供电单元，设置在所述第一电流模式逻辑模块供电单元、所述第一负阻抗变换器模块供电单元及所述第一输入缓冲模块供电单元远离所述第一轴的一侧；所述第二电源模块还包括第二总供电单元，设置在所述第二电流模式逻辑模块供电单元、所述第二负阻抗变换器模块供电单元及所述第二输入缓冲模块供电单元远离所述第一轴的一侧，所述第一总供电单元及所述第二总供电单元以所述第一轴为对称轴对称设置。
10.根据权利要求9所述的时钟输入电路，其特征在于，所述第一总供电单元设置在所述第一占空比调整控制模块远离所述第一轴的一侧；所述第二总供电单元设置在所述第二占空比调整控制模块远离所述第一轴的一侧。
11.一种存储器，其特征在于，包括如权利要求1～10中任意一项所述的时钟输入电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN115273926A true CN115273926A (zh) | 2022-11-01 |
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| PB01 | Publication | ||
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| GR01 | Patent grant |