CN115237822A - 一种针对晶圆级处理器iic配置接口的地址优化装置 - Google Patents

Abstract

本发明公开了一种针对晶圆级处理器IIC配置接口的地址优化装置，包括硅基板中的IIC控制模块和晶圆处理器供电板中的协议转换单元，所述硅基板中的IIC控制模块使用硅基板内的晶体管实现，包含冗余模块，所述供电板中的协议转换单元为CPLD或FPGA器件，其内部包含对外接口控制器、协议转换模块、IIC主控制器、通道切换MUX等模块，本发明针对晶圆处理器中大量以IIC为配置接口的Die处理器，将晶圆处理器系统中的所有Die处理器的IIC配置接口地址归一化，并将IIC时钟和数据线进行精简，大幅度减少晶圆处理器与供电系统之间的连接通道数量，从而完成了通道隔离，降低了连接通道的密度，提升了系统可靠性。

Description

一种针对晶圆级处理器IIC配置接口的地址优化装置

技术领域

本发明涉及集成电路技术领域，特别是涉及一种针对晶圆级处理器IIC配置接口的地址优化装置。

背景技术

随着深度学习、大规模数据交换等领域对处理器算力需求的不断提升，单一处理器已经无法满足所有用于大规模数据处理的场景。于是，晶圆级处理器以其极高的互联带宽和功率密度等优势被重新提出，通过将多个同构或异构的Die处理器集成在一块晶圆或类似的高速介质上，由高速总线将各个Die彼此互联，进而实现一个超大规模的处理器集群。

IIC是一种二线制串行总线接口，工作在主/从模式。目前，IIC总线以节省引脚、功耗低、协议简单、同时支持多从机和多主机的特性被很多微处理器和微控制器用作配置管理接口。一般的晶圆级处理器系统中包含几百个Die处理器，若每个Die处理器都以IIC为配置管理接口，则通常每一个Die处理器都作为一个IIC从机，同时挂载在一条总线中，系统为每个Die处理器分配独一无二的地址，总线上的主机通过访问不同地址的Die处理器，与每一个Die处理器建立通信，进而统一管理晶圆级处理器中的Die处理器。

以IIC为配置接口的晶圆级处理器，因为包含大量作为IIC从机设备的Die处理器，存在以下几个问题：

（1）Die处理器的数量可能超过了IIC从机地址的数量限制，IIC协议标准模式一般有8位地址，减去1位方向位，共有7位有效地址，2^7=128，但是一般地址0x00不用，那就是127个地址，所以从地址位宽的限制考虑，理论上一条总线上可以挂载127个IIC从器件。IIC协议没有规定总线上从器件的最大数目，某些厂商的IIC从器件可以支持8位或10位地址，但IIC标准中规定了总线电容不能超过400pF，因为IIC的漏极开路输出要求外部有电阻上拉，电阻和总线电容产生了一个RC延时效应，电容越大信号的边沿就越缓，有可能带来信号质量风险。这两个方面的限制可能导致晶圆处理器上的所有Die处理器无法挂载在一个IIC总线上。

（2）挂载在同一IIC总线上作为从机的Die处理器的地址各不相同，设计者需要为每个Die处理器的地址进行差异化设计，增加了设计的复杂性。

（3）因为IIC接口是线与结构，只要总线上任何一个器件拉低了时钟线或是数据线，其他器件都无法拉高它们，检测到的都是低电平，如果总线上有的器件因为某种原因一直不释放总线，则整个总线上的通讯都会被暂停，即IIC总线挂死。

（4）键合在硅基板上的每个Die处理器的IIC功能IO包括一根时钟线、一根数据线、七根至十根地址线。对于底部供电架构的晶圆级处理器系统，这些信号线需要通过TSV和弹性连接器与安装了IIC对外连接器的PCB载板对接，同时，地址IO连接上拉电阻到PCB载板上的供电网络，实现不同的从机地址配置。同样的，对于顶部供电架构的晶圆级处理器系统，这些信号线通过微型铜柱和弹性连接器与承载晶圆处理器配套电路的PCB载板对接。因此，对于每个Die处理器的IIC功能，硅基板中需要十个左右的TSV或微型铜柱用于对外连接，对于整个晶圆处理器中几百个Die处理器，整个硅基板中就需要使用几千个TSV或微型铜柱，这不但增加了生产制造成本，也占用了宝贵的硅基板面积，增加了TSV或微型铜柱的密度，使设计者不得不选择更小直径和间距的TSV和微型铜柱，进而降低了晶圆处理器系统PCB载板和硅基板对接交互的可靠性。

因此，以IIC为配置接口的晶圆处理器需要针对上述问题进行处理和优化，实现晶圆处理器系统的统一配置管理。

发明内容

本发明为了解决上述技术问题，提供一种针对晶圆级处理器IIC配置接口的地址优化装置。

本发明采用的技术方案如下：

一种针对晶圆级处理器IIC配置接口的地址优化装置，包括晶圆处理器和有源硅基板，所述晶圆处理器由多个以IIC接口为配置接口的Die处理器组成，所述Die处理器通过所述有源硅基板中的数字电路和可编程逻辑器件进行配置，所述Die处理器采用统一的默认IIC从机地址。

进一步的，有源硅基板内的逻辑电路结构简单，占用资源量较少，可以采用晶圆厂中最成熟的制程工艺实现（如180nm或130nm），但即使是最成熟的工艺，可能也达不到100%的良率，其内部依然会有部分晶体管电路存在故障的风险，所以对于所述硅基板内的IIC控制模块，在一个光罩内设计两套同样功能的IIC控制逻辑电路，一套用于另一套的冗余。两套IIC控制逻辑电路的默认从地址不同，挂在同一条IIC总线上，在硅基板制造完成后对其进行测试，筛选标记出不良电路逻辑，将一个可用的电路逻辑地址记录在供电系统中可编程逻辑器件的内部存储区中，用于可编程逻辑器件中主控制器的访问。

进一步的，所述IIC控制模块，位于晶圆处理器的硅基板中，使用晶体管实现，形成有源硅基板，所述IIC控制模块包含第一IIC从控制器、IIC协议解析和重组模块、第一IIC主控制器、多路转换器MUX。所述第一IIC从控制器与供电PCB载板上负责协议转换的可编程逻辑器件连接，多路转换器MUX与多个Die处理器的IIC配置接口通过独立的通道连接。IIC控制模块主要负责解析从供电板上的可编程逻辑器件通过IIC通道发送过来的配置数据，切换与Die处理器的IIC接口之间的IO通道，将配置数据发送到对应的Die处理器，同时，接收从Die处理器通过IIC接口上传的状态数据，再将其通过IIC通道反馈给供电板上的可编程逻辑器件。

进一步的，所述多路转换器MUX为N选1多路选择器，工作时，根据目标地址将有源硅基板中的第一IIC主控制器的输出通过多路转换器MUX与所对应的Die处理器的IIC接口相连接。因为硅基板的生产使用的光罩Mask有相应的尺寸限制（中芯国际最大光罩尺寸25.5x33mm2），硅基板上每个光罩面积内的图形需完全一致，所以多路转换器MUX通路的数量与单个光罩可以包含Die处理器的数量相同。

进一步的，对于所有Die处理器的IIC接口，有源硅基板中的IIC控制模块通过解析收到的配置数据中的IIC目标地址，切换多路转换器MUX建立独立的IIC通信通道，因此，其Die处理器的IIC从机地址不需要进行差异化设计，使用统一的默认地址即可。

进一步的，对于底部供电结构的晶圆级处理器系统，有源硅基板中的IIC控制模块通过TSV与可编程逻辑器件的载板连接，对于TSV和供电载板之间还需要为TSV设计pad，并安装弹性连接器进行对接。同理，对于顶部供电结构的晶圆级处理器系统，有源硅基板中的IIC控制模块通过Die处理器四周的微型铜柱与可编程逻辑器件的载板连接。TSV数量过多会引起硅基板的热膨胀系数失配问题，并使硅基板在受到外部应力时易碎，而微型铜柱过多会占用更多的硅基板面积，使Die处理器的密度降低，进而使整个硅基板的运算密度降低。因此，本发明使用有源硅基板内的晶体管实现IIC控制模块，使一个IIC接口可以独立控制多个Die处理器，节省了TSV或微型铜柱的数量。

进一步的，所述可编程逻辑器件为协议转换单元CPLD或FPGA，部署在晶圆处理器系统的供电载板上，其内部包含对外接口控制器、协议转换单元、第二IIC主控制器、数据选择器MUX、数据缓存区。协议转换器通过独立的IIC通道与硅基板中每个光罩范围内的IIC控制模块相连，通过对外接口与上位机相连。

进一步的，所述对外接口，可以是UART、以太网、SPI、IIC等任意接口，与上位机相连接，负责接收上位机下发的配置数据和上传由各个Die处理器反馈的状态数据。

进一步的，所述协议转换单元，与第一IIC从控制器和第二IIC主控制器相连接，同时也控制着数据选择器MUX。一是负责解析从对外接口控制器传过来的数据包，识别其需要配置的Die处理器的目的地址，根据目的地址将数据选择器MUX的通道切换成与目的地址标识的Die处理器对应的硅基板中的IIC控制模块连接，然后通过IIC协议发送给IIC控制模块的第一IIC主控制器；二是将从第一IIC主控制器传输过来的反馈信息进行协议转换，识别其源地址，再发送给对外接口控制器。

进一步的，所述第二IIC主控制器，与协议转换单元和着数据选择器MUX连接，一是负责接收从协议转换单元下发的配置数据，根据目的从机地址查找内部缓存区的地址表，选择相应的地址，通过着数据选择器MUX发送给硅基板中的IIC控制模块；二是接收从硅基板中IIC控制模块通过多路转换器MUX建立的通道上传的反馈数据，将解析的数据发送给协议转换单元。

进一步的，所述的数据选择器MUX，对内与第二IIC主控制器连接，对外通过CPLD或FPGA独立的IO引脚，与硅基板中每一个IIC控制模块连接。负责接收协议转换单元下发的通道切换指令，将第二IIC主控制器与硅基板上的某一个IIC控制模块建立单独的连接通道。

进一步的，所述数据缓存区，与协议转换单元相连，使用CPLD或FPGA的片内存储结构（如寄存器、Block RAM或分布式RAM）实现。一是负责存储硅基板中功能正常的IIC控制模块的地址；二是缓存接收报文；三是存储从接收报文中提取的所有光罩区地址、目的地址、配置项、数据、完成标志。

本发明的有益效果是，使用可编程逻辑器件和有源硅基板的组合，实现了一种针对晶圆级处理器IIC配置接口的地址优化装置。在可编程逻辑器件和有源硅基板内使用IIC主控制器、IIC从控制器、协议转换单元/模块、MUX等，实现了IIC从机的逐级汇总，建立了上位机与晶圆处理器中每个Die处理器独立的时分通信通路，使各个IIC从机故障隔离，避免了一个IIC从机不释放总线而导致整个IIC总线上的设备暂停通信的问题。通过多路转换器MUX和可编程逻辑器件的IO引脚为每个IIC从机建立独立的控制通道，实现了从机IIC地址的归一化，无需使用硅基板中额外的TSV或微型铜柱为IIC配置地址ID，节省了TSV或微型铜柱的数量，降低了制造成本和难度，进而提升了晶圆处理器通信的可靠性。此外，针对有源硅基板的良率问题，设计了内部IIC控制模块的冗余电路，避免了硅基板内故障电路对整个地址优化装置功能的影响。

附图说明

图1 本发明的结构示意图；

图2 硅基板内IIC控制模块框图；

图3 硅基板内IIC控制模块冗余电路连接示意图；

图4 基于CPLD实现的协议转换单元框图；

图5 晶圆处理器上裸Die的部署示意图；

图6 协议转换单元的状态机1；

图7 协议转换单元的状态机2；

附图1标记说明

1-Die处理器，2-IIC控制模块，3-弹性连接器，4-载板，5-供电通道，6-通信连线，7-可编程逻辑器件，8-网线，9-上位机。

具体实施方式

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1-图5所示，一种针对晶圆级处理器IIC配置接口的地址优化装置，包括晶圆处理器和有源硅基板，承担供电的载板4位于晶圆处理器的底部，通过供电通道5和弹性连接器3连接有源硅基板中的TSV为Die处理器1供电，并且可以通过载板4内设置的电压调压VRM调节供电电压，所述晶圆处理器由多个以IIC接口为配置接口的Die处理器1组成，所述Die处理器1通过所述有源硅基板中的数字电路和可编程逻辑器件7进行配置，所述Die处理器1采用统一的默认IIC从机地址，所述可编程逻辑器件7为协议转换单元CPLD或FPGA，其与有源硅基板中的IIC控制模块2采用独立的通信连线6及弹性连接器3连接，所述的有源硅基板对应每个光罩所映射的区域，内部包含两套同样功能的IIC控制模块2，一套用于另一套的冗余，两套IIC控制模块2的默认从地址不同，挂在同一条IIC总线上，在有源硅基板制造完成后对其进行测试，筛选标记出不良电路逻辑，将一个可用的电路逻辑地址记录在可编程逻辑器件7的内部存储区中，用于可编程逻辑器件7中主控制器的访问，所述IIC控制模块2包括第一IIC从控制器、IIC协议解析和重组模块、第一IIC主控制器、多路转换器MUX，第一IIC主控制器根据收到报文中的目的地址使用多路转换器MUX，与每个Die处理器1采用独立的通道连接，所述多路转换器MUX在读写某一个Die处理器1时，IIC控制模块2根据目的地址将第一IIC主控制器的输出通道通过多路转换器MUX切换，使目的地址映射的Die处理器1的IIC接口与对应的第一IIC主控制器连接，所述多路转换器MUX的输出通道数量与最大光罩尺寸对应的Die处理器1的个数相同，所述可编程逻辑器件7包括对外接口控制器、协议转换单元、第二IIC主控制器、数据选择器MUX，所述的对外接口控制器通过网线8与外部上位机9连接，其包括UART、以太网、SPI、IIC接口，所述的数据选择器MUX在读写某一个Die处理器1时，可编程逻辑器件7根据目的地址将第二IIC主控制器的输出通道通过数据选择器MUX切换，使目的地址映射的Die处理器的IIC接口与对应的第二IIC主控制器连接，所述数据选择器MUX的输出通道数量与最大光罩尺寸对应的Die处理器1的个数相同。

实施例1

如图1，本实施例采用底部供电架构的晶圆级处理器系统，即承担供电的载板位于晶圆处理器的底部，通过弹性连接器连接硅基板中的TSV为Die处理器供电。整个晶圆级处理器系统包括Die处理器、有源硅基板以及承担处理器外围配套电路（包括电压转换电路、时钟电路、复位电路、调试电路等）的供电板。Die处理器使用IIC作为配置调试接口，按照图4所示的布局，将308颗Die处理器键合在12寸硅基板上，每个Die处理器的尺寸为12×12mm，两个Die处理器的间距为100um，每个Die处理器的IIC功能包含1根IIC时钟线、1根IIC数据线、10根IIC地址线，其中，10根IIC地址线理论上可在一个总线上挂载1024个左右的Die处理器，针对本发明的308颗处理器，若将其挂载在一条IIC总线上，理论上需要9根IIC地址线。对于12寸有源硅基板，每个光罩的尺寸为24.2×24.2mm，为4个Die处理器提供配套金属连线和晶体管。

所述一种针对晶圆级处理器IIC配置接口的优化装置，包含有源硅基板内的IIC控制模块和由可编程逻辑器件（CPLD或FPGA）实现的协议转换单元。

所述有源硅基板，采用SMIC180nm制程工艺制造，其内部按照每四个Die处理器的映射区域为一个光罩区划分为77个区，每个光罩区包含两个IIC控制模块，如图3所示，为IIC控制模块A和IIC控制模块B，两个模块功能相同，都包含第一IIC从控制器、IIC协议解析和重组模块、第一IIC主控制器、多路转换器MUX。所有IIC控制模块A的IIC从机地址统一设置为0x02，所有IIC控制模块B的IIC从机地址统一设置为0x03。IIC控制模块A与IIC控制模块B的第一IIC从控制器并联在一个IIC总线上，与协议转换单元的IIC接口连接通信，IIC控制模块A和IIC控制模块B的第一IIC主控制器也并联在一个IIC总线上，通过多路转换器MUX与一个光罩范围内的四个Die处理器连接。IIC控制模块B作为IIC控制模块A的备份冗余模块，在有源硅基板制造完成后，首先测试每个IIC控制模块A的功能是否正常，若是功能正常，则实际工作时，使用IIC控制模块A进行IIC通信。若IIC控制模块A功能不正常，则测试冗余IIC控制模块B，若冗余IIC控制模块B功能正常，则使用IIC控制模块B进行IIC控制。若一个光罩区内的IIC控制模块A和IIC控制模块B都不正常，则此有源硅基板无法使用，需要更换另一块有源硅基板进行测试。SMIC180nm制程工艺的良率一般在95%以上，所以基本很少出现一个光罩范围内IIC控制模块A和冗余IIC控制模块B同时故障的情况，因此，此方法可以尽最大程度的避免硅基板的浪费。

所述有源硅基板内的第一IIC从控制器，通过TSV和弹性连接器与供电载板的协议转换单元连接，使用标准模式或快速模式的IIC协议，其通信速率为100KHz或400KHz、从机地址为7bit标准地址。每个光罩区域的IIC控制模块的SCL和SDA信号线需要两个TSV，本实施例1中一共77个光罩区，共需154个TSV。

所述有源硅基板内的IIC协议解析和重组模块，使用状态机实现，首先解析从第一IIC从控制器收到的数据，提取数据中的目的地址、目的寄存器和配置数据，然后根据目的地址，切换多路转换器MUX连接到对应Die处理器的IIC通道，最后将目的寄存器和配置数据发送到第一IIC主控制器的输入接口。同理，对于从第一IIC从控制器收到的读取参数请求，第一IIC主控制器首先从Die处理器的IIC接口读出对应的参数，然后在IIC协议解析和重组模块中添加源地址到有效数据内，最后通过第一IIC从控制器反馈给供电板上的协议转换单元。

所述有源硅基板内的第一IIC主控制器，与多路转换器MUX和IIC协议解析和重组模块连接，发送的目标地址与所有Die处理器的默认从机地址一致，为0x01。

所述有源硅基板内的多路转换器MUX，为四选一MUX，接收来自IIC协议解析和重组模块的控制信号，根据控制信号进行通路切换，完成第一IIC主控制器与目的Die处理器的IIC接口的对接。

所述协议转换单元，安装于400×400mm的供电载板上，与有源硅基板通过77个IIC接口连接，与上位机通过UART接口连接，UART速率设置为115200bps，对于IIC接口共需154个IO，对于UART接口共需3个对外IO，本实施例1中选用Xilinx公司的型号为XC2C256的CPLD实现，包含184个对外IO引脚，尺寸为17×17mm，其内部包含UART控制器、协议转换单元、第二IIC主控制器、一对多形式的数据选择器MUX、数据缓存区。

所述协议转换单元由两个状态机完成对Die处理器参数配置和状态上传的整个流程。状态机1的转换图如图6所示，首先，当系统复位释放时，进入IDLE状态，对数据缓存区进行初始化，按照对硅基板中IIC控制模块A和IIC控制模块B的测试结果配置每一个光罩区电路地址为0x02或0x03，同时将目的地址、配置项、数据、完成标志全部赋零，然后跳转到接收配置数据状态，当协议转换单元通过UART接收到上位机配置的数据时，开始解析数据，提取其中的目的地址、配置项、数据，将其存储在CPLD内部的数据缓存区内，然后将对应的完成标志置1，最后返回到接收配置数据状态，继续接收下一包数据。状态机2的转换图如图7所示，首先，当系统复位释放时，进入IDLE状态，不断检测数据缓存区的每一个完成标识，若发现有完成标识置1，则跳转到配置通道切换状态，根据目的地址配置数据选择器MUX切换输出IIC通道，使第二IIC主控制器的IIC输出与有源硅基板对应光罩区的第一IIC从控制器相连接。然后从存储区读出对应的光罩区地址、目的地址、配置项、数据，以光罩区地址配置为第一IIC主控制器的目标从机地址，将目的地址、配置项、数据封装到IIC的data字段中，跳转到下一个状态，通过第二IIC主控制器发送配置数据包，同时将完成标志清零。再跳转到IIC读数据状态，发送读Die处理器状态报文，用以检验配置参数是否成功。等待反馈，若收到正常的反馈数据，则将IIC数据解析，提取源地址、寄存器值、数据字段的信息，然后将数据通过UART协议封装，再通过UART接口发送到上位机，若检测到需要读取的状态不止一个，则跳转到IIC读数据状态继续读取其他状态数据，最后直到所有需要读取的状态读取完毕，跳转到IDLE状态，继续监控数据存储区的完成标志。

对比本实施例1实施前后Die处理器的IIC功能相关的信号线在硅基板上所需的TSV数量，实施前，每个Die处理器需要1根SCL时钟、1根SDA数据、9根地址ID，共需11个TSV，而整个晶圆处理器中一共308个Die处理器，则共需要308×11=3388个TSV。而实施后，每个光罩区包含4个Die处理器，共需1根SCL时钟和1根SDA时钟，整个晶圆处理器308个Die处理器的77个光罩区共需154个TSV。本实施例中共计节省了3234个TSV，即对于Die处理器的IIC配置功能，实施后在硅基板上仅使用实施前4.55%的TSV即可满足要求，同时还兼具IIC从机故障隔离的效果。

综上所述，本发明提供了一种针对晶圆级处理器IIC配置接口的地址优化装置，通过有源硅基板和CPLD的配合，完成了对整个底部供电架构的晶圆处理器IIC接口的配置，并对所有IIC从机地址进行了归一化，极大节省了所需TSV的数量，降低了12寸硅基板的TSV密度，进而降低了TSV对晶圆处理器系统可靠性带来的如热膨胀系数失配、翘曲度过大、韧性过低等不良影响。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化，如此发明同样适用于晶圆处理器顶部供电架构，可极大节省微型铜柱的数量。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：包括晶圆处理器和有源硅基板，所述晶圆处理器由多个以IIC接口为配置接口的Die处理器组成，所述Die处理器通过所述有源硅基板中的数字电路和可编程逻辑器件进行配置，所述Die处理器采用统一的默认IIC从机地址。

2.如权利要求1所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述可编程逻辑器件为CPLD或FPGA，其与有源硅基板中的数字电路采用单独的IIC通道连接。

3.如权利要求1所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述的有源硅基板对应每个光罩所映射的区域，内部包含两套同样功能的IIC控制模块，一套用于另一套的冗余，两套IIC控制模块的默认从地址不同，挂在同一条IIC总线上，在有源硅基板制造完成后对其进行测试，筛选标记出不良电路逻辑，将一个可用的电路逻辑地址记录在可编程逻辑器件的内部存储区中，用于可编程逻辑器件中主控制器的访问。

4.如权利要求3所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于，所述IIC控制模块包括互相连接的第一IIC从控制器、IIC协议解析和重组模块、第一IIC主控制器、多路转换器MUX，第一IIC主控制器根据收到报文中的目的地址使用多路转换器MUX，与每个Die处理器采用独立的通道连接。

5.如权利要求4所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述多路转换器MUX在读写某一个Die处理器时，IIC控制模块根据目的地址将第一IIC主控制器的输出通道通过多路转换器MUX切换，使目的地址映射的Die处理器的IIC接口与对应的第一IIC主控制器连接。

6.如权利要求4所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述多路转换器MUX的输出通道数量与最大光罩尺寸对应的Die处理器的个数相同。

7.如权利要求1所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述可编程逻辑器件包括互相连接的对外接口控制器、协议转换模块、第二IIC主控制器、数据选择器MUX。

8.如权利要求7所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述的对外接口控制器与外部上位机连接，其包括UART、以太网、SPI、IIC接口中的任意接口。

9.如权利要求7所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述的数据选择器MUX在读写某一个Die处理器时，可编程逻辑器件根据目的地址将第二IIC主控制器的输出通道通过数据选择器MUX切换，使目的地址映射的Die处理器的IIC接口与对应的第二IIC主控制器连接。

10.如权利要求7所述的一种针对晶圆级处理器IIC配置接口的地址优化装置，其特征在于：所述数据选择器MUX的输出通道数量与最大光罩尺寸对应的Die处理器的个数相同。

Images