CN115225080B - 带刹车功能的死区可配置互补输出电路 - Google Patents

Abstract

本发明公开了一种带刹车功能的死区可配置互补输出电路，包括：前后死区分频计数器、前后死区计数器、前死区插入输出逻辑电路、前刹车状态信号产生逻辑电路、前刹车和前死区插入控制输出逻辑电路、后死区插入输出逻辑电路、后刹车状态信号产生逻辑电路以及后刹车和后死区插入控制输出逻辑电路。本发明的带刹车功能的死区可配置互补输出电路，通过可作为需要互补输出并且具有死区可编程、死区时间可配置、死区时钟可分频配置、前后死区都可编程配置的特性。

Description

带刹车功能的死区可配置互补输出电路

技术领域

本发明是关于集成电路领域，特别是关于一种带刹车功能的死区可配置互补输出电路。

背景技术

随着SOC/MCU集成技术的发展，MCU产品应用以及控制驱动马达普及程度也越来越广，目前马达驱动控制电路控制功能仍不完善，无法满足用户特定需求，另外，马达驱动控制电路还无法集成于MCU或SOC中，从而导致控制电路占用面积过大，通用性低、功耗高以及成本高。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种带刹车功能的死区可配置互补输出电路，其能够达到节约面积、通用性强、低功耗、低成本等需求。

为实现上述目的，本发明的实施例提供了一种带刹车功能的死区可配置互补输出电路，包括：前死区分频计数器、前死区计数器、前死区插入输出逻辑电路、前刹车状态信号产生逻辑电路、前刹车和前死区插入控制输出逻辑电路、后死区分频计数器、后死区计数器、后死区插入输出逻辑电路、后刹车状态信号产生逻辑电路以及后刹车和后死区插入控制输出逻辑电路。

前死区分频计数器基于时钟信号产生前死区分频计数信号，并基于前死区分频计数信号产生前死区时钟信号；前死区计数器基于PWM波参考信号的上升沿和前死区时钟信号进行前死区周期计数而输出前死区计数信号；前死区插入输出逻辑电路基于前死区计数信号在PWM波参考信号内插入前死区时间而输出前死区插入输出信号；前刹车状态信号产生逻辑电路用于基于前刹车寄存器配置的控制位产生前刹车状态信号；前刹车和前死区插入控制输出逻辑电路用于基于前刹车状态信号和前刹车寄存器配置的控制位输出前刹车和前死区插入控制输出信号；后死区分频计数器基于时钟信号产生后死区分频计数信号，并基于后死区分频计数信号产生后死区时钟信号；后死区计数器基于PWM波参考信号的下降沿和后死区时钟信号进行后死区周期计数而输出后死区计数信号；后死区插入输出逻辑电路基于后死区计数信号在PWM波参考信号内插入后死区时间而输出后死区插入输出信号；后刹车状态信号产生逻辑电路用于基于后刹车寄存器配置的控制位产生后刹车状态信号；后刹车和后死区插入控制输出逻辑电路用于基于后刹车状态信号和后刹车寄存器配置的控制位输出后刹车和后死区插入控制输出信号。

在本发明的一个或多个实施例中，所述前刹车状态信号产生逻辑电路包括第一非门、第一与门、第二非门、第二与门、第一或门、第三非门、第一或非门和第一D触发器；

所述第一非门的输入端与控制位ccie相连，所述第一与门的第一输入端与控制位moe相连，所述第一与门的第二输入端与控制位ossr相连，所述第一与门的第三输入端与控制位ccine相连，所述第一与门的第四输入端与第一非门的输出端相连，所述第二非门的输入端与控制位moe相连，所述第二与门的第一输入端与第二非门的输出端相连，所述第二与门的第二输入端与控制位ossi相连，所述第一或门的第一输入端与第一与门的输出端以及前刹车和前死区插入控制输出逻辑电路相连，所述第一或门的第二输入端与第二与门的输出端以及前刹车和前死区插入控制输出逻辑电路相连；

所述第三非门的输入端与前死区使能信号产生逻辑电路相连以接收前死区使能信号，所述第一或非门的第一输入端用于接收复位信号，所述第一或非门的第二输入端与第三非门的输出端相连，所述第一D触发器D1的D端与第一或门的输出端、前死区使能信号产生逻辑电路以及前死区复位信号产生逻辑电路相连，所述第一D触发器的时钟信号端用于接收PWM波参考信号，所述第一D触发器的CLR端与第一或非门的输出端相连，所述第一D触发器的Q端与前死区复位信号产生逻辑电路以及前刹车和前死区插入控制输出逻辑电路相连；

所述后刹车状态信号产生逻辑电路包括第十三非门、第十二与门、第十四非门、第十三与门、第五或门、第十五非门、第十六非门、第二或非门和第二D触发器；

所述第十三非门的输入端与控制位ccine相连，所述第十二与门的第一输入端与控制位moe相连，所述第十二与门的第二输入端与控制位ossr相连，所述第十二与门的第三输入端与控制位ccie相连，所述第十二与门的第四输入端与第十三非门的输出端相连，所述第十四非门的输入端与控制位moe相连，所述第十三与门的第一输入端与第十四非门的输出端相连，所述第十三与门的第二输入端与控制位ossi相连，所述第五或门的第一输入端与第十三非门的输出端以及后刹车和后死区插入控制输出逻辑电路相连，所述第五或门的第二输入端与第十三与门的输出端以及后刹车和后死区插入控制输出逻辑电路相连；

所述第十六非门的输入端与后死区使能信号产生逻辑电路相连以接收后死区使能信号，所述第二或非门的第一输入端用于接收复位信号，所述第二或非门的第二输入端与第十六非门的输出端相连，所述第二D触发器的D端与第五或门的输出端、后死区使能信号产生逻辑电路以及后死区复位信号产生逻辑电路相连，所述第二D触发器的时钟信号端与第十五非门的输出端相连，所述第十五非门的输入端用于接收PWM波参考信号，所述第二D触发器的CLR端与第二或非门的输出端相连，所述第二D触发器的Q端与后死区复位信号产生逻辑电路以及后刹车和后死区插入控制输出逻辑电路相连。

在本发明的一个或多个实施例中，所述互补输出电路还包括前死区使能信号产生逻辑电路和后死区使能信号产生逻辑电路，所述前死区使能信号产生逻辑电路用于基于前刹车状态信号输出前死区使能信号以控制前刹车和前死区插入控制输出逻辑电路的使能，所述后死区使能信号产生逻辑电路用于基于后刹车状态信号输出后死区使能信号以控制后刹车和后死区插入控制输出逻辑电路的使能；

所述前死区使能信号产生逻辑电路包括第三与门和第二或门，所述第三与门的第一输入端与控制位moe相连，所述第三与门的第二输入端与控制位ccie相连，所述第二或门的第一输入端与前刹车状态信号产生逻辑电路相连，所述第二或门的第二输入端与第三与门的输出端相连，所述第二或门的输出端与前刹车状态信号产生逻辑电路和前死区复位信号产生逻辑电路相连；

所述后死区使能信号产生逻辑电路包括第十四与门和第六或门，所述第十四与门的第一输入端与控制位moe相连，所述第十四与门的第二输入端与控制位ccine相连，所述第六或门的第一输入端与后刹车状态信号产生逻辑电路相连，所述第六或门的第二输入端与第十四与门的输出端相连，所述第六或门的输出端与后刹车状态信号产生逻辑电路和后死区复位信号产生逻辑电路相连。

在本发明的一个或多个实施例中，所述互补输出电路包括前死区复位信号产生逻辑电路和后死区复位信号产生逻辑电路，所述前死区复位信号产生逻辑电路用于产生前复位信号以对前死区分频计数器和前死区计数器进行异步复位清零，所述后死区复位信号产生逻辑电路用于产生后复位信号以对后死区分频计数器和后死区计数器进行异步复位清零；

所述前死区复位信号产生逻辑电路包括第四非门、第五非门、第六非门、第七非门、第四与门、第五与门和第三或门；

所述第四非门的输入端与PWM波参考信号相连，所述第五非门的输入端与前刹车状态信号产生逻辑电路相连，所述第六非门的输入端与前死区使能信号产生逻辑电路相连，所述第七非门的输入端与前刹车状态信号产生逻辑电路相连，所述第四与门的第一输入端与第四非门的输出端相连，所述第四与门的第二输入端与第五非门的输出端相连，所述第五与门的第一输入端与前刹车状态信号产生逻辑电路相连，所述第五与门的第二输入端与第七非门的输出端相连，所述第三或门的第一输入端与复位信号相连，所述第三或门的第二输入端与第四与门的输出端相连，所述第三或门的第三输入端与第六非门的输出端相连，所述第三或门的第四输入端与第五与门的输出端相连，所述第三或门的输出端与前死区分频计数器以及前死区计数器相连；

所述后死区复位信号产生逻辑电路包括第十七非门、第十八非门、第十九非门、第十五与门、第十六与门和第七或门；

所述第十七非门的输入端与后刹车状态信号产生逻辑电路相连，所述第十八非门的输入端与后死区使能信号产生逻辑电路相连，所述第十九非门的输入端与后刹车状态信号产生逻辑电路相连，所述第十五与门的第一输入端与PWM波参考信号相连，所述第十五与门的第二输入端与第十七非门的输出端相连，所述第十六与门的第一输入端与后刹车状态信号产生逻辑电路相连，所述第十六与门的第二输入端与第十九非门的输出端相连，所述第七或门的第一输入端与复位信号相连，所述第七或门的第二输入端与第十五与门的输出端相连，所述第七或门的第三输入端与第十八非门的输出端相连，所述第七或门的第四输入端与第十六与门的输出端相连，所述第七或门的输出端与后死区分频计数器以及后死区计数器相连。

在本发明的一个或多个实施例中，所述前死区插入输出逻辑电路包括第六与门和第一选择器，所述第六与门的第一输入端连接使能信号，所述第六与门的第二输入端连接后死区复位信号产生逻辑电路的输出端，所述第一选择器的第一输入端连接前死区计数器的前死区计数值和前死区寄存器配置的死区计数个数值相等的条件判断信号，所述第一选择器的第二输入端与第六与门的输出端相连，所述第一选择器的选择控制端与前死区寄存器相连，所述第一选择器的输出端与前刹车和前死区插入控制输出逻辑电路相连；

所述后死区插入输出逻辑电路包括第十七与门和第九选择器，所述第十七与门的第一输入端连接使能信号，所述第十七与门的第二输入端连接前死区复位信号产生逻辑电路的输出端，所述第九选择器的第一输入端连接后死区计数器的后死区计数值和后死区寄存器配置的死区计数个数值相等的条件判断信号，所述第九选择器的第二输入端与第十七与门的输出端相连，所述第九选择器的选择控制端与后死区寄存器相连，所述第九选择器的输出端与后刹车和后死区插入控制输出逻辑电路相连。

在本发明的一个或多个实施例中，所述前刹车和前死区插入控制输出逻辑电路包括第八非门、第一异或门、第九非门、第二异或门、第七与门、第二选择器、第十非门、第八与门、第三选择器、第九与门、第四选择器、第一同或门、第十一非门、第十与门、第十一与门、第四或门、第十二非门、第五选择器、第六选择器、第七选择器和第八选择器；

所述第八非门的输入端与控制位ccip相连，所述第一异或门的第一输入端与控制位oisi相连，所述第一异或门的第二输入端与第八非门的输出端相连，所述第九非门的输入端与控制位ccinp相连，所述第二异或门的第一输入端与控制位oisin相连，所述第二异或门的第二输入端与第九非门的输出端相连，所述第七与门的第一输入端与第一异或门的输出端相连，所述第七与门的第二输入端与第二异或门的输出端相连，所述第二选择器的第一输入端与低电平信号相连，所述第二选择器的第二输入端与控制位oisi相连，所述第二选择器的选择控制端与第七与门的输出端相连，所述第十一非门的输入端与前死区插入输出逻辑电路相连，所述第十与门的第一输入端与前死区插入输出逻辑电路相连，所述第十与门的第二输入端与第二选择器的输出端相连，所述第十一与门的第一输入端与第十一非门的输出端相连，所述第十一与门的第二输入端与控制位ccip相连，所述第四或门的第一输入端与第十一与门的输出端相连，所述第四或门的第二输入端与第十与门的输出端相连，所述第十非门的输入端与控制位ccine相连，所述第八与门的第一输入端与控制位ccie相连，所述第八与门的第二输入端与第十非门的输出端相连，所述第三选择器的第一输入端与PWM波参考信号相连，所述第三选择器的第二输入端与低电平信号相连，所述第三选择器的选择控制端与第八与门的输出端相连，所述第九与门的第一输入端与控制位ccie相连，所述第九与门的第二输入端与控制位ccine相连，所述第四选择器的第一输入端与前死区插入输出逻辑电路相连，所述第四选择器的第二输入端与第三选择器的输出端相连，所述第四选择器的选择控制端与第九与门的输出端相连，所述第一同或门的第一输入端与控制位ccip相连，所述第一同或门的第二输入端与第四选择器的输出端相连，所述第十二非门的输入端与前刹车状态信号产生逻辑电路相连，所述第五选择器的选择控制端与第十二非门的输出端相连，所述第五选择器的第一输入端与第一同或门的输出端相连，所述第五选择器的第二输入端与低电平信号相连，所述第六选择器的第一输入端与第四或门的输出端相连，所述第六选择器的第二输入端与第五选择器的输出端相连，所述第六选择器的选择控制端与前刹车状态信号产生逻辑电路相连，所述第七选择器的第一输入端与控制位ccip相连，所述第七选择器的第二输入端与第六选择器的输出端相连，所述第七选择器的选择控制端与前刹车状态信号产生逻辑电路相连，所述第八选择器的第一输入端与第七选择器的输出端相连，所述第八选择器的第二输入端与低电平信号相连，所述第八选择器的选择控制端与前死区使能信号产生逻辑电路相连；

所述后刹车和后死区插入控制输出逻辑电路包括第二十非门、第三异或门、第二十一非门、第四异或门、第十八与门、第十选择器、第二十三非门、第二十一与门、第十一选择器、第二十二与门、第十二选择器、第二同或门、第二十二非门、第二十与门、第十九与门、第八或门、第二十四非门、第十三选择器、第十四选择器、第十五选择器和第十六选择器；

所述第二十非门的输入端与控制位ccip相连，所述第三异或门的第一输入端与控制位oisi相连，所述第三异或门的第二输入端与第二十非门的输出端相连，所述第二十一非门的输入端与控制位ccinp相连，所述第四异或门的第一输入端与控制位oisin相连，所述第四异或门的第二输入端与第二十一非门的输出端相连，所述第十八与门的第一输入端与第三异或门的输出端相连，所述第十八与门的第二输入端与第四异或门的输出端相连，所述第十选择器的第一输入端与低电平信号相连，所述第十选择器的第二输入端与控制位oisin相连，所述第十选择器的选择控制端与第十八与门的输出端相连，所述第二十二非门的输入端与后死区插入输出逻辑电路相连，所述第二十与门的第一输入端与后死区插入输出逻辑电路相连，所述第二十与门的第二输入端与第十选择器的输出端相连，所述第十九与门的第一输入端与第二十二非门的输出端相连，所述第十九与门的第二输入端与控制位ccinp相连，所述第八或门的第一输入端与第十九与门的输出端相连，所述第八或门的第二输入端与第二十与门的输出端相连，所述第二十三非门的输入端与控制位ccie相连，所述第二十一与门的第一输入端与控制位ccine相连，所述第二十一与门的第二输入端与第二十三非门的输出端相连，所述第十一选择器的第一输入端与PWM波参考信号相连，所述第十一选择器的第二输入端与低电平信号相连，所述第十一选择器的选择控制端与第二十一与门的输出端相连，所述第二十二与门的第一输入端与控制位ccie相连，所述第二十二与门的第二输入端与控制位ccine相连，所述第十二选择器的第一输入端与后死区插入输出逻辑电路相连，所述第十二选择器的第二输入端与第十一选择器的输出端相连，所述第十二选择器的选择控制端与第二十二与门的输出端相连，所述第二同或门的第一输入端与控制位ccinp相连，所述第二同或门的第二输入端与第十二选择器的输出端相连，所述第二十四非门的输入端与后刹车状态信号产生逻辑电路相连，所述第十三选择器的选择控制端与第二十四非门的输出端相连，所述第十三选择器的第一输入端与第二同或门的输出端相连，所述第十三选择器的第二输入端与低电平信号相连，所述第十四选择器的第一输入端与第八或门的输出端相连，所述第十四选择器的第二输入端与第十三选择器的输出端相连，所述第十四选择器的选择控制端与后刹车状态信号产生逻辑电路相连，所述第十五选择器的第一输入端与控制位ccinp相连，所述第十五选择器的第二输入端与第十四选择器的输出端相连，所述第十五选择器的选择控制端与后刹车状态信号产生逻辑电路相连，所述第十六选择器的第一输入端与第十五选择器的输出端相连，所述第十六选择器的第二输入端与低电平信号相连，所述第十六选择器的选择控制端与后死区使能信号产生逻辑电路相连。

在本发明的一个或多个实施例中，所述互补输出电路还包括前死区寄存器，所述前死区寄存器用于配置前死区分频计数器应计数的周期数值、配置前死区计数器的死区计数个数值。

在本发明的一个或多个实施例中，所述互补输出电路还包括前刹车寄存器，所述前刹车寄存器用于配置前刹车输入的控制位。

在本发明的一个或多个实施例中，所述互补输出电路还包括后死区寄存器，所述后死区寄存器用于配置后死区分频计数器应计数的周期数值、配置后死区计数器的死区计数个数值。

在本发明的一个或多个实施例中，所述互补输出电路还包括后刹车寄存器，所述后刹车寄存器用于配置后刹车输入的控制位。

与现有技术相比，根据本发明的带刹车功能的死区可配置互补输出电路，根据死区的计数器以及死区寄存器配置值，进行死区分频时钟的分频计数器计数以及死区时钟的产生，内部死区计数器根据配置的死区寄存器进行计数，死区发生器根据产生死区时钟和死区分频计数器进行死区的计算和控制，以达到控制死区时间的目的。互补输出电路主要是根据PWM波参考信号输入，一路在输入的PWM波参考信号的上升沿有一个延迟，设计说明为前死区控制，一路在输入的PWM波参考信号的下降沿有一个延迟，设计说明为后死区控制，两路互补的输出通过死区插入可防止同时处于有效电平状态；刹车功能特性能够在刹车输入信号发生时，将输出置位无效状态、空闲状态或者复位状态；特别是当模块的主时钟关闭时，刹车输入仍然可以异步地控制互补输出电路的输出。

本发明的带刹车功能的死区可配置互补输出电路，设计的互补输出电路，支持死区时间可通过寄存器编程配置控制，互补输出电路还可以根据刹车输入将互补输出电路置于复位状态或者一个已知的状态，进行互补输出电路的死区时间可配置且通过输出极性控制，可以让两个互补输出同时处于无效电平；刹车功能的控制输出逻辑电路还可以控制输出特殊波形，可用于马达控制。

本发明的带刹车功能的死区可配置互补输出电路，根据死区寄存器的配置和死区发生器进行死区分频计数和死区时间计数的控制；另外，内部设计刹车输入特性的刹车电路，能够异步控制输出电路输出和处于一种复位或空闲状态，在电路输出进行极性控制，可以配置输出的有效电平状态，可用于控制马达，刹车逻辑电路，可以对电路输入和输出进行安全管理，可以应用于安全监控领域。

本发明的带刹车功能的死区可配置互补输出电路可作为需要互补输出并且具有死区可编程、死区时间可配置、死区时钟可分频配置、前后死区都可编程配置的特性。

本发明的带刹车功能的死区可配置互补输出电路根据内部设计刹车功能的逻辑电路，可以管控刹车输入发生时，管脚互补输出根据刹车寄存器配置值输出特定的空闲、关闭、复位状态等。

本发明的带刹车功能的死区可配置互补输出电路的输出极性控制和刹车输入后输出的空闲电平在电路最后控制，可作为一个通用的具有可以控制死区插入和刹车特性的模块集成于SoC或MCU电路中，具有功耗低、通用性强、占用面积小、节约成本的优点。

附图说明

图1是根据本发明一实施例的带刹车功能的死区可配置互补输出电路的系统图。

图2是根据本发明一实施例的前死区发生器的结构示意图。

图3是根据本发明一实施例的带刹车功能的死区可配置互补输出电路中对应的各波形图。

图4是根据本发明一实施例的前死区使能信号产生逻辑电路的结构示意图。

图5是根据本发明一实施例的前死区复位信号产生逻辑电路的结构示意图。

图6是根据本发明一实施例的前刹车状态信号产生逻辑电路的结构示意图。

图7是根据本发明一实施例的前死区插入输出逻辑电路的结构示意图。

图8是根据本发明一实施例的前刹车和前死区插入控制输出逻辑电路的结构示意图。

图9是根据本发明一实施例的后死区使能信号产生逻辑电路的结构示意图。

图10是根据本发明一实施例的后死区复位信号产生逻辑电路的结构示意图。

图11是根据本发明一实施例的后刹车状态信号产生逻辑电路的结构示意图。

图12是根据本发明一实施例的后死区发生器的结构示意图。

图13是根据本发明一实施例的后死区插入输出逻辑电路的结构示意图。

图14是根据本发明一实施例的后刹车和后死区插入控制输出逻辑电路的结构示意图。

图15a、图15b和图15c是根据本发明一实施例的刹车输入后处于刹车空闲状态下刹车响应的第一互补输出波形图。

图16a和图16b是根据本发明一实施例的刹车输入后处于刹车空闲状态下刹车响应的第二互补输出波形图。

具体实施方式

下面结合附图，对本发明的具体实施例进行详细描述，但应当理解本发明的保护范围并不受具体实施例的限制。

除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件，或与另一元件“相连”，或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

下面结合附图和实施例对本发明进一步说明。

如图1至图14所示，一种带刹车功能的死区可配置互补输出电路，包括：前死区分频计数器、前死区计数器、前死区插入输出逻辑电路、前死区寄存器、前死区复位信号产生逻辑电路、前刹车寄存器、前刹车状态信号产生逻辑电路、前刹车和前死区插入控制输出逻辑电路、前死区使能信号产生逻辑电路、后死区分频计数器、后死区计数器、后死区插入输出逻辑电路、后死区寄存器、后死区复位信号产生逻辑电路、后刹车寄存器、后刹车状态信号产生逻辑电路、后刹车和后死区插入控制输出逻辑电路以及后死区使能信号产生逻辑电路。

如图2和图3所示，前死区分频计数器基于时钟信号ck_psc产生前死区分频计数信号tck_high_cnt，并基于前死区分频计数信号tck_high_cnt产生前死区时钟信号tck_dtg1。后死区分频计数器基于时钟信号ck_psc产生后死区分频计数信号tck_low_cnt，并基于后死区分频计数信号tck_low_cnt产生后死区时钟信号tck_dtg2。图3中的死区时钟信号tck_dtg为前死区时钟信号tck_dtg1和后死区时钟信号tck_dtg2相或而得，从而可在前死区时钟信号tck_dtg1和后死区时钟信号tck_dtg2中有一个产生就会产生对应的时钟信号。

如图3所示，前死区计数器基于PWM波参考信号ociref的上升沿和死区时钟信号tck_dtg进行前死区周期计数而输出前死区计数信号high_cnt。后死区计数器基于PWM波参考信号ociref的下降沿和死区时钟信号tck_dtg进行后死区周期计数而输出后死区计数信号low_cnt。前死区和后死区都是在死区计数信号的计数值达到前、后死区寄存器配置的数值时，不在计数，并保持；前死区计数信号high_cnt的计数值在参考信号ociref下降沿时清零，而后死区计数信号low_cnt的计数值在参考信号ociref上升沿时清零。

通过复用设计的互补输出电路模块可以输出多路互补信号，并且能够管理输出的瞬时关断和接通。通过软件配置死区寄存器的数值调整死区时钟信号tck_dtg频率和死区计数值而达到控制死区时间。

如图1、图2和图11所示，前死区寄存器DTG[15:8]是控制前死区时间的寄存器位和后死区寄存器DTG[7：0]是控制后死区时间的寄存器位，前、后死区发生器由前、后死区分频计数器和前、后死区计数器构成，根据前、后死区寄存器DTG不同的配置，前、后死区发生器选择不同的时钟分频系数和不同的死区计数值。如图1和图3所示，信号oci_dt是前死区发生器根据前死区寄存器和参考信号ociref产生的带死区插入的相对参考信号ociref的上升沿的一路输出，信号ocin_dt是后死区发生器根据后死区寄存器和参考信号ociref产生的带死区插入的相对参考信号ociref下降沿的一路互补输出。

如图8和图9所示，通过配置前、后刹车寄存器的控制位ccip和ccinp以控制比较输出极性；控制位ccip控制信号oci对应的输出极性，配置为0：oci高电平有效，配置为1：oci低电平有效；控制位ccinp控制信号ocin对应的输出极性，配置为0：ocin高电平有效，1：ocin低电平有效。

如图8和图9所示，如果同时配置控制位ccie和控制位ccine控制信号oci_dt和ocin_dt的输出，最终产生插入死区的互补输出信号oci和信号ocin。如果信号oci和信号ocin为高电平有效，信号oci与参考信号ociref相同，只是它的上升沿相对于参考信号ociref的上升沿有一个死区延迟。如果信号oci和信号ocin为低电平有效，信号ocin与参考信号ociref相反，只是它的上升沿相对于参考信号ociref的下降沿有一个死区延迟。如果死区延迟大于当前有效的输出宽度(oci或者ocin)，则不会产生相应的脉冲。图1中的BKIN是刹车输入信号，作用控制于输出信号oci的前刹车和前死区插入控制输出逻辑电路和输出信号ocin的后刹车和后死区插入控制输出逻辑电路。互补信号oci和ocin通过配置的刹车寄存器的控制位的组合进行控制： ccie、ccine、moe、oisi、oisin、ossi和ossr。

刹车寄存器的控制位与信号oci和信号ocin的特性为：若控制位moe为1，控制位ossr、ccie、ccine分别为0、0、0时，信号oci和信号ocin为0；若控制位moe为1，控制位ossr、ccie、ccine分别为0、0、1时，信号oci为0；信号ocin输出参考信号ociref与控制位ccinp的值的异或值；若控制位moe为1，控制位ossr、ccie、ccine分别为0、1、0时，信号oci输出参考信号ociref与控制位ccip的值的异或值，信号ocin为0；若控制位moe为1，控制位ossr、ccie、ccine分别为0、1、1时，信号oci输出信号oci_dt与控制位ccip的值的异或值，信号ocin输出信号ocin_dt与控制位ccinp的值的异或值；若控制位moe为1，控制位ossr、ccie、ccine分别为1、0、0时，信号oci和信号ocin为0；若控制位moe为1，控制位ossr、ccie、ccine分别为1、0、1时，信号oci输出控制位ccip的值，信号ocin输出参考信号ociref与控制位ccinp的值的异或值；若控制位moe为1，控制位ossr、ccie、ccine分别为1、1、0时，信号oci输出参考信号ociref与控制位ccip的值的异或值，信号ocin输出控制位ccinp的值；若控制位moe为1，控制位ossr、ccie、ccine分别为1、1、1时，信号oci输出信号oci_dt与控制位ccip的值的异或值，信号ocin输出信号ocin_dt与控制位ccinp的值的异或值。

若控制位moe为0，控制位ossi为0，控制位ossr、ccie、ccine为任意值时，信号oci和信号ocin为0；若控制位moe为0，控制位ossi为1，控制位ossr、ccie、ccine为任意值时，信号oci输出控制位ccip的值，信号ocin输出控制位ccinp的值；若时钟存在，经过一个死区时间后，信号oci输出控制位oisi的值，信号ocin输出控制位oisin的值，假设控制位oisi的值和控制位oisin的值并不都对应信号oci和信号ocin的有效电平。

在本实施例中，图3显示了前、后死区发生器的根据输入的参考信号ociref和前、后死区寄存器的控制位配置的值和输出的oci信号或者ocin信号之间的关系。(假设控制位ccip=0、控制位ccinp=0、控制位moe=1、控制位ccie =1并且控制位ccine=1)。 图3中的ck_psc是前、后死区发生器输入的用于前、后死区分频计数器进行分频计数的时钟信号， tck_dtg为前、后死区发生器产生的死区时钟信号；tck_hig_cnt是前死区发生器的前死区分频计数器的计数，tck _low_cnt是后死区发生器的后死区分频计数器的计数，tck_dtg是前、后死区发生器产生的前、后死区分频计数器计数的死区时钟信号。high_cnt是前死区分频计数器的前死区计数信号，low_cnt是后死区分频计数器的后死区计数信号。图1中以前、后死区寄存器配置的值相同为例说明。

图2和图12对应的为前死区发生器和后死区发生器的结构图，两者的原理相同。high_cnt_rst是图6的前死区复位信号产生逻辑电路产生的前复位信号，用于控制前死区发生器的前死区分频计数器和前死区计数器进行异步复位清零。low_cnt_rst是图11的后死区复位信号产生逻辑电路产生的后复位信号，用于控制后死区发生器的后死区分频计数器和后死区计数器进行异步复位清零。cnt_en是控制前死区分频计数器、前死区计数器、后死区分频计数器和后死区计数器计数使能的使能信号，也是控制图7的前死区插入输出逻辑电路以及图13的后死区插入输出逻辑电路输出的使能信号。ck_psc是前、后死区分频计数器分频计数用时钟信号，即产生的死区时钟信号tck_dtg是时钟信号ck_psc的分频时钟；tck_dgt_rs_th和tck_dgt_fl_th是根据前、后死区寄存器产生的相应的前、后死区分频计数器应计数的周期数值，分别对应前死区和后死区的计数值；dt_cnt_rs_th和dt_cnt_fl_th是根据前、后死区寄存器产生的相应的死区计数个数的数值，也分别对应前死区和后死区的计数值；tck_dtg为前、后死区发生器产生的死区时钟信号。

如图4所示，前死区使能信号产生逻辑电路用于基于前刹车状态信号输出前死区使能信号oci_en以控制前刹车和前死区插入控制输出逻辑电路的使能。

具体的，前死区使能信号产生逻辑电路包括第三与门AND3和第二或门OR2，第三与门AND3的第一输入端与前刹车寄存器的控制位moe相连，第三与门AND3的第二输入端与前刹车寄存器的控制位ccie相连，第二或门OR2的第一输入端与前刹车状态信号产生逻辑电路相连，第二或门OR2的第二输入端与第三与门AND3的输出端相连，第二或门OR2的输出端与前刹车状态信号产生逻辑电路和前死区复位信号产生逻辑电路相连以输出前死区使能信号oci_en。

如图5所示，前死区复位信号产生逻辑电路用于产生前复位信号high_cnt_rst以对前死区分频计数器和前死区计数器进行异步复位清零。

具体的，前死区复位信号产生逻辑电路包括第四非门NOT4、第五非门NOT5、第六非门NOT6、第七非门NOT7、第四与门AND4、第五与门AND5和第三或门OR3。

第四非门NOT4的输入端与PWM波参考信号ociref相连，第五非门NOT5的输入端与前刹车状态信号产生逻辑电路相连，第六非门NOT6的输入端与第二或门OR2的输出端相连，第七非门NOT7的输入端与前刹车状态信号产生逻辑电路相连，第四与门AND4的第一输入端与第四非门NOT4的输出端相连，第四与门AND4的第二输入端与第五非门NOT5的输出端相连。第五与门AND5的第一输入端与前刹车状态信号产生逻辑电路相连，第五与门AND5的第二输入端与第七非门NOT7的输出端相连。第三或门OR3的第一输入端与复位信号rst相连，第三或门OR3的第二输入端与第四与门AND4的输出端相连，第三或门OR3的第三输入端与第六非门NOT6的输出端相连，第三或门OR3的第四输入端与第五与门AND5的输出端相连，第三或门OR3的输出端与前死区分频计数器和前死区计数器相连以输出前复位信号high_cnt_rst。

如图9所示，后死区使能信号产生逻辑电路用于基于后刹车状态信号输出后死区使能信号ocin_en以控制后刹车和后死区插入控制输出逻辑电路的使能。

具体的，后死区使能信号产生逻辑电路包括第十四与门AND14和第六或门OR6，第十四与门AND14的第一输入端与后刹车寄存器的控制位moe相连，第十四与门AND14的第二输入端与后刹车寄存器的控制位ccine相连，第六或门OR6的第一输入端与后刹车状态信号产生逻辑电路相连，第六或门OR6的第二输入端与第十四与门AND14的输出端相连，第六或门OR6的输出端与后刹车状态信号产生逻辑电路和后死区复位信号产生逻辑电路相连以输出后死区使能信号ocin_en。

如图10所示，后死区复位信号产生逻辑电路用于产生后复位信号low_cnt_rst以对后死区分频计数器和后死区计数器进行异步复位清零。

后死区复位信号产生逻辑电路包括第十七非门NOT17、第十八非门NOT18、第十九非门NOT19、第十五与门AND15、第十六与门AND16和第七或门OR7。

第十七非门NOT17的输入端与后刹车状态信号产生逻辑电路相连，第十八非门NOT18的输入端与后死区使能信号产生逻辑电路相连，第十九非门NOT19的输入端与后刹车状态信号产生逻辑电路相连，第十五与门AND15的第一输入端与PWM波参考信号ociref相连，第十五与门AND15的第二输入端与第十七非门NOT17的输出端相连，第十六与门AND16的第一输入端与后刹车状态信号产生逻辑电路相连，第十六与门AND16的第二输入端与第十九非门NOT19的输出端相连，第七或门OR7的第一输入端与复位信号rst相连，第七或门OR7的第二输入端与第十五与门AND15的输出端相连，第七或门OR7的第三输入端与第十八非门NOT18的输出端相连，第七或门OR7的第四输入端与第十六与门AND16的输出端相连，第七或门OR7的输出端与后死区分频计数器以及后死区计数器相连以输出后复位信号low_cnt_rst。

如图4所示，当oci_shutdowm_f为1时，即处于刹车输入有效控制的输出状态，以及控制位moe为1和控制位ccie配置为1时，第二或门OR2输出前使能信号oci_en，即第二或门OR2处于输出使能状态，当oci_shutdowm_f为0以及第三与门AND3输出为0时，第二或门OR2不能输出前使能信号oci_en，即处于输出禁止状态。如图9所示，当ocin_shutdowm_f为1时，即处于刹车输入有效控制的输出状态，以及控制位moe为1和控制位ccine配置为1时，第六或门OR6输出后使能信号ocin_en，第六或门OR6即处于输出使能状态，当ocin_shutdowm_f为0且第十四与门AND14输出为0时，第六或门OR6不能输出后使能信号ocin_en，即处于输出禁止状态。

如图6所示，前刹车状态信号产生逻辑电路用于基于前刹车寄存器配置的控制位产生前刹车状态信号oci_shutdown_r、oci_shutdown_i、oci_shutdown。

前刹车状态信号产生逻辑电路包括第一非门NOT1、第一与门AND1、第二非门NOT2、第二与门AND2、第一或门OR1、第三非门NOT3、第一或非门NOR1和第一D触发器D1。

第一非门NOT1的输入端与前刹车寄存器的控制位ccie相连，第一与门AND1的第一输入端与前刹车寄存器的控制位moe相连，第一与门AND1的第二输入端与前刹车寄存器的控制位ossr相连，第一与门AND1的第三输入端与前刹车寄存器的控制位ccine相连，第一与门AND1的第四输入端与第一非门NOT1的输出端相连，第二非门NOT2的输入端与前刹车寄存器的控制位moe相连，第二与门AND2的第一输入端与第二非门NOT2的输出端相连，第二与门AND2的第二输入端与前刹车寄存器的控制位ossi相连，第一或门OR1的第一输入端与第一与门AND1的输出端以及前刹车和前死区插入控制输出逻辑电路相连，第一或门OR1的第二输入端与第二与门AND2的输出端以及前刹车和前死区插入控制输出逻辑电路相连。

第三非门NOT3的输入端与前死区使能信号产生逻辑电路相连以接收前死区使能信号oci_en，第一或非门NOR1的第一输入端用于接收复位信号rst，第一或非门NOR1的第二输入端与第三非门NOT3的输出端相连。第一D触发器D1的D端与第一或门OR1的输出端、第二或门OR2的第一输入端、第五非门NOT5的输入端以及第七非门NOT7的输入端相连，第一D触发器D1的时钟信号端用于接收PWM波参考信号ociref，第一D触发器D1的CLR端与第一或非门NOR1的输出端相连，第一D触发器D1的Q端与第五与门AND5的第一输入端以及前刹车和前死区插入控制输出逻辑电路相连。

如图11所示，后刹车状态信号产生逻辑电路用于基于后刹车寄存器配置的控制位产生后刹车状态信号ocin_shutdown_r、ocin_shutdown_i、ocin_shutdown。

后刹车状态信号产生逻辑电路包括第十三非门NOT13、第十二与门AND12、第十四非门NOT14、第十三与门AND13、第五或门OR5、第十五非门NOT15、第十六非门NOT16、第二或非门NOR2和第二D触发器D2。

第十三非门NOT13的输入端与后刹车寄存器的控制位ccine相连，第十二与门AND12的第一输入端与后刹车寄存器的控制位moe相连，第十二与门AND12的第二输入端与后刹车寄存器的控制位ossr相连，第十二与门AND12的第三输入端与后刹车寄存器的控制位ccie相连，第十二与门AND12的第四输入端与第十三非门NOT13的输出端相连，第十四非门NOT14的输入端与后刹车寄存器的控制位moe相连，第十三与门AND13的第一输入端与第十四非门NOT14的输出端相连，第十三与门AND13的第二输入端与后刹车寄存器的控制位ossi相连，第五或门OR5的第一输入端与第十三非门NOT13的输出端以及后刹车和后死区插入控制输出逻辑电路相连，第五或门OR5的第二输入端与第十三与门AND13的输出端以及后刹车和后死区插入控制输出逻辑电路相连。

第十六非门NOT16的输入端与第六或门OR6的输出端相连以接收后死区使能信号ocin_en，第二或非门NOR2的第一输入端用于接收复位信号rst，第二或非门NOR2的第二输入端与第十六非门NOT16的输出端相连。第二D触发器D2的D端与第五或门OR5的输出端、第六或门OR6的第一输入端、第十七非门NOT17的输入端以及第十九NOT19的输入端相连，第二D触发器D2的时钟信号端与第十五非门NOT15的输出端相连，第十五非门NOT15的输入端用于接收PWM波参考信号ociref，第二D触发器D2的CLR端与第二或非门NOR2的输出端相连，第二D触发器D2的Q端与第十六与门AND16的第一输入端以及后刹车和后死区插入控制输出逻辑电路相连。

如图6和图11所示，当控制位moe为0，控制位ossi配置为1时，信号oci_shutdowm_i和ocin_shutdowm_i为1，此时表示刹车控制处于输出信号oci和ocin对应的刹车状态为idle(空闲)状态。当控制位moe为1，控制位ossr配置为1，控制位ccine为1，控制位ccie为0时，信号oci_shutdown_r为1，此时表示信号oci对应处于刹车状态的reset(复位)状态；当moe位为1，ossr位配置为1，ccie为1，ccine为0时，ocin_shutdown_r位置1，此时表示信号ocin对应处于刹车状态的reset(复位)状态；信号oci_shutdowm_i与oci_shutdown_r相或逻辑产生oci_shutdowm_f，表示刹车功能控制输出的信号oci对应处于刹车输出状态；ocin_shutdowm_i与ocin_shutdown_r相或逻辑产生ocin_shutdowm_f，表示刹车功能控制输出的信号ocin对应处于刹车输出状态；信号oci_shutdown是上升沿参考信号ociref同步信号oci_shutdown_f后产生的信号，信号ocin_shutdown是下降沿参考信号ociref同步信号ocin_shutdown_f后产生的信号。

如图7所示，前死区插入输出逻辑电路基于前死区计数信号high_cnt在PWM波参考信号ociref内插入前死区时间F_Deathtime而输出前死区插入输出信号oci_dt。

前死区插入输出逻辑电路包括第六与门AND6和第一选择器MUX1。第六与门AND6的第一输入端连接使能信号cnt_en，第六与门AND6的第二输入端连接第七或门OR7的输出端，第一选择器MUX1的第一输入端连接前死区计数器的前死区计数值high_cnt和前死区寄存器配置的死区计数个数值dt_cnt_rs_th相等的条件判断信号eq_rs_th，第一选择器MUX1的第二输入端与第六与门AND6的输出端相连，第一选择器MUX1的选择控制端与前死区寄存器配置的死区计数个数值dt_cnt_rs_th相连，第一选择器MUX1的输出端与前刹车和前死区插入控制输出逻辑电路相连。

如图13所示，后死区插入输出逻辑电路基于后死区计数信号low_cnt在PWM波参考信号ociref内插入后死区时间B_Deathtime而输出后死区插入输出信号ocin_dt。

后死区插入输出逻辑电路包括第十七与门AND17和第九选择器MUX9。第十七与门AND17的第一输入端连接使能信号cnt_en，第十七与门AND17的第二输入端连接第三或门OR3的输出端，第九选择器MUX9的第一输入端连接后死区计数器的后死区计数值low_cnt和后死区寄存器配置的后死区计数个数值dt_cnt_fl_th相等的条件判断信号eq_fl_th，第九选择器MUX9的第二输入端与第十七与门AND17的输出端相连，第九选择器MUX9的选择控制端与后死区寄存器配置的死区计数个数值dt_cnt_fl_th相连，第九选择器MUX9的输出端与后刹车和后死区插入控制输出逻辑电路相连。

结合图7、图13和图1，当eq_rs_th其置1后，tck_high_cnt和high_cnt经相应的时钟同步后清零，当eq_fl_th置1后，tck_low_cnt和low_cnt经相应的时钟同步后清零。dt_cnt_rs_th（表示前死区计数个数值）不等于0时，oci_dt输出eq_rs_th信号，当dt_cnt_rs_th为0时，oci_dt输出信号为low_cnt_rst信号；dt_cnt_fl_th（表示后死区计数个数值）不为0时，ocin_dt输出信号为eq_fl_th信号，当dt_cnt_fl_th为0时，ocin_dt输出信号为high_cnt_rst信号。

如图8所示，前刹车和前死区插入控制输出逻辑电路用于基于前刹车状态信号oci_shutdown_r、oci_shutdown_i、oci_shutdown以及前刹车寄存器配置的控制位输出前刹车和前死区插入控制输出信号oci。

前刹车和前死区插入控制输出逻辑电路包括第八非门NOT8、第一异或门XOR1、第九非门NOT9、第二异或门XOR2、第七与门AND7、第二选择器MUX2、第十非门NOT10、第八与门AND8、第三选择器MUX3、第九与门AND9、第四选择器MUX4、第一同或门XNOR1、第十一非门NOT11、第十与门AND10、第十一与门AND11、第四或门OR4、第十二非门NOT12、第五选择器MUX5、第六选择器MUX6、第七选择器MUX7和第八选择器MUX8。

第八非门NOT8的输入端与前刹车寄存器的控制位ccip相连，第一异或门XOR1的第一输入端与前刹车寄存器的控制位oisi相连，第一异或门XOR1的第二输入端与第八非门NOT8的输出端相连，第九非门NOT9的输入端与前刹车寄存器的控制位ccinp相连，第二异或门XOR2的第一输入端与前刹车寄存器的控制位oisin相连，第二异或门XOR2的第二输入端与第九非门NOT9的输出端相连，第七与门AND7的第一输入端与第一异或门XOR1的输出端相连，第七与门AND7的第二输入端与第二异或门XOR2的输出端相连，第二选择器MUX2的第一输入端与低电平信号1’b0（为0）相连。

第二选择器MUX2的第二输入端与前刹车寄存器的控制位oisi相连，第二选择器MUX2的选择控制端与第七与门AND7的输出端相连，第十一非门NOT11的输入端与第一选择器MUX1的第一输入端相连，第十与门AND10的第一输入端与第一选择器MUX1的第一输入端相连，第十与门AND10的第二输入端与第二选择器MUX2的输出端相连，第十一与门AND11的第一输入端与第十一非门NOT11的输出端相连，第十一与门AND11的第二输入端与前刹车寄存器的控制位ccip相连，第四或门OR4的第一输入端与第十一与门AND11的输出端相连，第四或门OR4的第二输入端与第十与门AND10的输出端相连。

第十非门NOT10的输入端与前刹车寄存器的控制位ccine相连，第八与门AND8的第一输入端与前刹车寄存器的控制位ccie相连，第八与门AND8的第二输入端与第十非门NOT10的输出端相连，第三选择器MUX3的第一输入端与PWM波参考信号ociref相连，第三选择器MUX3的第二输入端与低电平信号1’b0相连，第三选择器MUX3的选择控制端与第八与门AND8的输出端相连。

第九与门AND9的第一输入端与前刹车寄存器的控制位ccie相连，第九与门AND9的第二输入端与前刹车寄存器的控制位ccine相连，第四选择器MUX4的第一输入端与第一选择器MUX1的输出端相连，第四选择器MUX4的第二输入端与第三选择器MUX3的输出端相连，第四选择器MUX4的选择控制端与第九与门AND9的输出端相连。

第一同或门XNOR1的第一输入端与前刹车寄存器的控制位ccip相连，第一同或门XNOR1的第二输入端与第四选择器MUX4的输出端相连，第十二非门NOT12的输入端与第一D触发器的Q端相连，第五选择器MUX5的选择控制端与第十二非门NOT12的输出端相连，第五选择器MUX5的第一输入端与第一同或门XNOR1的输出端相连，第五选择器MUX5的第二输入端与低电平信号1’b0相连。

第六选择器MUX6的第一输入端与第四或门OR4的输出端相连，第六选择器MUX6的第二输入端与第五选择器MUX5的输出端相连，第六选择器MUX6的选择控制端与第二与门AND2的输出端相连。

第七选择器MUX7的第一输入端与前刹车寄存器的控制位ccip相连，第七选择器MUX7的第二输入端与第六选择器MUX6的输出端相连，第七选择器MUX7的选择控制端与第一与门AND1的输出端相连。

第八选择器MUX8的第一输入端与第七选择器MUX7的输出端相连，第八选择器MUX8的第二输入端与低电平信号1’b0相连，第八选择器MUX8的选择控制端与第二或门的输出端相连。

如图14所示，后刹车和后死区插入控制输出逻辑电路用于基于后刹车状态信号ocinocin_shutdown_r、ocin_shutdown_i、ocin_shutdown和后刹车寄存器配置的控制位输出后刹车和后死区插入控制输出信号ocin。

后刹车和后死区插入控制输出逻辑电路包括第二十非门NOT20、第三异或门XOR3、第二十一非门NOT21、第四异或门XOR4、第十八与门AND18、第十选择器MUX10、第二十三非门NOT23、第二十一与门AND21、第十一选择器MUX11、第二十二与门AND22、第十二选择器MUX12、第二同或门XNOR2、第二十二非门NOT22、第二十与门AND20、第十九与门AND19、第八或门OR8、第二十四非门NOT24、第十三选择器MUX13、第十四选择器MUX14、第十五选择器MUX15和第十六选择器MUX16。

第二十非门NOT20的输入端与后刹车寄存器的控制位ccip相连，第三异或门XOR3的第一输入端与后刹车寄存器的控制位oisi相连，第三异或门XOR3的第二输入端与第二十非门NOT20的输出端相连，第二十一非门NOT21的输入端与后刹车寄存器的控制位ccinp相连，第四异或门XOR4的第一输入端与后刹车寄存器的控制位oisin相连，第四异或门XOR4的第二输入端与第二十一非门NOT21的输出端相连，第十八与门AND18的第一输入端与第三异或门XOR3的输出端相连，第十八与门AND18的第二输入端与第四异或门XOR4的输出端相连。

第十选择器MUX10的第一输入端与低电平信号1’b0（为0）相连，第十选择器MUX10的第二输入端与后刹车寄存器的控制位oisin相连，第十选择器MUX10的选择控制端与第十八与门AND18的输出端相连。

第二十二非门NOT22的输入端与第九选择器MUX9的第一输入端相连，第二十与门AND20的第一输入端与第九选择器MUX9的第一输入端相连，第二十与门AND20的第二输入端与第十选择器MUX10的输出端相连，第十九与门AND19的第一输入端与第二十二非门NOT22的输出端相连，第十九与门AND19的第二输入端与后刹车寄存器的控制位ccinp相连，第八或门OR8的第一输入端与第十九与门AND19的输出端相连，第八或门OR8的第二输入端与第二十与门AND20的输出端相连。

第二十三非门NOT23的输入端与后刹车寄存器的控制位ccie相连，第二十一与门AND21的第一输入端与后刹车寄存器的控制位ccine相连，第二十一与门AND21的第二输入端与第二十三非门NOT23的输出端相连，第十一选择器MUX11的第一输入端与PWM波参考信号ociref相连，第十一选择器MUX11的第二输入端与低电平信号1’b0相连，第十一选择器MUX11的选择控制端与第二十一与门AND21的输出端相连。

第二十二与门AND22的第一输入端与后刹车寄存器的控制位ccie相连，第二十二与门AND22的第二输入端与后刹车寄存器的控制位ccine相连，第十二选择器MUX12的第一输入端与第九选择器MUX9的输出端相连，第十二选择器MUX12的第二输入端与第十一选择器MUX11的输出端相连，第十二选择器MUX12的选择控制端与第二十二与门AND22的输出端相连。

第二同或门XNOR2的第一输入端与后刹车寄存器的控制位ccinp相连，第二同或门XNOR2的第二输入端与第十二选择器MUX12的输出端相连，第二十四非门NOT24的输入端与第二D触发器D2的Q端相连，第十三选择器MUX13的选择控制端与第二十四非门NOT24的输出端相连，第十三选择器MUX13的第一输入端与第二同或门XNOR2的输出端相连，第十三选择器MUX13的第二输入端与低电平信号1’b0相连。

第十四选择器MUX14的第一输入端与第八或门OR8的输出端相连，第十四选择器MUX14的第二输入端与第十三选择器MUX13的输出端相连，第十四选择器MUX14的选择控制端与第十三与门AND13相连。

第十五选择器MUX15的第一输入端与后刹车寄存器的控制位ccinp相连，第十五选择器MUX15的第二输入端与第十四选择器MUX14的输出端相连，第十五选择器MUX15的选择控制端与第十二与门AND12相连。

第十六选择器MUX16的第一输入端与第十五选择器MUX15的输出端相连，第十六选择器MUX16的第二输入端与低电平信号1’b0相连，第十六选择器MUX16的选择控制端与第六或门OR6的输出端相连。

信号oci和信号ocin为互补输出信号，以信号oci输出为例说明，如图8所示，当oci_shutdown_r为1，即第八比较器MUX8输出刹车输入状态为reset的输出信号oci且为无效电平，即输出逻辑为控制位ccip配置的值；当oci_shutdown_i为1，表示刹车输入和刹车控制位控制刹车逻辑状态位idle状态下，输出首先被置于复位状态即无效的状态(取决于极性)，即当信号eq_rs_th为0时，信号oci输出电平为控制位ccip配置的值；当经过一个死区，即信号eq_rs_th为1时，信号oci输出电平为控制位oisi配置的值；当控制位oisi与控制位oisin都对应控制位ccip和控制位ccinp配置的相同有效电平下，信号oci输出为低电平。当oci_shutdown非0，即不处于刹车状态下的输出。

控制位ccip为输出极性控制位，它在产生的插入死区的一路输出信号oci_dt的基础上，最后进行极性的控制，在非刹车状态下，控制位ccie和控制位ccine都配置为1时，通过输出第五选择器MUX5逻辑选择信号oci_dt与极性控制位ccip异或逻辑后输出，当控制位ccie配置为1，控制位ccine配置为0时，信号oci通过第五选择器MUX5逻辑选择ociref与极性控制位ccip异或逻辑后输出。信号ocin输出控制逻辑以及刹车输出控制与信号oci输出控制原理相同。

图15a、图15b、图15c、图16a和图16b是刹车输入后处于刹车idle（空闲）状态下相应的内部信号和输出的变化示意图，刹车功能常用于马达控制中。当使用刹车功能时，依据相应的控制位moe、ossi和ossr配置的值，输出使能信号和无效电平都会被修改。 系统复位后，刹车电路被禁止，控制位moe为低。控制位moe控制主输出使能，一旦刹车输入有效，该位被硬件异步清0，配置为0：禁止信号oci和信号ocin输出或强制为空闲状态；配置为1：如果设置了相应的使能控制位ccie，则使能信号oci和信号ocin输出。控制位moe可以由软件置1或被硬件自动置1，刹车寄存器配置的控制位aoe的设置值控制控制位moe由软件或硬件置位，控制位aoe配置为0：控制位moe只能被软件置1；控制位aoe配置为1：控制位moe能被软件置1或在下一个更新事件被自动置1(如果刹车输入无效)。

刹车由控制位BRK输入(BKIN)产生，它的有效极性是可编程的通过配置刹车寄存器的控制位BKP选择刹车输入极性，控制位BKP配置为0：刹车输入低电平有效；控制位BKP配置为1：刹车输入高电平有效。设置刹车寄存器中的控制位BKE可以使能刹车功能。另外刹车寄存器的控制位BIE控制刹车输入的中断使能，通过软件或硬件自动地置位中断标志控制位BIF时，则产生一个中断使能。当刹车输入有效时，不能同时(硬件自动地或者通过软件)设置控制位moe，状态标志控制位BIF不能被清除。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (10)

1.一种带刹车功能的死区可配置互补输出电路，其特征在于，包括：

前死区分频计数器，基于时钟信号产生前死区分频计数信号，并基于前死区分频计数信号产生前死区时钟信号；

前死区计数器，基于PWM波参考信号的上升沿和前死区时钟信号进行前死区周期计数而输出前死区计数信号；

前死区插入输出逻辑电路，基于前死区计数信号在PWM波参考信号内插入前死区时间而输出前死区插入输出信号；

前刹车状态信号产生逻辑电路，用于基于前刹车寄存器配置的控制位产生前刹车状态信号；

前刹车和前死区插入控制输出逻辑电路，用于基于前刹车状态信号和前刹车寄存器配置的控制位输出前刹车和前死区插入控制输出信号；

后死区分频计数器，基于时钟信号产生后死区分频计数信号，并基于后死区分频计数信号产生后死区时钟信号；

后死区计数器，基于PWM波参考信号的下降沿和后死区时钟信号进行后死区周期计数而输出后死区计数信号；

后死区插入输出逻辑电路，基于后死区计数信号在PWM波参考信号内插入后死区时间而输出后死区插入输出信号；

后刹车状态信号产生逻辑电路，用于基于后刹车寄存器配置的控制位产生后刹车状态信号；以及

后刹车和后死区插入控制输出逻辑电路，用于基于后刹车状态信号和后刹车寄存器配置的控制位输出后刹车和后死区插入控制输出信号。

2.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述前刹车状态信号产生逻辑电路包括第一非门、第一与门、第二非门、第二与门、第一或门、第三非门、第一或非门和第一D触发器；

所述第一非门的输入端与控制位ccie相连，所述第一与门的第一输入端与控制位moe相连，所述第一与门的第二输入端与控制位ossr相连，所述第一与门的第三输入端与控制位ccine相连，所述第一与门的第四输入端与第一非门的输出端相连，所述第二非门的输入端与控制位moe相连，所述第二与门的第一输入端与第二非门的输出端相连，所述第二与门的第二输入端与控制位ossi相连，所述第一或门的第一输入端与第一与门的输出端以及前刹车和前死区插入控制输出逻辑电路相连，所述第一或门的第二输入端与第二与门的输出端以及前刹车和前死区插入控制输出逻辑电路相连；

所述第三非门的输入端与前死区使能信号产生逻辑电路相连以接收前死区使能信号，所述第一或非门的第一输入端用于接收复位信号，所述第一或非门的第二输入端与第三非门的输出端相连，所述第一D触发器D1的D端与第一或门的输出端、前死区使能信号产生逻辑电路以及前死区复位信号产生逻辑电路相连，所述第一D触发器的时钟信号端用于接收PWM波参考信号，所述第一D触发器的CLR端与第一或非门的输出端相连，所述第一D触发器的Q端与前死区复位信号产生逻辑电路以及前刹车和前死区插入控制输出逻辑电路相连；

所述后刹车状态信号产生逻辑电路包括第十三非门、第十二与门、第十四非门、第十三与门、第五或门、第十五非门、第十六非门、第二或非门和第二D触发器；

所述第十三非门的输入端与控制位ccine相连，所述第十二与门的第一输入端与控制位moe相连，所述第十二与门的第二输入端与控制位ossr相连，所述第十二与门的第三输入端与控制位ccie相连，所述第十二与门的第四输入端与第十三非门的输出端相连，所述第十四非门的输入端与控制位moe相连，所述第十三与门的第一输入端与第十四非门的输出端相连，所述第十三与门的第二输入端与控制位ossi相连，所述第五或门的第一输入端与第十三非门的输出端以及后刹车和后死区插入控制输出逻辑电路相连，所述第五或门的第二输入端与第十三与门的输出端以及后刹车和后死区插入控制输出逻辑电路相连；

所述第十六非门的输入端与后死区使能信号产生逻辑电路相连以接收后死区使能信号，所述第二或非门的第一输入端用于接收复位信号，所述第二或非门的第二输入端与第十六非门的输出端相连，所述第二D触发器的D端与第五或门的输出端、后死区使能信号产生逻辑电路以及后死区复位信号产生逻辑电路相连，所述第二D触发器的时钟信号端与第十五非门的输出端相连，所述第十五非门的输入端用于接收PWM波参考信号，所述第二D触发器的CLR端与第二或非门的输出端相连，所述第二D触发器的Q端与后死区复位信号产生逻辑电路以及后刹车和后死区插入控制输出逻辑电路相连。

3.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述互补输出电路还包括前死区使能信号产生逻辑电路和后死区使能信号产生逻辑电路，所述前死区使能信号产生逻辑电路用于基于前刹车状态信号输出前死区使能信号以控制前刹车和前死区插入控制输出逻辑电路的使能，所述后死区使能信号产生逻辑电路用于基于后刹车状态信号输出后死区使能信号以控制后刹车和后死区插入控制输出逻辑电路的使能；

所述前死区使能信号产生逻辑电路包括第三与门和第二或门，所述第三与门的第一输入端与控制位moe相连，所述第三与门的第二输入端与控制位ccie相连，所述第二或门的第一输入端与前刹车状态信号产生逻辑电路相连，所述第二或门的第二输入端与第三与门的输出端相连，所述第二或门的输出端与前刹车状态信号产生逻辑电路和前死区复位信号产生逻辑电路相连；

所述后死区使能信号产生逻辑电路包括第十四与门和第六或门，所述第十四与门的第一输入端与控制位moe相连，所述第十四与门的第二输入端与控制位ccine相连，所述第六或门的第一输入端与后刹车状态信号产生逻辑电路相连，所述第六或门的第二输入端与第十四与门的输出端相连，所述第六或门的输出端与后刹车状态信号产生逻辑电路和后死区复位信号产生逻辑电路相连。

4.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述互补输出电路包括前死区复位信号产生逻辑电路和后死区复位信号产生逻辑电路，所述前死区复位信号产生逻辑电路用于产生前复位信号以对前死区分频计数器和前死区计数器进行异步复位清零，所述后死区复位信号产生逻辑电路用于产生后复位信号以对后死区分频计数器和后死区计数器进行异步复位清零；

所述前死区复位信号产生逻辑电路包括第四非门、第五非门、第六非门、第七非门、第四与门、第五与门和第三或门；

所述第四非门的输入端与PWM波参考信号相连，所述第五非门的输入端与前刹车状态信号产生逻辑电路相连，所述第六非门的输入端与前死区使能信号产生逻辑电路相连，所述第七非门的输入端与前刹车状态信号产生逻辑电路相连，所述第四与门的第一输入端与第四非门的输出端相连，所述第四与门的第二输入端与第五非门的输出端相连，所述第五与门的第一输入端与前刹车状态信号产生逻辑电路相连，所述第五与门的第二输入端与第七非门的输出端相连，所述第三或门的第一输入端与复位信号相连，所述第三或门的第二输入端与第四与门的输出端相连，所述第三或门的第三输入端与第六非门的输出端相连，所述第三或门的第四输入端与第五与门的输出端相连，所述第三或门的输出端与前死区分频计数器以及前死区计数器相连；

所述后死区复位信号产生逻辑电路包括第十七非门、第十八非门、第十九非门、第十五与门、第十六与门和第七或门；

所述第十七非门的输入端与后刹车状态信号产生逻辑电路相连，所述第十八非门的输入端与后死区使能信号产生逻辑电路相连，所述第十九非门的输入端与后刹车状态信号产生逻辑电路相连，所述第十五与门的第一输入端与PWM波参考信号相连，所述第十五与门的第二输入端与第十七非门的输出端相连，所述第十六与门的第一输入端与后刹车状态信号产生逻辑电路相连，所述第十六与门的第二输入端与第十九非门的输出端相连，所述第七或门的第一输入端与复位信号相连，所述第七或门的第二输入端与第十五与门的输出端相连，所述第七或门的第三输入端与第十八非门的输出端相连，所述第七或门的第四输入端与第十六与门的输出端相连，所述第七或门的输出端与后死区分频计数器以及后死区计数器相连。

5.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述前死区插入输出逻辑电路包括第六与门和第一选择器，所述第六与门的第一输入端连接使能信号，所述第六与门的第二输入端连接后死区复位信号产生逻辑电路的输出端，所述第一选择器的第一输入端连接前死区计数器的前死区计数值和前死区寄存器配置的死区计数个数值相等的条件判断信号，所述第一选择器的第二输入端与第六与门的输出端相连，所述第一选择器的选择控制端与前死区寄存器相连，所述第一选择器的输出端与前刹车和前死区插入控制输出逻辑电路相连；

所述后死区插入输出逻辑电路包括第十七与门和第九选择器，所述第十七与门的第一输入端连接使能信号，所述第十七与门的第二输入端连接前死区复位信号产生逻辑电路的输出端，所述第九选择器的第一输入端连接后死区计数器的后死区计数值和后死区寄存器配置的死区计数个数值相等的条件判断信号，所述第九选择器的第二输入端与第十七与门的输出端相连，所述第九选择器的选择控制端与后死区寄存器相连，所述第九选择器的输出端与后刹车和后死区插入控制输出逻辑电路相连。

6.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述前刹车和前死区插入控制输出逻辑电路包括第八非门、第一异或门、第九非门、第二异或门、第七与门、第二选择器、第十非门、第八与门、第三选择器、第九与门、第四选择器、第一同或门、第十一非门、第十与门、第十一与门、第四或门、第十二非门、第五选择器、第六选择器、第七选择器和第八选择器；

所述第八非门的输入端与控制位ccip相连，所述第一异或门的第一输入端与控制位oisi相连，所述第一异或门的第二输入端与第八非门的输出端相连，所述第九非门的输入端与控制位ccinp相连，所述第二异或门的第一输入端与控制位oisin相连，所述第二异或门的第二输入端与第九非门的输出端相连，所述第七与门的第一输入端与第一异或门的输出端相连，所述第七与门的第二输入端与第二异或门的输出端相连，所述第二选择器的第一输入端与低电平信号相连，所述第二选择器的第二输入端与控制位oisi相连，所述第二选择器的选择控制端与第七与门的输出端相连，所述第十一非门的输入端与前死区插入输出逻辑电路相连，所述第十与门的第一输入端与前死区插入输出逻辑电路相连，所述第十与门的第二输入端与第二选择器的输出端相连，所述第十一与门的第一输入端与第十一非门的输出端相连，所述第十一与门的第二输入端与控制位ccip相连，所述第四或门的第一输入端与第十一与门的输出端相连，所述第四或门的第二输入端与第十与门的输出端相连，所述第十非门的输入端与控制位ccine相连，所述第八与门的第一输入端与控制位ccie相连，所述第八与门的第二输入端与第十非门的输出端相连，所述第三选择器的第一输入端与PWM波参考信号相连，所述第三选择器的第二输入端与低电平信号相连，所述第三选择器的选择控制端与第八与门的输出端相连，所述第九与门的第一输入端与控制位ccie相连，所述第九与门的第二输入端与控制位ccine相连，所述第四选择器的第一输入端与前死区插入输出逻辑电路相连，所述第四选择器的第二输入端与第三选择器的输出端相连，所述第四选择器的选择控制端与第九与门的输出端相连，所述第一同或门的第一输入端与控制位ccip相连，所述第一同或门的第二输入端与第四选择器的输出端相连，所述第十二非门的输入端与前刹车状态信号产生逻辑电路相连，所述第五选择器的选择控制端与第十二非门的输出端相连，所述第五选择器的第一输入端与第一同或门的输出端相连，所述第五选择器的第二输入端与低电平信号相连，所述第六选择器的第一输入端与第四或门的输出端相连，所述第六选择器的第二输入端与第五选择器的输出端相连，所述第六选择器的选择控制端与前刹车状态信号产生逻辑电路相连，所述第七选择器的第一输入端与控制位ccip相连，所述第七选择器的第二输入端与第六选择器的输出端相连，所述第七选择器的选择控制端与前刹车状态信号产生逻辑电路相连，所述第八选择器的第一输入端与第七选择器的输出端相连，所述第八选择器的第二输入端与低电平信号相连，所述第八选择器的选择控制端与前死区使能信号产生逻辑电路相连；

所述后刹车和后死区插入控制输出逻辑电路包括第二十非门、第三异或门、第二十一非门、第四异或门、第十八与门、第十选择器、第二十三非门、第二十一与门、第十一选择器、第二十二与门、第十二选择器、第二同或门、第二十二非门、第二十与门、第十九与门、第八或门、第二十四非门、第十三选择器、第十四选择器、第十五选择器和第十六选择器；

所述第二十非门的输入端与控制位ccip相连，所述第三异或门的第一输入端与控制位oisi相连，所述第三异或门的第二输入端与第二十非门的输出端相连，所述第二十一非门的输入端与控制位ccinp相连，所述第四异或门的第一输入端与控制位oisin相连，所述第四异或门的第二输入端与第二十一非门的输出端相连，所述第十八与门的第一输入端与第三异或门的输出端相连，所述第十八与门的第二输入端与第四异或门的输出端相连，所述第十选择器的第一输入端与低电平信号相连，所述第十选择器的第二输入端与控制位oisin相连，所述第十选择器的选择控制端与第十八与门的输出端相连，所述第二十二非门的输入端与后死区插入输出逻辑电路相连，所述第二十与门的第一输入端与后死区插入输出逻辑电路相连，所述第二十与门的第二输入端与第十选择器的输出端相连，所述第十九与门的第一输入端与第二十二非门的输出端相连，所述第十九与门的第二输入端与控制位ccinp相连，所述第八或门的第一输入端与第十九与门的输出端相连，所述第八或门的第二输入端与第二十与门的输出端相连，所述第二十三非门的输入端与控制位ccie相连，所述第二十一与门的第一输入端与控制位ccine相连，所述第二十一与门的第二输入端与第二十三非门的输出端相连，所述第十一选择器的第一输入端与PWM波参考信号相连，所述第十一选择器的第二输入端与低电平信号相连，所述第十一选择器的选择控制端与第二十一与门的输出端相连，所述第二十二与门的第一输入端与控制位ccie相连，所述第二十二与门的第二输入端与控制位ccine相连，所述第十二选择器的第一输入端与后死区插入输出逻辑电路相连，所述第十二选择器的第二输入端与第十一选择器的输出端相连，所述第十二选择器的选择控制端与第二十二与门的输出端相连，所述第二同或门的第一输入端与控制位ccinp相连，所述第二同或门的第二输入端与第十二选择器的输出端相连，所述第二十四非门的输入端与后刹车状态信号产生逻辑电路相连，所述第十三选择器的选择控制端与第二十四非门的输出端相连，所述第十三选择器的第一输入端与第二同或门的输出端相连，所述第十三选择器的第二输入端与低电平信号相连，所述第十四选择器的第一输入端与第八或门的输出端相连，所述第十四选择器的第二输入端与第十三选择器的输出端相连，所述第十四选择器的选择控制端与后刹车状态信号产生逻辑电路相连，所述第十五选择器的第一输入端与控制位ccinp相连，所述第十五选择器的第二输入端与第十四选择器的输出端相连，所述第十五选择器的选择控制端与后刹车状态信号产生逻辑电路相连，所述第十六选择器的第一输入端与第十五选择器的输出端相连，所述第十六选择器的第二输入端与低电平信号相连，所述第十六选择器的选择控制端与后死区使能信号产生逻辑电路相连。

7.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述互补输出电路还包括前死区寄存器，所述前死区寄存器用于配置前死区分频计数器应计数的周期数值、配置前死区计数器的死区计数个数值。

8.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述互补输出电路还包括前刹车寄存器，所述前刹车寄存器用于配置前刹车输入的控制位。

9.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述互补输出电路还包括后死区寄存器，所述后死区寄存器用于配置后死区分频计数器应计数的周期数值、配置后死区计数器的死区计数个数值。

10.如权利要求1所述的带刹车功能的死区可配置互补输出电路，其特征在于，所述互补输出电路还包括后刹车寄存器，所述后刹车寄存器用于配置后刹车输入的控制位。

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