CN115219884A - 芯片分析方法、装置、电子设备及存储介质 - Google Patents
芯片分析方法、装置、电子设备及存储介质 Download PDFInfo
- Publication number
- CN115219884A CN115219884A CN202211140653.0A CN202211140653A CN115219884A CN 115219884 A CN115219884 A CN 115219884A CN 202211140653 A CN202211140653 A CN 202211140653A CN 115219884 A CN115219884 A CN 115219884A
- Authority
- CN
- China
- Prior art keywords
- failure
- weak
- candidate
- layer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004458 analytical method Methods 0.000 title claims abstract description 219
- 238000003860 storage Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 50
- 230000006870 function Effects 0.000 claims description 24
- 230000004807 localization Effects 0.000 claims description 23
- 238000012216 screening Methods 0.000 claims description 16
- 238000004590 computer program Methods 0.000 claims description 10
- 239000000523 sample Substances 0.000 claims description 8
- 238000012038 vulnerability analysis Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 23
- 239000002184 metal Substances 0.000 description 10
- 238000013461 design Methods 0.000 description 9
- 238000012545 processing Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000005336 cracking Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000009614 chemical analysis method Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004940 physical analysis method Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本公开提供一种芯片分析方法、装置、电子设备及存储介质，旨在提升芯片分析效率。其中，芯片分析方法包括：获得芯片的失效定位结果和DFM模型针对芯片生成的薄弱分析结果，失效定位结果包括可疑失效层和每个可疑失效层中的可疑失效位置，薄弱分析结果包括薄弱层和每个薄弱层中的薄弱位置；针对指向同一层芯片结构的可疑失效层和薄弱层，进行可疑失效位置和薄弱位置的比较，并根据可疑失效位置和薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。本公开中，通过结合失效定位结果和薄弱分析结果，对可疑失效位置进行筛选，可以准确缩小可疑失效位置的范围，有利于减少后续分析流程的分析量，提升分析效率。
Description
技术领域
本公开涉及芯片技术领域，尤其涉及一种芯片分析方法、装置、电子设备及存储介质。
背景技术
在芯片技术领域中，当芯片发生良率失效后，通常会对芯片进行定位分析，从而确定出芯片中可能发生失效的芯片结构层和芯片结构层中可能发生失效的位置，例如可能发生失效的位置是某个芯片结构层中的两条金属线。接着再针对确定出的每个芯片结构层和每个可能发生失效的位置，通过对芯片进行失效分析，以检测每个芯片结构层和每个可能发生失效的位置实际是否失效，从而锁定芯片中的实际失效位置。
然而由于定位分析技术的原因，定位分析阶段难以精确地确定出实际失效位置，因此定位分析阶段通常会输出很多个可能的失效层和失效位置，这导致在失效分析阶段，需要针对很多个可能的失效位置执行大量的失效分析过程，进而导致实际失效位置的确定效率低且浪费大量资源。
发明内容
本公开的目的是提供一种芯片失效分析方法、装置、电子设备及存储介质，旨在提升芯片分析的分析效率。
根据本公开的一个方面，提供一种芯片分析方法，该方法包括：
获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置；
针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
可选地，失效定位结果还包括每个可疑失效位置的失效原因，第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因；
根据根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置，包括：针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，目标失效原因为存在重叠的可疑失效位置的失效原因，目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将存在重叠的可疑失效位置确定为候选失效位置。
可选地，芯片分析方法还包括：
获得第二DFM模型针对芯片生成的第二薄弱分析结果，第二薄弱分析结果包括芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因；
针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较，其中，候选失效层是指候选失效位置对应的可疑失效层；
根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的优先级，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其优先级高于其余候选失效位置的优先级，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
可选地，芯片分析方法还包括：
根据每个候选失效位置的失效原因，确定每种失效原因在所有候选失效位置的所有失效原因中的占比；
根据每种失效原因的占比，确定每个候选失效位置的优先级，其中，失效原因的占比越高，该失效原因对应的候选失效位置的优先级越高，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
可选地，每个可疑失效位置包括一个可疑失效结构的版图范围；每个第一薄弱位置包括一个薄弱结构的版图范围；
针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，包括：针对指向同一层芯片结构的可疑失效层和第一薄弱层，对该可疑失效层中的可疑失效结构的版图范围和该第一薄弱层中的薄弱结构的版图范围进行叠加，确定是否存在版图范围重叠。
可选地，在确定候选失效位置后，芯片分析方法还包括：针对候选失效位置进行失效分析，以判断候选失效位置是否是实际失效位置。
可选地，芯片分析方法还包括：在根据失效分析没有判断出候选失效位置是否是实际失效位置的情况下，控制纳米探针对候选失效位置处的元器件进行检测，以判断候选失效位置是否是实际失效位置。
可选地，第一DFM模型是一种具有图形匹配热点分析功能的DFM模型，第一薄弱分析结果是基于图形匹配热点分析功能得到的结果。
根据本公开的另一方面，还提供一种芯片分析方法，该芯片包括多个芯片结构层，该方法包括：
获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括一个或多个芯片结构层中的可疑失效位置在平面上的投影位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置；
根据每个第一薄弱层中的第一薄弱位置与投影位置的重叠情况，确定芯片的候选失效位置，并根据每个候选失效位置对应的第一薄弱位置所在的第一薄弱层，确定每个候选失效位置对应的候选失效层。
可选地，失效定位结果还包括每个投影位置的失效原因，第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因；
根据每个第一薄弱层中的第一薄弱位置与投影位置的重叠情况，确定芯片的候选失效位置，包括：
将每个第一薄弱层中的第一薄弱位置与投影位置进行比较，在第一薄弱位置与投影位置存在重叠，且该第一薄弱位置的第一薄弱原因与该投影位置的失效原因匹配的情况下，根据该第一薄弱位置和/或该投影位置，确定芯片的候选失效位置。
可选地，该方法还包括：
获得第二DFM模型针对芯片生成的第二薄弱分析结果，第二薄弱分析结果包括芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因；
针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较；
根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置对应的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的置信度，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其置信度高于其余候选失效位置的置信度。
可选地，该方法还包括：
根据每个候选失效位置对应的失效原因，确定每种失效原因在所有候选失效位置对应的所有失效原因中的占比；
根据每种失效原因的占比，确定每个候选失效位置的置信度，其中，失效原因的占比越高，该失效原因对应的候选失效位置的置信度越高。
根据本公开的另一方面，还提供一种芯片分析装置，该装置包括：
数据获取模块，用于获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置；
位置筛选模块，用于针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
可选地，失效定位结果还包括每个可疑失效位置的失效原因，第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因；
位置筛选模块在根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置时，具体用于：针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，目标失效原因为存在重叠的可疑失效位置的失效原因，目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将存在重叠的可疑失效位置确定为候选失效位置。
可选地，数据获取模块还用于：获得第二DFM模型针对芯片生成的第二薄弱分析结果，第二薄弱分析结果包括芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因；
芯片分析装置还包括：
优先级确定模块，用于针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较，其中，候选失效层是指候选失效位置对应的可疑失效层；根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的优先级，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其优先级高于其余候选失效位置的优先级，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
可选地，芯片分析装置还包括：
优先级确定模块，用于根据每个候选失效位置的失效原因，确定每种失效原因在所有候选失效位置的所有失效原因中的占比；根据每种失效原因的占比，确定每个候选失效位置的优先级，其中，失效原因的占比越高，该失效原因对应的候选失效位置的优先级越高，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
可选地，每个可疑失效位置包括一个可疑失效结构的版图范围；每个第一薄弱位置包括一个薄弱结构的版图范围；
位置筛选模块在针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较时，具体用于：针对指向同一层芯片结构的可疑失效层和第一薄弱层，对该可疑失效层中的可疑失效结构的版图范围和该第一薄弱层中的薄弱结构的版图范围进行叠加，确定是否存在版图范围重叠。
可选地，芯片分析装置还包括：
失效分析模块，用于在位置筛选模块确定候选失效位置后，针对候选失效位置进行失效分析，以判断候选失效位置是否是实际失效位置。
可选地，芯片分析装置还包括：
探针控制模块，用于在失效分析模块没有判断出候选失效位置是否是实际失效位置的情况下，控制纳米探针对候选失效位置处的元器件进行检测，以判断候选失效位置是否是实际失效位置。
可选地，第一DFM模型是一种具有图形匹配热点分析功能的DFM模型，第一薄弱分析结果是基于图形匹配热点分析功能得到的结果。
根据本公开的另一方面，还提供一种电子设备，该电子设备包括：处理器、存储器以及总线，其中，存储器存储有处理器可执行的机器可读指令，当电子设备运行时，处理器与存储器之间通过总线通信，机器可读指令被处理器执行时实现如上任一芯片分析方法。
根据本公开的另一方面，还提供一种存储介质，该存储介质上存储有计算机程序，计算机程序被处理器运行时实现如上任一芯片分析方法。
附图说明
图1是本公开一实施例提供的芯片分析方法的流程示意图；
图2是本公开一实施例提供的位置比较示意图；
图3是本公开另一实施例提供的芯片分析方法的流程示意图；
图4是本公开另一实施例提供的芯片分析方法的流程示意图；
图5是本公开另一实施例提供的芯片分析方法的流程示意图；
图6是本公开另一实施例提供的芯片分析方法的流程示意图；
图7是本公开一实施例提供的芯片分析装置的结构示意图；
图8是本公开一实施例提供的电子设备的结构框图。
具体实施方式
在介绍本公开实施例之前，应当说明的是：本公开部分实施例被描述为处理流程，虽然流程的各个操作步骤可能被冠以顺序的步骤编号，但是其中的操作步骤可以被并行地、并发地或者同时实施。
本公开实施例中可能使用了术语“第一”、“第二”等等来描述各个特征，但是这些特征不应当受这些术语限制。使用这些术语仅仅是为了将一个特征与另一个特征进行区分。
本公开实施例中可能使用了术语“和/或”，“和/或”包括其中一个或更多所列出的相关联特征的任意和所有组合。
应当理解的是，当描述两个部件的连接关系或通信关系时，除非明确指明两个部件之间直接连接或直接通信，否则，两个部件的连接或通信可以理解为直接连接或通信，也可以理解为通过中间部件间接连接或通信。
为了使本公开实施例中的技术方案及优点更加清楚明白，以下结合附图对本公开的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本公开的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
本公开的目的是提供一种芯片分析方案，旨在提升芯片失效位置和失效原因的查找效率。
参考图1，图1是本公开一实施例提供的芯片分析方法的流程示意图。如图1所示，该芯片分析方法包括以下步骤：
S110：获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置。
本公开中，可疑失效层可以理解为：多个芯片结构层中可能存在失效点的芯片结构层。可疑失效层中的可疑失效位置可以理解为：可疑失效层中失效点可能所在的位置。而失效点可以理解为：芯片中发生故障的位置，例如某个芯片结构层中的两条金属线发生桥接（bridge），则这两条金属线可以理解成失效点。需要说明的是，本公开对于可疑失效层和可疑失效位置的定义不做限定，但通过失效定位方法所获得的结果，应当被视为可疑失效层和可疑失效位置。
本公开中，薄弱层可以理解为：多个芯片结构层中可能存在设计缺陷点/设计薄弱点的芯片结构层。薄弱层中的薄弱位置可以理解为：薄弱层中缺陷点/薄弱点可能所在的位置。需要说明的是，本公开对于薄弱层和薄弱位置的定义不做限定，但通过DFM模型所获得的分析结果，应当被视为薄弱层和薄弱位置。
本公开中，DFM（Design for manufacturability）是指可制造性设计，第一DFM模型是指一种可制造性设计模型。
本公开中，执行芯片分析方法的装置可以是一种电子设备，例如笔记本电脑、台式电脑、或者专用分析设备等，需要说明的是，本公开对于执行芯片分析方法的装置，不做限定。为便于说明，以下将执行芯片分析方法的装置简称为执行装置。
在一些实施例中，执行装置自身具有对芯片的失效定位能力，执行装置可以在对芯片执行失效定位操作后，获得失效定位结果。或者，执行装置自身运行有第一DFM模型，执行装置通过运行第一DFM模型，获得第一薄弱分析结果。
在一些实施例中，执行装置也可以接收其他装置发送的失效定位结果和第一薄弱分析结果，从而获得失效定位结果和第一薄弱分析结果。或者，执行装置也可以接收用户输入的失效定位结果和第一薄弱分析结果，从而获得失效定位结果和第一薄弱分析结果。
需要说明的是，本公开对于执行装置如何获得失效定位结果和第一薄弱分析结果，不做限定。
在一些实施例中，对芯片的失效定位方法包括但不限于：微光显微镜定位方法、聚焦离子束定位方法、或者DFT(Design for test)工具对低良率的诊断分析（例如Mbistdiagonosis, scan diagonosis等等）。需要说明的，本公开对于失效定位的具体方法，不做限定。
S120：针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
本公开中，如果一个可疑失效层和一个第一薄弱层是芯片中的同一层，则该可疑失效层和该第一薄弱层即是：指向同一层芯片结构的可疑失效层和第一薄弱层。为便于理解，示例性地，假设芯片包括M1、M2、M3、M4、M5以及M6共6层芯片结构。在该芯片的失效定位结果中有一个可疑失效层是M2层，在该芯片的第一薄弱分析结果中有一个第一薄弱层也是M2层，则该可疑失效层和该第一薄弱层即是：指向同一层芯片结构层（即M2层）的可疑失效层和第一薄弱层。
值得说明的是，本公开中，可疑失效位置是指失效点可能所在的位置，而第一薄弱位置是指设计缺陷点/设计薄弱点可能所在的位置。如果一个位置既属于可疑失效位置，又属于薄弱位置，则该位置更有可能是实际失效位置。因此本公开通过对同一层中的可疑失效位置和第一薄弱位置进行比较，并根据两者的重叠情况，对可疑失效位置进行筛选，有利于快速筛选出既可能存在失效、又可能存在设计缺陷/薄弱的位置，从而有利于提升芯片分析效率。
为便于理解，参考图2，图2是本公开一实施例提供的位置比较示意图。如图2所示，可疑失效层M2中的可疑失效位置包括A1、A2、A3、A4、A5以及A6，第一薄弱层M2中的第一薄弱位置包括B1、B2、B3以及B4，通过叠图对比可知，可疑失效位置A1与第一薄弱位置B1存在重叠，可疑失效位置A2与第一薄弱位置B2存在重叠，可疑失效位置A3与第一薄弱位置B3存在重叠，其余的可疑失效位置与第一薄弱位置不存在重叠。如此，可以将可疑失效位置A1、A2以及A3确定为候选失效位置。
在一些实施例中，每个可疑失效位置包括一个可疑失效结构的版图范围；每个第一薄弱位置包括一个薄弱结构的版图范围。
步骤S120中，在针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较时，具体可以针对指向同一层芯片结构的可疑失效层和第一薄弱层，对该可疑失效层中的可疑失效结构的版图范围和该第一薄弱层中的薄弱结构的版图范围进行叠加，确定是否存在版图范围重叠。
其中，可疑失效结构的版图范围是指：可疑失效结构在芯片结构层中所占据的位置，或者也可以理解成：可疑失效结构在芯片结构层平面上的投影。同样地，薄弱结构的版图范围是指：薄弱结构在芯片结构层中所占据的位置，或者也可以理解成：薄弱结构在芯片结构层平面上的投影。为便于理解，假设失效定位结果中，可疑失效层M2中的两根金属线发生了桥接（bridge），则这两根金属线作为可疑失效结构，这两根金属线在芯片结构层上所占据的位置（或者这两根金属线在芯片结构层平面上的投影）作为两根金属线的版图范围。
具体实现时，执行装置获得的失效定位结果和第一薄弱分析结果可以均为GDS格式的版图，执行装置在获得失效定位结果和第一薄弱分析结果后，可以自动对两者进行叠加对比。
或者，失效定位结果除了包括可疑失效结构的版图范围以外，还包括可疑失效结构的坐标点（比如可疑失效结构中心的坐标点），第一薄弱分析结果除了包括薄弱结构的版图范围以外，还包括薄弱结构的坐标点（比如薄弱结构中心的坐标点）。用户可以根据可疑失效结构的坐标点和薄弱结构的坐标点，对版图进行拖动操作。执行装置可以接收用户的拖动操作，从而将失效定位结果的版图和第一薄弱分析结果的版图对齐，然后进行叠加分析，从而判断可疑失效结构的版图范围和薄弱结构的版图范围是否存在重叠。
在一些实施例中，失效定位结果还可以包括每个可疑失效位置的失效原因，第一薄弱分析结果也可以包括每个第一薄弱位置的第一薄弱原因。
示例性地，每个可疑失效位置的失效原因可能是以下多种原因中的一种或几种：开路、互连线缺失、腐蚀、机械损伤/划伤、键合开路、金属化开路、互连裂隙、晶粒破裂、短路、表面污染、金属毛刺、绝缘层空洞、漏电、接合不良、或者氧化层击穿。
示例性地，每个第一薄弱位置的第一薄弱原因可能是以下多种原因中的一种或几种：开路、互连线缺失、腐蚀、机械损伤/划伤、键合开路、金属化开路、互连裂隙、晶粒破裂、短路、表面污染、金属毛刺、绝缘层空洞、漏电、接合不良、或者氧化层击穿。
上述步骤S120中，在根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置时，具体可以通过以下方式进行筛选：针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，目标失效原因为存在重叠的可疑失效位置的失效原因，目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将存在重叠的可疑失效位置确定为候选失效位置。
在一些实施例中，如果失效原因和第一薄弱原因相同，则第一失效原因和第一薄弱原因匹配。为便于理解，示例地，假设可疑失效层M2中的A1位置是一个可疑失效位置，其失效原因是开路。又假设第一薄弱层M2中的B1位置是一个第一薄弱位置，其第一薄弱原因也是开路，并且B1位置与A1位置存在重叠区域。则对于存在重叠的A1位置和B1位置而言，由于A1位置的失效原因与B1位置的第一薄弱原因相同，因此两者是匹配的，从而将A1位置筛选为候选失效位置。
在另一些实施例中，如果失效原因和第一薄弱原因相同或相关，则第一失效原因和第一薄弱原因匹配。为便于理解，示例地，假设可疑失效层M2中的A2位置是一个可疑失效位置，其失效原因是互连线缺失。又假设第一薄弱层M2中的B2位置是一个第一薄弱位置，其第一薄弱原因是开路，并且A2位置与B2位置存在重叠区域。则对于存在重叠的A2位置和B2位置而言，由于B2位置的第一薄弱原因是开路，而A2位置的失效原因“互连线缺失”也是一种开路，因此两者是相关的，进而说明两者是匹配的。如此，将A2位置筛选为候选失效位置。
又假设可疑失效层M2中的A3位置是一个可疑失效位置，其失效原因是短路，第一薄弱层M2中的B3位置是一个第一薄弱位置，其第一薄弱原因是互连线缺失，并且A3位置与B3位置存在重叠区域。然而对于存在重叠的A3位置和B3位置而言，B3位置的失效原因“互连线缺失”是一种开路，而A3位置的第一薄弱原因是短路，两者是不相关的，进而说明两者是不匹配的。如此，不会将A3位置筛选为候选失效位置。
值得说明的是，本公开中，在筛选可疑失效位置期间，进一步考虑失效原因和薄弱原因，只有存在重叠且原因匹配的可疑失效位置才会被筛选出，从而可以提高筛选精准度。
在一些实施例中，为了进一步提升芯片分析效率，还可以根据第二DFM模型的薄弱分析结果，对候选失效位置进行优先级排序，并按照候选失效位置的优先级，依次对候选失效位置进行分析，从而提高问题锁定效率。
参考图3，图3是本公开另一实施例提供的芯片分析方法的流程示意图。如图3所示，该芯片分析方法包括以下步骤：
S310：获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置。
S320：针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，目标失效原因为存在重叠的可疑失效位置的失效原因，目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将存在重叠的可疑失效位置确定为候选失效位置。
对于步骤S310和S320的具体说明，请参见上述实施例，为避免重复，此处不再赘述。
S330：获得第二DFM模型针对芯片生成的第二薄弱分析结果，第二薄弱分析结果包括芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因。
本公开中，第二DFM模型和第一DFM模型是两种不同类型的DFM模型。或者，第二DFM模型和第一DFM模型是DFM模型中的不同功能。或者，第二DFM模型和第一DFM模型是DFM模型中的不同算法。
为便于理解，示例地，第一DFM模型为DFM模型的图形匹配（pattern match）功能，第二DFM模型为DFM模型的CMP（化学机械研磨制程）建模薄弱点预测功能。或者示例地，第一DFM模型为DFM模型的图形匹配（pattern match）功能，第二DFM模型为DFM模型的Litho（光刻制程）建模薄弱点预测功能。
在一些实施例中，执行装置自身运行有第二DFM模型，执行装置通过运行第二DFM模型，直接获得第二薄弱分析结果。
在另一些实施例中，执行装置也可以接收其他装置发送的第二薄弱分析结果，从而获得第二薄弱分析结果。或者，执行装置也可以接收用户输入的第二薄弱分析结果，从而获得第二薄弱分析结果。
需要说明的是，本公开对于执行装置如何获得第二薄弱分析结果，不做限定。
在一些实施例中，执行装置可以在接收到用户输入的预设指令后，才获取第二薄弱分析结果。
在另一些实施例中，执行装置也可以在执行完上述步骤S320后，判断筛选出的候选失效位置的数量是否超过预设数量，如果超过，则自动获取第二薄弱分析结果，并执行如下步骤S340和S350。
S340：针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较，其中，候选失效层是指候选失效位置对应的可疑失效层。
本公开中，针对已经筛选出的候选失效位置，将候选失效位置所在的可疑失效层视为候选失效层。本公开可以按照与步骤S120相同的方式，对候选失效位置和第二薄弱位置进行比较，即针对同一芯片结构层的候选失效层和第二薄弱层，判断候选失效位置和第二薄弱位置是否存在重叠。
S350：根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的优先级，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其优先级高于其余候选失效位置的优先级。
本公开中，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
为便于理解，沿用上述示例，候选失效层M2中的A1位置和A2位置是被筛选出的候选失效位置，其中A1位置的失效原因是开路，A2位置的失效原因是互连线缺失。又假设在第二DFM模型的第二薄弱分析结果中，M2层是一个第二薄弱层，第二薄弱层M2中的第二薄弱位置包括C1、C2以及C3。通过比较，仅A1位置与C1位置存在重叠，且A1位置的失效原因和C1位置的第二薄弱原因均为开路，A2位置与第二薄弱位置不存在重叠。因此，将A1位置的优先级设置为最高等级，将A2位置的优先级设置为次高等级。
值得说明的是，本公开通过利用第二DFM模型的薄弱分析结果，对候选失效位置进行优先级排序，对于失效定位结果、第一薄弱分析结果、第二薄弱分析结果这三者均关注且原因匹配的位置，设置较高的优先级，并在后续进行失效分析时优先对该位置进行分析。如此，更有可能在分析前几个候选失效位置后，就找出实际的失效位置和原因，从而进一步提升了芯片分析效率。
以上，本公开结合图3，提供了一种更高效的芯片分析方法。以下，本公开结合图4，提供另一种更高效的芯片分析方法。
参考图4，图4是本公开另一实施例提供的芯片分析方法的流程示意图。如图4所示，该芯片分析方法包括以下步骤：
S410：获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置。
S420：针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，目标失效原因为存在重叠的可疑失效位置的失效原因，目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将存在重叠的可疑失效位置确定为候选失效位置。
对于步骤S410和S420的具体说明，请参见上述实施例，为避免重复，此处不再赘述。
S430：根据每个候选失效位置的失效原因，确定每种失效原因在所有候选失效位置的所有失效原因中的占比。
为便于理解，示例地，假设通过上述步骤S420，总共筛选出8个候选失效位置，8个候选失效位置的失效原因分别是：开路、开路、短路、开路、漏电、开路、短路、开路。可见，8个失效原因中，“开路”这种失效原因的占比等于5/8，“短路”这种失效原因的占比等于2/8，“漏电”这种失效原因的占比等于1/8。
S440：根据每种失效原因的占比，确定每个候选失效位置的优先级，其中，失效原因的占比越高，该失效原因对应的候选失效位置的优先级越高。
本公开中，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
为便于理解，沿用上述示例，由于在8个失效原因中，“开路”的占比最高，“短路”的占比次之，“漏电”的占比最低。因此，可以将失效原因为“开路”的5个候选失效位置的优先级设置为最高等级，将失效原因为“短路”的2个候选失效位置的优先级设置为次高等级，将失效原因为“漏电”的1个候选失效位置的优先级设置为最低等级。
值得说明的是，如果某种失效原因的占比较高，则芯片因该种失效原因而发生失效的可能性通常较大。因此本公开中，基于失效原因的占比，对多个候选失效位置进行优先级排序，并根据优先级排序，依次对候选失效位置进行分析。如此，更有可能在分析前几个候选失效位置后，就找出实际的失效位置和原因，从而进一步提升了芯片分析效率。
参考图5，图5是本公开另一实施例提供的芯片分析方法的流程示意图。如图5所示，该芯片分析方法包括以下步骤：
S510：获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置。
S520：针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
对于步骤S510和S520的具体说明，请参见上述实施例，为避免重复，此处不再赘述。
S530：针对候选失效位置进行失效分析，以判断候选失效位置是否是实际失效位置。
在一些实施例中，失效分析（FA）可以是有损分析方法、无损分析方法、物理分析方法或者化学分析方法。需要说明的是，本公开对于失效分析的具体方法不做限定。
在一些实施例中，本公开的执行装置可以与执行失效分析的设备连接，在上述步骤S530中，执行装置通过向执行失效分析的设备发送指令，从而指示该设备对芯片中的候选失效位置执行失效分析。
S540：在根据失效分析没有判断出候选失效位置是否是实际失效位置的情况下，控制纳米探针对候选失效位置处的元器件进行检测，以判断候选失效位置是否是实际失效位置。
本公开中，如果在上述步骤S530中没能确定出实际失效位置，则可以通过控制纳米探针对候选失效位置处的元器件做进一步检测，从而检测出实际失效位置。
在一些实施例中，可以在针对全部候选失效位置均进行失效分析后，如果没有确定出任何一个实际失效位置，则控制纳米探针对各个候选失效位置处的元器件进行检测。
或者在一些实施例中，也可以针对每一个候选失效位置，如果通过步骤S530没能确定出该候选失效位置是否是实际失效位置，则可以控制纳米探针对该候选失效位置处的元器件进行检测。
参考图6，图6是本公开另一实施例提供的芯片分析方法的流程示意图。如图6所示，该芯片分析方法包括以下步骤：
S610：获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括一个或多个芯片结构层中的可疑失效位置在平面上的投影位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置。
在一些实施例中，对芯片的失效定位方法可以是热激光定位方法。通过热激光定位方法，可以确定芯片内的各个可疑失效位置在平面上的投影位置，但是不能确定出每个可疑失效位置具体在芯片的哪一层。其中，所述平面是指：平行于芯片上表面（或下表面）的平面。
S620：根据每个第一薄弱层中的第一薄弱位置与投影位置的重叠情况，确定芯片的候选失效位置，并根据每个候选失效位置对应的第一薄弱位置所在的第一薄弱层，确定每个候选失效位置对应的候选失效层。
在一些实施例中，可疑将每个第一薄弱层中的第一薄弱位置与投影位置进行比较，将与投影位置存在重叠的第一薄弱位置确定为芯片的可疑失效位置（或者将与第一薄弱位置存在重叠的投影位置确定为芯片的可疑失效位置，或者将第一薄弱位置与投影位置的重叠部分确定为芯片的可疑失效位置）。此外，还将该第一薄弱位置对应的第一薄弱层确定为该可疑失效位置对应的可疑失效层。
为便于理解，示例性地，假设投影位置包括：D1、D2、D3、D4、D5、D6以及D7，又假设在将第一薄弱层M2中的第一薄弱位置与各个投影位置进行比较时，确定第一薄弱层M2中的第一薄弱位置B1与投影位置D1存在重叠，则将第一薄弱位置B1（或者投影位置D1，或者第一薄弱位置B1与投影位置D1的重叠部分）确定为芯片的可疑失效位置，并将第一薄弱层M2确定为该可疑失效位置对应的可疑失效层。
在另一些实施例中，失效定位结果还包括每个投影位置的失效原因，第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因。在确定芯片的候选失效位置时，可以将每个第一薄弱层中的第一薄弱位置与投影位置进行比较，在第一薄弱位置与投影位置存在重叠，且该第一薄弱位置的第一薄弱原因与该投影位置的失效原因匹配的情况下，根据该第一薄弱位置和/或该投影位置，确定芯片的候选失效位置。
为便于理解，示例性地，假设投影位置包括：D1、D2、D3、D4、D5、D6以及D7。又假设在将第一薄弱层M2中的第一薄弱位置与各个投影位置进行比较时，确定第一薄弱层M2中的第一薄弱位置B1与投影位置D1存在重叠。在此情况下，接着判断第一薄弱位置B1的第一薄弱原因与投影位置D1的失效原因是否匹配。假设第一薄弱位置B1的第一薄弱原因为开路，而投影位置D1的失效原因为短路，则两个原因并不匹配，因此不会根据第一薄弱位置B1和/或投影位置D1确定芯片的候选失效位置。或者假设第一薄弱位置B1的第一薄弱原因为开路，而投影位置D1的失效原因也为开路，则两个原因匹配，因此会根据第一薄弱位置B1和/或投影位置D1确定芯片的候选失效位置。例如将第一薄弱位置B1确定为芯片的候选失效位置，或者将投影位置D1确定为芯片的候选失效位置，或者将第一薄弱位置B1和投影位置D1的重叠部分确定为候选失效位置。
在一些实施例中，还可以获得第二DFM模型针对芯片生成的第二薄弱分析结果，第二薄弱分析结果包括芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因。针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较。根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置对应的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的置信度，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其置信度高于其余候选失效位置的置信度。
或者，在一些实施例中，也可以根据每个候选失效位置对应的失效原因，确定每种失效原因在所有候选失效位置对应的所有失效原因中的占比。根据每种失效原因的占比，确定每个候选失效位置的置信度，其中，失效原因的占比越高，该失效原因对应的候选失效位置的置信度越高。
其中，候选失效位置的置信度用于表征：该候选失效位置是实际失效位置的可能性。对于置信度的具体确定方式，可参考前述内容中确定优先级的方式，为避免重复，此处不做赘述。
以上，本公开通过实施例提供了一种或多种芯片分析方法。以下，本公开通过实施例提供一种或多种芯片分析装置。需要说明的是，由于芯片分析装置的原理与上述芯片分析方法相对应。因此为避免重复，以下对芯片分析装置仅做简要介绍，对于芯片分析装置的具体实施方式，可参见芯片分析方法的相关内容。
参考图7，图7是本公开一实施例提供的芯片分析装置的结构示意图。如图7所示，该芯片分析装置包括：
数据获取模块710，用于获得芯片的失效定位结果和第一DFM模型针对芯片生成的第一薄弱分析结果，失效定位结果包括芯片的可疑失效层和每个可疑失效层中的可疑失效位置，第一薄弱分析结果包括芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置。
位置筛选模块720，用于针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
在一些实施例中，失效定位结果还包括每个可疑失效位置的失效原因，第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因。
位置筛选模块720在根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置时，具体用于：针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，目标失效原因为存在重叠的可疑失效位置的失效原因，目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将存在重叠的可疑失效位置确定为候选失效位置。
在一些实施例中，数据获取模块710还用于：获得第二DFM模型针对芯片生成的第二薄弱分析结果，第二薄弱分析结果包括芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因。
如图7所示，在一些实施例中，芯片分析装置还可以包括：
优先级确定模块730，用于针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较，其中，候选失效层是指候选失效位置对应的可疑失效层；根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的优先级，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其优先级高于其余候选失效位置的优先级，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
或者，在另一些实施例中，优先级确定模块730用于根据每个候选失效位置的失效原因，确定每种失效原因在所有候选失效位置的所有失效原因中的占比；根据每种失效原因的占比，确定每个候选失效位置的优先级，其中，失效原因的占比越高，该失效原因对应的候选失效位置的优先级越高，优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
在一些实施例中，每个可疑失效位置包括一个可疑失效结构的版图范围；每个第一薄弱位置包括一个薄弱结构的版图范围。
位置筛选模块在针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较时，具体用于：针对指向同一层芯片结构的可疑失效层和第一薄弱层，对该可疑失效层中的可疑失效结构的版图范围和该第一薄弱层中的薄弱结构的版图范围进行叠加，确定是否存在版图范围重叠。
如图7所示，在一些实施例中，芯片分析装置还可以包括：
失效分析模块740，用于在位置筛选模块确定候选失效位置后，针对候选失效位置进行失效分析，以判断候选失效位置是否是实际失效位置。
如图7所示，在一些实施例中，芯片分析装置还可以包括：
探针控制模块750，用于在失效分析模块没有判断出候选失效位置是否是实际失效位置的情况下，控制纳米探针对候选失效位置处的元器件进行检测，以判断候选失效位置是否是实际失效位置。
在一些实施例中，第一DFM模型是一种具有图形匹配热点分析功能的DFM模型，所述第一薄弱分析结果是基于所述图形匹配热点分析功能得到的结果。
请参阅图8，图8是本公开一实施例提供的电子设备的结构框图，该电子设备800包括处理器810以及存储器820以及一个或多个应用程序，其中一个或多个应用程序被存储在存储器820中并被配置为由一个或多个处理器810执行，一个或多个程序配置用于执行上述芯片分析方法。
在一些实施例中，本公开中的电子设备800可以包括一个或多个如下部件：处理器810、存储器820、以及一个或多个应用程序，其中一个或多个应用程序可以被存储在存储器820中并被配置为由一个或多个处理器810执行，一个或多个程序配置用于执行如前述方法实施例所描述的方法。
处理器810可以包括一个或者多个处理核。处理器810利用各种接口和线路连接整个电子设备800内的各个部分，通过运行或执行存储在存储器820内的指令、程序、代码集或指令集，以及调用存储在存储器820内的数据，执行电子设备800的各种功能和处理数据。可选地，处理器810可以采用数字信号处理(DigitalSignalProcessing，DSP)、现场可编程门阵列(Field－ProgrammableGateArray，FPGA)、可编程逻辑阵列(ProgrammableLogicArray，PLA)中的至少一种硬件形式来实现。处理器810可集成中央处理器(CentralProcessingUnit，CPU)、图像处理器(GraphicsProcessingUnit，GPU)和调制解调器等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器810中，单独通过一块通信芯片进行实现。
存储器820可以包括随机存储器(RandomAccessMemory，RAM)，也可以包括只读存储器(Read-OnlyMemory)。存储器820可用于存储指令、程序、代码、代码集或指令集。存储器820可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于实现至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现上述各个方法实施例的指令等。存储数据区还可以存储电子设备800在使用中所创建的数据等。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备（系统）和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
最后应当说明的是:以上实施例仅用于说明本发明的技术方案而非对其保护范围的限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：本领域技术人员阅读本发明后依然可对发明的具体实施方式进行种种变更、修改或者等同替换，但这些变更、修改或者等同替换，均在发明待批的权利要求保护范围之内。
尽管已描述了本公开的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本公开范围的所有变更和修改。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。
Claims (22)
1.一种芯片分析方法，所述方法包括：
获得所述芯片的失效定位结果和第一DFM模型针对所述芯片生成的第一薄弱分析结果，所述失效定位结果包括所述芯片的可疑失效层和每个可疑失效层中的可疑失效位置，所述第一薄弱分析结果包括所述芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置；
针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
2.根据权利要求1所述的方法，所述失效定位结果还包括每个可疑失效位置的失效原因，所述第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因；
所述根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置，包括：
针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，所述目标失效原因为所述存在重叠的可疑失效位置的失效原因，所述目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将所述存在重叠的可疑失效位置确定为候选失效位置。
3.根据权利要求2所述的方法，所述方法还包括：
获得第二DFM模型针对所述芯片生成的第二薄弱分析结果，所述第二薄弱分析结果包括所述芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因；
针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较，其中，所述候选失效层是指所述候选失效位置对应的可疑失效层；
根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的优先级，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其优先级高于其余候选失效位置的优先级，所述优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
4.根据权利要求2所述的方法，所述方法还包括：
根据每个候选失效位置的失效原因，确定每种失效原因在所有候选失效位置的所有失效原因中的占比；
根据每种失效原因的所述占比，确定每个候选失效位置的优先级，其中，失效原因的所述占比越高，该失效原因对应的候选失效位置的优先级越高，所述优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
5.根据权利要求1所述的方法，每个可疑失效位置包括一个可疑失效结构的版图范围；每个第一薄弱位置包括一个薄弱结构的版图范围；
所述针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，包括：
针对指向同一层芯片结构的可疑失效层和第一薄弱层，对该可疑失效层中的可疑失效结构的版图范围和该第一薄弱层中的薄弱结构的版图范围进行叠加，确定是否存在版图范围重叠。
6.根据权利要求1所述的方法，在确定候选失效位置后，所述方法还包括：
针对所述候选失效位置进行失效分析，以判断所述候选失效位置是否是实际失效位置。
7.根据权利要求6所述的方法，所述方法还包括：
在根据所述失效分析没有判断出所述候选失效位置是否是实际失效位置的情况下，控制纳米探针对所述候选失效位置处的元器件进行检测，以判断所述候选失效位置是否是实际失效位置。
8.根据权利要求1所述的方法，所述第一DFM模型是一种具有图形匹配热点分析功能的DFM模型，所述第一薄弱分析结果是基于所述图形匹配热点分析功能得到的结果。
9.一种芯片分析方法，所述芯片包括多个芯片结构层，所述方法包括：
获得所述芯片的失效定位结果和第一DFM模型针对所述芯片生成的第一薄弱分析结果，所述失效定位结果包括一个或多个所述芯片结构层中的可疑失效位置在平面上的投影位置，所述第一薄弱分析结果包括所述芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置；
根据每个第一薄弱层中的第一薄弱位置与所述投影位置的重叠情况，确定所述芯片的候选失效位置，并根据每个候选失效位置对应的第一薄弱位置所在的第一薄弱层，确定每个候选失效位置对应的候选失效层。
10.根据权利要求9所述的方法，所述失效定位结果还包括每个投影位置的失效原因，所述第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因；
所述根据每个第一薄弱层中的第一薄弱位置与所述投影位置的重叠情况，确定所述芯片的候选失效位置，包括：
将每个第一薄弱层中的第一薄弱位置与所述投影位置进行比较，在第一薄弱位置与投影位置存在重叠，且该第一薄弱位置的第一薄弱原因与该投影位置的失效原因匹配的情况下，根据该第一薄弱位置和/或该投影位置，确定所述芯片的候选失效位置。
11.根据权利要求10所述的方法，所述方法还包括：
获得第二DFM模型针对所述芯片生成的第二薄弱分析结果，所述第二薄弱分析结果包括所述芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因；
针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较；
根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置对应的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的置信度，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其置信度高于其余候选失效位置的置信度。
12.根据权利要求10所述的方法，所述方法还包括：
根据每个候选失效位置对应的失效原因，确定每种失效原因在所有候选失效位置对应的所有失效原因中的占比；
根据每种失效原因的所述占比，确定每个候选失效位置的置信度，其中，失效原因的所述占比越高，该失效原因对应的候选失效位置的置信度越高。
13.一种芯片分析装置，所述装置包括：
数据获取模块，用于获得所述芯片的失效定位结果和第一DFM模型针对所述芯片生成的第一薄弱分析结果，所述失效定位结果包括所述芯片的可疑失效层和每个可疑失效层中的可疑失效位置，所述第一薄弱分析结果包括所述芯片的第一薄弱层和每个第一薄弱层中的第一薄弱位置；
位置筛选模块，用于针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较，并根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置。
14.根据权利要求13所述的装置，所述失效定位结果还包括每个可疑失效位置的失效原因，所述第一薄弱分析结果还包括每个第一薄弱位置的第一薄弱原因；
所述位置筛选模块在根据可疑失效位置和第一薄弱位置的重叠情况，从可疑失效位置中确定候选失效位置时，具体用于：针对存在重叠的可疑失效位置和第一薄弱位置，判断目标失效原因和目标第一薄弱原因是否匹配，所述目标失效原因为所述存在重叠的可疑失效位置的失效原因，所述目标第一薄弱原因为存在重叠的第一薄弱位置的第一薄弱原因；如果匹配，则将所述存在重叠的可疑失效位置确定为候选失效位置。
15.根据权利要求14所述的装置，所述数据获取模块还用于：
获得第二DFM模型针对所述芯片生成的第二薄弱分析结果，所述第二薄弱分析结果包括所述芯片的第二薄弱层、每个第二薄弱层中的第二薄弱位置、以及每个第二薄弱位置的第二薄弱原因；
所述装置还包括：
优先级确定模块，用于针对指向同一层芯片结构的候选失效层和第二薄弱层，进行候选失效位置和第二薄弱位置的比较，其中，所述候选失效层是指所述候选失效位置对应的可疑失效层；根据候选失效位置和第二薄弱位置的重叠情况，以及候选失效位置的失效原因和第二薄弱位置的第二薄弱原因的匹配情况，确定每个候选失效位置的优先级，其中，与第二薄弱位置存在重叠、且失效原因与第二薄弱原因相匹配的候选失效位置，其优先级高于其余候选失效位置的优先级，所述优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
16.根据权利要求14所述的装置，所述装置还包括：
优先级确定模块，用于根据每个候选失效位置的失效原因，确定每种失效原因在所有候选失效位置的所有失效原因中的占比；根据每种失效原因的所述占比，确定每个候选失效位置的优先级，其中，失效原因的所述占比越高，该失效原因对应的候选失效位置的优先级越高，所述优先级用于确定候选失效位置在失效分析期间的分析顺序，优先级越高的候选失效位置越先被分析。
17.根据权利要求13所述的装置，每个可疑失效位置包括一个可疑失效结构的版图范围；每个第一薄弱位置包括一个薄弱结构的版图范围；
所述位置筛选模块在针对指向同一层芯片结构的可疑失效层和第一薄弱层，进行可疑失效位置和第一薄弱位置的比较时，具体用于：针对指向同一层芯片结构的可疑失效层和第一薄弱层，对该可疑失效层中的可疑失效结构的版图范围和该第一薄弱层中的薄弱结构的版图范围进行叠加，确定是否存在版图范围重叠。
18.根据权利要求13所述的装置，所述装置还包括：
失效分析模块，用于在所述位置筛选模块确定候选失效位置后，针对所述候选失效位置进行失效分析，以判断所述候选失效位置是否是实际失效位置。
19.根据权利要求18所述的装置，所述装置还包括：
探针控制模块，用于在所述失效分析模块没有判断出所述候选失效位置是否是实际失效位置的情况下，控制纳米探针对所述候选失效位置处的元器件进行检测，以判断所述候选失效位置是否是实际失效位置。
20.根据权利要求13所述的装置，所述第一DFM模型是一种具有图形匹配热点分析功能的DFM模型，所述第一薄弱分析结果是基于所述图形匹配热点分析功能得到的结果。
21.一种电子设备，所述电子设备包括：处理器、存储器以及总线，所述存储器存储有所述处理器可执行的机器可读指令，当所述电子设备运行时，所述处理器与所述存储器之间通过所述总线通信，所述机器可读指令被所述处理器执行时实现如权利要求1至8或权利要求9至12任一项所述的方法。
22.一种存储介质，所述存储介质上存储有计算机程序，所述计算机程序被处理器运行时实现如权利要求1至8或权利要求9至12任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211140653.0A CN115219884B (zh) | 2022-09-20 | 2022-09-20 | 芯片分析方法、装置、电子设备及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211140653.0A CN115219884B (zh) | 2022-09-20 | 2022-09-20 | 芯片分析方法、装置、电子设备及存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115219884A true CN115219884A (zh) | 2022-10-21 |
| CN115219884B CN115219884B (zh) | 2022-12-13 |
Family
ID=83617779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211140653.0A Active CN115219884B (zh) | 2022-09-20 | 2022-09-20 | 芯片分析方法、装置、电子设备及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115219884B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060053357A1 (en) * | 2004-09-06 | 2006-03-09 | Janusz Rajski | Integrated circuit yield and quality analysis methods and systems |
| CN1797705A (zh) * | 2000-03-27 | 2006-07-05 | 日本电气株式会社 | 半导体器件生产系统和半导体器件生产方法 |
| CN101183399A (zh) * | 2007-11-16 | 2008-05-21 | 浙江大学 | 一种分析和提高半导体生产线的成品率的方法 |
| CN109799050A (zh) * | 2019-03-03 | 2019-05-24 | 中国人民解放军空军工程大学 | 一种bga封装电子芯片焊点振动失效过程中薄弱环节的定位方法 |
| CN113486622A (zh) * | 2021-06-29 | 2021-10-08 | 海光信息技术股份有限公司 | 一种芯片的失效分析方法及装置、电子设备、存储介质 |
| CN114460432A (zh) * | 2022-04-12 | 2022-05-10 | 胜科纳米(苏州)股份有限公司 | 一种半导体晶圆制造晶体管栅极硅氧化层失效的综合分析方法 |
-
2022
- 2022-09-20 CN CN202211140653.0A patent/CN115219884B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1797705A (zh) * | 2000-03-27 | 2006-07-05 | 日本电气株式会社 | 半导体器件生产系统和半导体器件生产方法 |
| US20060053357A1 (en) * | 2004-09-06 | 2006-03-09 | Janusz Rajski | Integrated circuit yield and quality analysis methods and systems |
| CN101183399A (zh) * | 2007-11-16 | 2008-05-21 | 浙江大学 | 一种分析和提高半导体生产线的成品率的方法 |
| CN109799050A (zh) * | 2019-03-03 | 2019-05-24 | 中国人民解放军空军工程大学 | 一种bga封装电子芯片焊点振动失效过程中薄弱环节的定位方法 |
| CN113486622A (zh) * | 2021-06-29 | 2021-10-08 | 海光信息技术股份有限公司 | 一种芯片的失效分析方法及装置、电子设备、存储介质 |
| CN114460432A (zh) * | 2022-04-12 | 2022-05-10 | 胜科纳米(苏州)股份有限公司 | 一种半导体晶圆制造晶体管栅极硅氧化层失效的综合分析方法 |
Non-Patent Citations (1)
| Title |
|---|
| 余应森等: "激光测距传感器芯片功能异常分析", 《失效分析与预防》 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115219884B (zh) | 2022-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101169465B (zh) | 基于模型化和非模型化错误的重复测试生成和诊断方法 | |
| US7320115B2 (en) | Method for identifying a physical failure location on an integrated circuit | |
| CN111897724B (zh) | 一种适用于云平台的自动化测试方法及装置 | |
| US9916235B2 (en) | Code failure locator | |
| CN107729235B (zh) | 定位代码缺陷生产者的方法、装置、设备及计算机可读介质 | |
| KR101996120B1 (ko) | 집적 회로를 진단하기 위한 시스템 및 방법 | |
| US20200394127A1 (en) | Fault detection using breakpoint value-based fingerprints of failing regression test cases | |
| WO2021249129A1 (zh) | 集成电路版图设计规则文件检查工具及检查方法 | |
| JP2010032295A (ja) | 半導体集積回路の故障解析方法及び故障解析装置 | |
| US8166337B2 (en) | Failure analysis apparatus | |
| TWI515445B (zh) | 診斷工具-一種增加良率提升製程之產量的方法 | |
| CN115219884B (zh) | 芯片分析方法、装置、电子设备及存储介质 | |
| JP2005346517A (ja) | 検証装置および検証方法 | |
| JP2000193725A (ja) | テストパタン生成方法および装置ならびにテストパタン生成プログラムを記録した記録媒体 | |
| US20140281719A1 (en) | Explaining excluding a test from a test suite | |
| CN116431522A (zh) | 一种低代码对象存储网关自动化测试方法及系统 | |
| CN106484625A (zh) | 一种基于通用测试软件开发平台测试子系统的方法 | |
| US7475369B1 (en) | Eliminate false passing of circuit verification through automatic detecting of over-constraining in formal verification | |
| KR20210001882A (ko) | 딥 러닝 칩을 검출하는 방법, 장치, 전자 기기 및 컴퓨터 저장 매체 | |
| CN111027057A (zh) | 一种芯片隐藏硬件的检测方法、装置及存储介质 | |
| CN112380127B (zh) | 测试用例回归方法、装置、设备和存储介质 | |
| TWI803353B (zh) | 晶圓檢測方法 | |
| JP2010072883A (ja) | プログラム検証装置、プログラム検証方法、及びプログラム | |
| CN113297069A (zh) | 一种基于目标驱动的软件测试方法和装置 | |
| CN118138366A (zh) | 一种漏洞扫描方法、设备、介质和产品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20231130 Address after: 401135 No. 618 Liangjiang Avenue, Longxing Town, Yubei District, Chongqing Patentee after: Xiangdixian Computing Technology (Chongqing) Co.,Ltd. Address before: Room 901, 901, floor 9 (09), building 1, yard 5, Anding Road, Chaoyang District, Beijing 100029 Patentee before: Beijing xiangdixian Computing Technology Co.,Ltd. |
|
| TR01 | Transfer of patent right |