CN115189681A - 一种稳定脉冲输出的上电复位电路 - Google Patents

一种稳定脉冲输出的上电复位电路 Download PDF

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CN115189681A CN202210711590.3A CN202210711590A CN115189681A CN 115189681 A CN115189681 A CN 115189681A CN 202210711590 A CN202210711590 A CN 202210711590A CN 115189681 A CN115189681 A CN 115189681A
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李喜
何璐昌
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Shanghai Xinchu Integrated Circuit Co Ltd
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Shanghai Xinchu Integrated Circuit Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation

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Abstract

本发明涉及集成电路技术领域，具体涉及一种稳定脉冲输出的上电复位电路，包括：上电检测模块，上电检测模块的电源输入端连接至外部的电源电路；上电延迟模块，上电延迟模块输入端连接上电检测模块的输出端；脉冲产生模块，脉冲产生模块的输入端连接上电延迟模块，脉冲产生模块的输出端连接外部的复位电路，以输出一脉冲复位信号；脉冲产生模块根据第一脉冲信号和第二脉冲信号生成脉冲复位信号并输出。有益效果在于：通过在上电复位电路里添加依次设置的上电检测模块和上电延迟模块，基于第一脉冲信号生成了信号宽度恒定的第二脉冲信号，再由脉冲生成模块输出。通过该方式实现了对任意宽度的脉冲信号的调制，且该电路拥有极低的静态功耗。

Description

一种稳定脉冲输出的上电复位电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种稳定脉冲输出的上电复位电路。
背景技术
上电复位(Power-on reset)电路目前在数字或数模混合电路中有着广泛应用。随着数字混合电路模块的复杂性不断增加，芯片通常需要上电复位电路正确初始化数字或混合信号中数字模块的逻辑状态，确保电路的正常工作。
现有技术中，已存在有一定数量的适用于芯片的上电复位电路。比如，图1是一种基于电阻、电容充放电原理实现的上电复位电路。其中，多个NMOS管AN2组成多个级联的二极管，以及NMOS管AN1对电源电压进行分压以设定上电阈值电压，该电压通过NMOS管AN4对NMOS管AN5的栅极电容进行充电，当充电结束时形成脉冲信号输出。再比如，图2是另一种基于带隙基准源和比较器实现的上电复位电路，该电路通过电阻BR1、电阻BR2和电阻BR3组成分压电路，并将分压后的电压与带隙基准源的电压进行比较，从而判断上电过程是否完成、是否输出复位信号。
但是，在实际实施过程中，发明人发现，当上述电路应用于部分需要脉冲信号进行驱动的数字电路或数字逻辑电路中时，由于无法产生恒定宽度的脉冲信号，因此不能很好地符合用户的需求。比如，图1中所示的基于电阻电容原理形成复位信号的电路，其输出脉冲的宽度取决于上电速度以及MOS管的工艺角，难以形成相对稳定的恒定宽度脉冲。再比如，图2中基于带隙基准源和比较器输出复位信号的电路，不能用于形成脉冲信号。因此，现有技术中的上电复位电路不能很好地满足用户的需求。
发明内容
针对现有技术中存在的上述问题，现提供一种稳定脉冲输出的上电复位电路。
具体技术方案如下：
一种稳定脉冲输出的上电复位电路，包括：
上电检测模块，所述上电检测模块的电源输入端连接至外部的电源电路；
上电延迟模块，所述上电延迟模块输入端连接所述上电检测模块的输出端；
脉冲产生模块，所述脉冲产生模块的输入端连接所述上电延迟模块，所述脉冲产生模块的输出端连接外部的复位电路，以输出一脉冲复位信号；
所述上电检测模块根据所述电源电路的输出电压生成第一脉冲信号，所述上电延迟模块根据所述第一脉冲信号生成脉宽固定的第二脉冲信号，所述脉冲产生模块根据所述第一脉冲信号和所述第二脉冲信号生成所述脉冲复位信号并输出。
优选地，所述上电复位电路还包括：
温度补偿模块，所述温度补偿模块的输入端连接所述电源电路，所述温度补偿模块的输出端连接至所述上电检测模块的补偿输入端和所述上电延迟模块的补偿输入端；
所述温度补偿模块获取所述电源电路的所述输出电压，并分别形成与绝对温度成正比的第一温度补偿电流，以及与绝对温度互补的第二温度补偿电流；
所述温度补偿模块将所述第一温度补偿电流输入所述上电延迟模块的补偿输入端
所述温度补偿模块还根据所述第一温度补偿电流和所述第二温度补偿电流生成补偿电流，并将所述补偿电流输入所述上电检测模块的补偿输入端。
优选地，所述温度补偿模块包括：
第一温度补偿子模块，所述第一温度补偿子模块的输入端连接所述电源电路，所述第一温度补偿子模块用于生成所述第一温度补偿电流；
第二温度补偿子模块，所述第二温度补偿子模块的输入端连接所述电源电路，所述第二温度补偿子模块用于生成所述第二温度补偿电流；；
输出子模块，所述输出子模块的第一输入端连接所述第一温度补偿子模块的输出端，所述输出子模块的第二输入端连接所述第二温度补偿子模块的输出端，所述输出子模块的输出端连接所述温度补偿模块的输入端，所述输出子模块用于生成所述补偿电流；
所述第一温度补偿子模块的输出端还连接所述上电延迟模块的补偿输入端。
优选地，所述第一温度补偿子模块包括：
第一PMOS管，所述第一PMOS管的源极连接所述电源电路，所述第一PMOS管的栅极连接所述第一PMOS管的漏极；
所述第一PMOS管的漏极为所述第一温度补偿子模块的输出端；
第二PMOS管，所述第二PMOS管的源极连接所述第一PMOS管的漏极，所述第二PMOS管的栅极连接至所述脉冲生成模块的反馈端；
电阻，所述电阻的第一端连接所述第二PMOS管的漏极；
三极管，所述三极管的发射极连接所述电阻的第二端，所述三极管的基极和集电极接地；
所述第二温度补偿子模块包括：
第三PMOS管，所述第三PMOS管的源极连接所述电源电路，所述第三PMOS管的漏极连接所述第三PMOS管的栅极；
所述第三PMOS管的漏极为所述第二温度补偿子模块的输出端；
第四PMOS管，所述第四PMOS管的源极连接所述第三PMOS管的漏极，所述第四PMOS管的栅极连接至所述脉冲生成模块的反馈端；
第一NMOS管，所述第一NMOS管的漏极连接所述第四PMOS管的漏极，所述第一NMOS管的栅极连接所述电阻的第二端，所述第一NMOS管的源极接地。
优选地，所述输出子模块包括：
第五PMOS管，所述第五PMOS管的栅极连接至所述第二温度补偿子模块的输出端，所述第五PMOS管的源极连接所述电源电路；
第六PMOS管，所述第六PMOS管的栅极连接所述第一温度补偿子模块的输出端，所述第六PMOS管的源极连接所述电源电路；
第二NMOS管，所述第二NMOS管的漏极同时连接至所述第五PMOS管的漏极和所述第六PMOS管的漏极，所述第二NMOS管的栅极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地；
所述第二NMOS管的栅极还连接至所述温度补偿模块的输出端。
优选地，上电检测模块包括：
阈值设定子模块，所述阈值设定子模块分别连接所述电源电路和所述上电检测模块的补偿端；
第十PMOS管，所述第十PMOS管的源极连接所述电源电路，所述第十PMOS管的栅极连接所述第十PMOS管的源极；
所述阈值设定子模块的输出端和所述第十PMOS管的漏极连接所述上电检测模块的输出端；
第五NMOS管，所述第五NMOS管的栅极连接所述上电检测模块的输出端，所述第五NMOS管的源极连接所述第五NMOS管的漏极；
所述第五NMOS管的源极接地。
优选地，所述阈值设定子模块包括：
第七PMOS管，所述第七PMOS管的源极连接所述电源电路，所述第七PMOS管的栅极连接所述第七PMOS管的漏极；
所述第七PMOS管的栅极为所述阈值设定子模块的输出端；
第八PMOS管，所述第八PMOS管的源极连接所述第七PMOS管的漏极，所述第八PMOS管的栅极连接所述脉冲生成模块的反馈端；
第九PMOS管，所述第九PMOS管的源极连接所述电源电路，所述第九PMOS管的栅极连接第七PMOS管的栅极，所述第九PMOS管的漏极为所述阈值设定子模块的输出端；
第一分压组，所述第一分压组的输入端连接所述第八PMOS管的漏极；
第四NMOS管，所述第四NMOS管的栅极为所述上电检测模块的补偿端，所述第四NMOS管的漏极连接所述第一分压组的输出端，所述第四NMOS管的源极接地。
优选地，所述第一分压组包括一个第三NMOS管，所述第三NMOS管的漏极为所述第一分压组的输入端，所述第三NMOS管源极为所述第一分压组的输出端，所述第三NMOS管的栅极连接所述第三NMOS管的漏极。
优选地，所述第一分压组包括至少两个依次级联的第三NMOS管；
每一级的所述第三NMOS管的栅极连接所述第三NMOS管的漏极；
相邻的两级所述第三NMOS管之间，前一级的所述第三NMOS管的漏极连接后一级的所述第三NMOS管的源极；
第一级的所述第三NMOS管的漏极为所述第一分压组的输入端，最后一级的所述第三NMOS管的源极为所述第一分压组的输出端。
优选地，所述上电延迟模块包括：
第一施密特触发器，所述施密特触发器的输入端连接所述上电延迟模块的输入端；
第一缓冲器，所述第一缓冲器的输入端连接所述施密特触发器的输出端；
所述第一缓冲器的输出端为所述上电延迟模块的第一输出端；
第十一PMOS管，所述第十一PMOS管的源极连接所述电源电路，所述第十一PMOS管的栅极连接所述脉冲生成模块的反馈端；
第二分压组，所述第二分压组的第一输入端连接所述第十一PMOS管的漏极，所述第二分压组的第二输入端连接所述第一缓冲器的输出端，所述第二分压组的输出端连接所述上电延迟模块的第二输出端；
第六NMOS管，所述第六NMOS管的漏极连接所述上电延迟模块的输出端，所述第六NMOS管的栅极连接所述第一缓冲器的输出端，所述第六NMOS管的源极接地；
第十三PMOS管，所述第十三PMOS管的源极连接所述电源电路，所述第十三PMOS管的栅极连接所述第十三PMOS管的源极，所述第十三PMOS管的漏极连接所述上电延迟模块的第二输出端；
第七NMOS管，所述第七NMOS管的栅极连接所述上电延迟模块的第二输出端，所述第七NMOS管的源极连接所述第七NMOS管的漏极，所述第七NMOS管的源极接地。
第十四PMOS管，所述第十四PMOS管的源极连接所述电源电路，所述第十四PMOS管的栅极连接所述温度补偿模块中第一温度补偿子模块的输出端为所述上电延迟模块的补偿输入端，所述第十四PMOS管的漏极连接所述第十五PMOS管的源极。；
第十五PMOS管，所述第十五PMOS管的源极连接所述第十四PMOS管的漏极，所述第十五PMOS管的栅极连接所述脉冲生成模块的反向输出端，所述第十五PMOS管的漏极连接所述上电延迟模块的第二输出端。
优选地，所述第二分压组包括一个第十二PMOS管，所述第十二PMOS管的源极为所述第二分压组的第一输入端，所述第十二PMOS管的栅极为所述第二分压组的第二输入端，所述第十二PMOS管的漏极为所述第二分压组的输出端。
优选地，所述第二分压组包括：至少两个依次级联的第十二PMOS管；
相邻的两级所述第十二PMOS管之间，前一级的所述第十二PMOS管的源极连接后一级的所述第十二PMOS管的漏极；
所有的所述第十二PMOS管的栅极均连接至所述第二分压组的第二输入端；
第一级的所述第十二PMOS管的漏极为所述第二分压组的第一输入端，最后一级的所述第十二PMOS管的漏极为所述第二分压组的输出端。
优选地，所述脉冲生成模块包括：
第二施密特触发器，所述第二施密特触发器的输入端连接所述上电延迟模块的第二输出端；
第一反相器，所述第一反相器的输入端连接所述第二施密特触发器的输出端，所述第一反相器的输出端为所述脉冲生成模块的反馈端；
或非门，所述或非门的第一输入端连接所述上电延迟模块的第一输出端，所述或非门的第二输入端连接所述第一反相器的输出端，所述或非门的输出端连接所述脉冲生成模块的输出端。
第二反相器，所述第二反相器的输入端连接所述脉冲生成模块的输出端，所述第二反相器的输出端为所述脉冲生成模块的反向输出端。
上述技术方案具有如下优点或有益效果：通过在上电复位电路里添加依次设置的上电检测模块和上电延迟模块，基于第一脉冲信号生成了信号宽度恒定的第二脉冲信号，再由脉冲生成模块输出。通过该方式实现了对任意宽度的脉冲信号的调制。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为现有技术中的一种上电复位电路；
图2为现有技术中的另外一种上电复位电路；
图3为本发明实施例中的原理框图；
图4为本发明实施例中的上电复位电路示意图；
图5为本发明实施例中各节点的关键电压与功耗示意图；
图6为本发明实施例中输出脉冲信号和电流功耗示意图；
图7为本发明实施例中工艺角与温度仿真结果示意图；
图8为本发明实施例中输出脉冲信号的蒙特卡洛仿真结果示意图；
图9为本发明实施例中输出脉冲信号宽度的蒙特卡洛仿真结果示意图；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
本发明包括：
一种稳定脉冲输出的上电复位电路，如图3所示，包括：
上电检测模块1，上电检测模块1的电源输入端连接至外部的电源电路VDD；
上电延迟模块3，上电延迟模块3输入端连接上电检测模块1的输出端；
脉冲产生模块4，脉冲产生模块4的输入端连接上电延迟模块3，脉冲产生模块4的输出端连接外部的复位电路POR，以输出一脉冲复位信号；
上电检测模块1根据电源电路VDD的输出电压生成第一脉冲信号，上电延迟模块3根据第一脉冲信号生成脉宽固定的第二脉冲信号，脉冲产生模块4根据第一脉冲信号和第二脉冲信号生成脉冲复位信号并输出。
具体地，针对现有技术中的上电复位电路，其在实施过程中难以生成特定宽度的脉冲信号的问题，本实施例中，通过设置上电检测模块1生成第一脉冲信号，随后由上电延迟模块3在第一脉冲信号的基础上进行调制，从而形成脉宽相对固定的第二脉冲信号，进而使得脉冲产生模块4最终可以产生一特定脉冲宽度的脉冲复位信号进行输出，以此实现了对特定宽度的脉冲信号的生成。
在实施过程中，上述方案可体现为一电路设置在各类电路中，比如硬件电路、集成电路，专用集成电路、DSP、可编程逻辑器件、复杂可编程逻辑器件、现场可编程门阵列、通用处理器中，在此对其实际形式不加以限定。上述的电源电路VDD可理解为一针对外部电路整体进行供电的电源电路，其在初始关断状态下输出电压为零，在上电过程中电压逐渐升高至正常工作电压，且根据实际工作状态会进行切断。复位电路可理解为一芯片内集成电路、数字电路、数字模拟电路的输入端口，其用于接收特定的复位信号来使得电路中各单元、器件恢复至初始状态，以实现电路的正常工作。
在一种较优的实施例中，上电复位电路1还包括：
温度补偿模块2，温度补偿模块2的输入端连接电源电路VDD，温度补偿模块2的输出端连接至上电检测模块1的补偿输入端和上电延迟模块的补偿输入端V1；
温度补偿模块2获取电源电路VDD的输出电压，并分别形成与绝对温度成正比的第一温度补偿电流，以及与绝对温度互补的第二温度补偿电流；
温度补偿模块2将第一温度补偿电流输入上电延迟模块3的补偿输入端V1；
温度补偿模块2还根据第一温度补偿电流和第二温度补偿电流生成补偿电流，并将补偿电流输入上电检测模块1的补偿输入端。
具体地，针对现有技术中，在上电复位电路中采用MOS管，会导致阈值电压和最终生成的脉冲信号的宽度会受到MOS管的工艺角和温度的影响发生变化的问题，本实施例中，还设置了温度补偿模块2输出补偿电流，在采用MOS管的基础上，在上电检测模块1中实现较为恒定的阈值电压，进而避免了最终输出的脉冲复位信号的宽度受温度影响的问题，提高了电路的可靠性。
在一种较优的实施例中，如图4所示，温度补偿模块2包括：
第一温度补偿子模块11，第一温度补偿子模块11的输入端连接电源电路VDD；
第二温度补偿子模块12，第二温度补偿子模块12的输入端连接电源电路VDD；
输出子模块13，输出子模块13的第一输入端连接第一温度补偿子模块11的输出端，输出子模块13的第二输入端连接第二温度补偿子模块12的输出端，输出子模块13的输出端连接温度补偿模块2的输入端；
第一温度补偿子模块11的输出端还连接上电延迟模块3的补偿输入端V1。
具体地，针对现有技术中采用了MOS管的上电复位电路，其在使用过程中上电的阈值电压会受到MOS管本身的工艺角和环境温度的影响发生漂移的问题，本实施例中，在温度补偿模块2中分别设置了第一温度补偿模块11和第二温度补偿模块12。其中，第一温度补偿模块11用于形成与绝对温度成正比的第一补偿电流IPTAT，第二温度补偿模块12用于形成与绝对温度互补的第二补偿电流ICTAT，随后采用输出子模块13对第一补偿电流IPTAT和第二补偿电流LCTAT进行比例求和，生成一不随绝对温度变化的补偿电流ITC，即：
ITC＝k1IPTAT+k2ICTAT，其中IPTAT表示与绝对温度成正比的第一补偿电流，ICTAT表示与绝对温度互补的第二补偿电流，k1表示第一补偿电流的缩放比例，k2表示第二补偿电流的缩放比例。
该补偿电流ITC在一定程度上可视为与绝对温度无关的基准电流，通过将补偿电流ITC输入上电检测模块1中，能够实现较为稳定的阈值电压，进而避免了上电复位电路整体的温漂问题。
在一种较优的实施例中，第一温度补偿子模块11包括：
第一PMOS管P1，第一PMOS管P1的源极连接电源电路VDD，第一PMOS管P1的栅极连接第一PMOS管P1的漏极；
第一PMOS管的漏极为第一温度补偿子模块11的输出端；
第二PMOS管P2，第二PMOS管P2的源极连接第一PMOS管P1的漏极，第二PMOS管P2的栅极连接至脉冲生成模块4的反馈端A；
电阻R1，电阻R1的第一端连接第二PMOS管P2的漏极；
PNP型三极管Q1，PNP型三极管Q1的发射极连接电阻R1的第二端，PNP型三极管Q1的基极和集电极接地；
具体地，为生成与绝对温度成正比的第一补偿电流IPTAT，本实施例中，通过设置电阻R1和PNP型三极管Q1，在电源电压逐渐上电的过程中，导通第一PMOS管P1和第二PMOS管P2。由于PNP型三极管Q1其具有基极-发射极电压与绝对温度成反比的特性，因此结合电阻R1和第一PMOS管P1管上电压不变的特性可生成与绝对温度成正比的第一补偿电流IPTAT。
第二温度补偿子模块12包括：
第三PMOS管P3，第三PMOS管P3的源极连接电源电路VDD，第三PMOS管P3的漏极连接第三PMOS管P3的栅极；
第三PMOS管的漏极为第二温度补偿子模块的输出端；
第四PMOS管P4，第四PMOS管P4的源极连接第三PMOS管P3的漏极，第四PMOS管P4的栅极连接至脉冲生成模块4的反馈端A；
第一NMOS管N1，第一NMOS管N1的漏极连接第四PMOS管P4的漏极，第一NMOS管N1的栅极连接电阻R1的第二端，第一NMOS管N1的源极接地。
具体地，为生成与绝对温度互补的第二补偿电流ICTAT，本实施例中，通过在设置了PNP型三极管Q1的基础上，结合第一NMOS管N1，利用PNP型三极管Q1的基极-发射极电压与绝对温度成反比的特性，生成与绝对温度互补的第二补偿电流ICTAT。
在一种较优的实施例中，输出子模块13包括：
第五PMOS管P5，第五PMOS管P5的栅极连接至第二温度补偿子模块12的输出端，第五PMOS管P5的源极连接电源电路VDD；
第六PMOS管P6，第六PMOS管P6的栅极连接第一温度补偿子模块11的输出端，第六PMOS管P6的源极连接电源电路VDD；
第二NMOS管N2，第二NMOS管N2的漏极同时连接至第五PMOS管P5的漏极和第六PMOS管P6的漏极，第二NMOS管N2的栅极连接第二NMOS管N2的漏极，第二NMOS管N2的源极接地；
第二NMOS管N2的栅极还连接至温度补偿模块2的输出端。
具体地，为实现对第一补偿电流IPTAT和第二补偿电流ICTAT的比例求和，进而生成不随绝对温度变化的补偿电流ITC，本实施例中，通过设置第六PMOS管P6，与第一PMOS管P1组成一电流镜，将第一补偿电流IPTAT以特定比例k1缩放到第二NMOS管N2上，该特定比例k1可通过改变第一PMOS管P1和第六PMOS管P6组成的电流镜的尺寸来进行调整。同时，通过设置第三PMOS管P3和第五PMOS管P5组成一电流镜，能够将第二补偿电流ICTAT以特定比例k2缩放到第二NMOS管N2上，该特定比例k2可通过改变第三PMOS管P3和第五PMOS管P5组成的电流镜的尺寸来进行调整，进而生成不随绝对温度变化的补偿电流ITC。此外，通过调整电阻R1的阻值和第一NMOS管N1，也能够实现对补偿电流ITC的大小的调整。
在一种较优的实施例中，上电检测模块1包括：
阈值设定子模块11，阈值设定子模块11分别连接电源电路VDD和上电检测模块的补偿端；
第十PMOS管P10，第十PMOS管P10的源极连接电源电路，第十PMOS管P10的栅极连接第十PMOS管P10的源极；
阈值设定子模块11的输出端和第十PMOS管P10的漏极连接上电检测模块1的输出端；
第五NMOS管N5，第五NMOS管N5的栅极连接上电检测模块1的输出端，第五NMOS管N5的源极连接第五NMOS管N5的漏极；
第五NMOS管N5的源极接地。
具体地，为生成第一脉冲信号，本实施例中，通过将第五NMOS管N5的源极和漏极短接，以形成一栅极电容。当电源电压VDD上升至上电阈值电压后，阈值设定子模块11导通，进而使得第五NMOS管N5组成的电容充电。当第五NMOS管N5充电至下一级的上电延迟模块2时，第一脉冲信号输出至脉冲生成模块中。其中，第五NMOS管N5的充电速度，可通过调整第五NMOS管N5和第十PMOS管P10的尺寸来进行。
在一种较优的实施例中，阈值设定子模块11包括：
第七PMOS管P7，第七PMOS管P7的源极连接电源电路VDD，第七PMOS管P7的栅极连接第七PMOS管P7的漏极；
第七PMOS管P7的栅极为阈值设定子模块11的输出端；
第八PMOS管P8，第八PMOS管P8的源极连接第七PMOS管P7的漏极，第八PMOS管P8的栅极连接脉冲生成模块4的反馈端；
第九PMOS管P9，第九PMOS管P9的源极连接电源电路，第九PMOS管P9的栅极连接第七PMOS管P7的栅极，第九PMOS管P9的漏极为阈值设定子模块11的输出端；
第一分压组111，第一分压组111的输入端连接第八PMOS管P8的漏极；
第四NMOS管N4，第四NMOS管N4的栅极为上电检测模块3的补偿端，第四NMOS管N4的漏极连接第一分压组111的输出端，第四NMOS管N4的源极接地。
具体地，为实现对上电阈值的准确设定，本实施例中，通过将阈值设定子模块11设置为由第七PMOS管P7和第九PMOS管P9组成的输出电流镜、用于分压的第一分压组，以及用于输入补偿电流的第四NMOS管N4。其中，第八PMOS管P8用于在后续上电完成后对电路进行关断。当电源电路上电时，于初始状态下，第四NMOS管N4由于漏源两端两端电压过低几乎没有电流。当电源电压继续上升到上电阈值电压VPOR时，第二NMOS管N2和第四NMOS管N4组成的电流镜导通，向阈值设定子模块11中输入补偿电流，同时，第七PMOS管P7和第九PMOS管P9组成的电流镜导通，向阈值设定子模块11中输入电源电流。电源电流和补偿电流共同为第五NMOS管N5提供的栅极电容进行充电。
在一个实施例中，第一分压组111包括一个第三NMOS管N3，第三NMOS管N3的漏极为第一分压组的输入端，第三NMOS管N3源极为第一分压组的输出端，第三NMOS管N3的栅极连接第三NMOS管N3的漏极。
在另一实施例中，第一分压组111包括至少两个依次级联的第三NMOS管N3；
每一级的第三NMOS管N3的栅极连接第三NMOS管N3的漏极；
相邻的两级第三NMOS管N3之间，前一级的第三NMOS管N3的漏极连接后一级的第三NMOS管N3的源极；
第一级的第三NMOS管N3的漏极为第一分压组111的输入端，最后一级的第三NMOS管N3的源极为第一分压组111的输出端。
在上述电路中，上电阈值电压VPOR＝nVdsN3+VdsN4+VdsP8+VdsP7，其中，VdsN3表示第三NMOS管N3源极和漏极两端的电压，n表示第三NMOS管N3级联的个数，VdsN4表示第四NMOS管N4源极和漏极两端的电压，VdsP8表示第八PMOS管P8源极和漏极两端的电压，VdsP7表示第七PMOS管P7源极和漏极两端的电压。需要注意的是，上电阈值电压VPOR的大小可通过改变第三NMOS管N3的个数和尺寸、第四NMOS管N4的尺寸、第八PMOS管P8的尺寸、第七PMOS管P7的尺寸等手段调节。可选地，本实施例中，第三NMOS管N3的个数为3个。
在一种较优的实施例中，上电延迟模块3包括：
第一施密特触发器Schmitt1，第一施密特触发器Schmitt1的输入端连接上电延迟模块3的输入端；
第一缓冲器Buffer1，第一缓冲器Buffer1的输入端连接第一施密特触发器Schmitt1的输出端；
第一缓冲器Buffer1的输出端为上电延迟模块3的第一输出端B；
第十一PMOS管P11，第十一PMOS管P11的源极连接电源电路VDD，第十一PMOS管P11的栅极连接脉冲生成模块4的反馈端A；
第二分压组31，第二分压组31的第一输入端连接第十一PMOS管P11的漏极，第二分压组31的第二输入端连接第一缓冲器Buffer1的输出端，第二分压组31的输出端连接上电延迟模块3的第二输出端C；
最后一级的第十二PMOS管P12的漏极连接上电延迟模块3的第二输出端C；
第六NMOS管N6，第六NMOS管N6的漏极连接上电延迟模块3的输出端，第六NMOS管N6的栅极连接第一缓冲器INV1的输出端，第六NMOS管N6的源极接地；
第十三PMOS管P13，第十三PMOS管P13的源极连接电源电路VDD，第十三PMOS管P13的栅极连接第十三PMOS管P13的源极，第十三PMOS管P13的漏极连接上电延迟模块3的第二输出端C；
第七NMOS管N7，第七NMOS管N7的栅极连接上电延迟模块3的第二输出端C，第七NMOS管N7的源极连接第七NMOS管N7的漏极，第七NMOS管N7的源极接地。
第十四PMOS管P14，第十四PMOS管P14的源极连接电源电路VDD，第十四PMOS管P14的栅极连接温度补偿模块2中第一温度补偿子模块21的输出端，第十四PMOS管P14的漏极连接第十五PMOS管P15的源极。
第十五PMOS管P15，第十五PMOS管P15的源极连接第十四PMOS管P14的漏极，第十五PMOS管P15的栅极连接脉冲生成模块4的反向输出端POR_，第十五PMOS管P15的漏极连接上电延迟模块3的第二输出端C。
具体地，为实现对第二脉冲信号的脉冲宽度的调整，进而使得脉冲生成模块产生固定宽度的脉冲复位信号，本实施例中，通过在第一施密特触发器Schmitt1、缓冲器Buffer1后，设置用于根据反馈信号导通的第十一PMOS管P11、第二分压组31、用于提供下拉负载的第六NMOS管N6以及第十三PMOS管P13。为提高脉冲复位信号的鲁棒性，第十四PMOS管P14引入与温度成正比的第一补偿电流IPTAT，同时，由第十一PMOS管P11和第二分压组31导通后形成与温度互补的第三补偿电流ICTAT-2。其中，第七NMOS管N7的源极和漏极连接，以形成一电容。第一补偿电流IPTAT和第三补偿电流ICTAT-2在上电延迟模块3的第二输出端C处汇聚成与温度无关的电流为第七NMOS管N7的栅极电容充电。当第七NMOS管N7的栅极电容充电完成时，上电延迟模块3的第二输出端C的电位被拉高，进而形成第二脉冲信号。第二脉冲信号输出的延迟时间由第七NMOS管N7的栅极电容充电时间决定。
在一个实施例中，第二分压组31包括一个第十二PMOS管P12，第十二PMOS管P12的源极为第二分压组31的第一输入端，第十二PMOS管P12的栅极为第二分压组的第二输入端，第十二PMOS管P12的漏极为第二分压组的输出端。
在另一个实施例中，第二分压组31包括：至少两个依次级联的第十二PMOS管P12；
相邻的两级第十二PMOS管P12之间，前一级的第十二PMOS管P12的源极连接后一级的第十二PMOS管P12的漏极；
所有的第十二PMOS管P12的栅极均连接至第二分压组31的第二输入端；
第一级的第十二PMOS管P12的漏极为第二分压组31的第一输入端，最后一级的第十二PMOS管P12的漏极为第二分压组31的输出端。
在一种较优的实施例中，脉冲生成模块4包括：
第二施密特触发器Schmitt2，第二施密特触发器Schmitt2的输入端连接上电延迟模块3的第二输出端C；
第一反相器INV1，第一反相器INV1的输入端连接第二施密特触发器Schmitt2的输出端，第一反相器INV1的输出端为脉冲生成模块4的反馈端A；
或非门NOR1，或非门NOR1的第一输入端连接上电延迟模块3的第一输出端B，或非门NOR1的第二输入端连接第一反相器INV1的输出端，或非门NOR1的输出端连接脉冲生成模块4的输出端。
第二反相器，所述第二反相器的输入端连接所述脉冲生成模块的输出端，所述第二反相器的输出端为所述脉冲生成模块的反向输出端。
具体的，为实现基于第一脉冲信号和第二脉冲信号共同生成脉冲宽度固定的脉冲复位信号，本实施例中，通过将第二施密特触发器Schmitt2、第一反相器INV1进行组合，以提高脉冲复位信号的负载能力，并进行一段时间的延迟。同时，由于此处进行了二次反向，因此其输入或非门NOR1的第二输入端的信号与第二脉冲信号本身相同，而或非门NOR1的第一输入端输入的信号为经第一反相器INV1反相后的第一脉冲信号，通过控制信号的翻转来实现脉冲宽度固定的脉冲复位信号的输出。
具体来说，如图5所示，在初始状态下，上述上电复位电路的各节点的电压均为零，电流镜均处于关断状态。在电源电路VDD上电至上电阈值电压后，第五NMOS管N5的栅极电容开始充电，在达到第一延迟时间后形成第一脉冲信号。第一延迟时间DelayR1＝DelayDIO1+DelayNM5，其中DelayDIO1为电源电路VDD上升至上电阈值电压的时间，DelayNM5为第五NMOS管N5的栅极电容的充电时间。该第一脉冲信号经过第一施密特触发器Schmitt1、第一缓冲器Buffer后，向或非门NOR1输出一低电平信号，进而使得或非门NOR1输出一高电平信号。同时，脉冲生成模块的反向输出端被拉低，第十一PMOS管P11、第十二PMOS管P12导通、第十四PMOS管P14和第十五PMOS管P15导通，产生与温度无关的电流为第七NMOS管N7的栅极电容充电。当达到第七NMOS管N7的栅极电容的充电时间DelayNM7后，生成高电平的第二脉冲信号，经由第一施密特触发器Schmitt1、第一反相器INV1输入至或非门NOR1的第二输入端。进而使得或非门NOR1的电平被拉低。可见，在上述过程中，上电复位电路，在到达第一延迟时间DelayR1之前，保持低电平输出状态，随后在到达第一延迟时间DelayR1时，翻转为高电平状态并保持。直至到达第二延迟时间DelayR2后又恢复为低电平状态，即，生成一段脉冲宽度等于第一延迟时间DelayR1和第二延迟时间DelayR2的差值的脉冲信号，该差值实质上等同于第七NMOS管N7的栅极电容的充电时间DelayNM7。
其中，第二延迟时间DelayR2＝DelayDIO1+DelayNM5+DelayNM7，DelayDIO1为电源电路VDD上升至上电阈值电压的时间，DelayNM5为第五NMOS管N5的栅极电容的充电时间，DelayNM7为第七NMOS管N7的栅极电容的充电时间。
进一步的，如图6所示，在上述上电复位电路中，当达到第二延迟时间DelayR2后，第二脉冲信号经由第二施密特触发器Schmitt2、第一反相器INV1输入脉冲发生模块4的反馈端，进而返回至温度补偿模块2中的第二PMOS管P2、第四PMOS管P4、上电检测模块1中的第八PMOS管P8、上电延迟模块3中的第十一PMOS管P11，使得各电路在电源电路VDD进入稳态后关闭，以此来降低电路整体的静态功耗。
若电源电路VDD在工作时回落到零电平，则第十PMOS管P10，第十三PMOS管P13分别对第五NMOS管N5的栅极电容、第七NMOS管N7的栅极电容进行放电，以恢复上电复位电路的状态，可在短时间内进行二次上电。
具体的，如图7所示，在不同温度和工艺角下，上电复位电路均能够正常工作，具有可靠性。
具体的，如图8所示，在400次蒙特卡洛仿真中，上电复位电路均能够正常工作，具有可靠性。
具体的，如图9所示，在400次蒙特卡洛仿真中，上电复位电路产生的上电脉冲信号的宽度相对固定，具有可靠性。
由此可见，本发明的一种高可靠性零静态功耗的上电复位电路具有以下有益效果：
1)本发明上电复位电路在电压稳定状态时可实现零静态功耗；
2)本发明上电复位电路只使用了一个电阻，充放电电容均通过MOS管构成，可实现较小的面积。
3)本发明上电复位电路输出的脉冲信号的宽度不受上电速度影响，且对工艺角和温度不敏感，具有很好地可靠性。
4)本发明上电复位电路通过MOS管构成的二极管可实现关断状态下的电荷释放，能够实现短时间内正确的二次上电。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (10)

1.一种稳定脉冲输出的上电复位电路，其特征在于，包括：
上电检测模块，所述上电检测模块的电源输入端连接至外部的电源电路；
上电延迟模块，所述上电延迟模块输入端连接所述上电检测模块的输出端；
脉冲产生模块，所述脉冲产生模块的输入端连接所述上电延迟模块，所述脉冲产生模块的输出端连接外部的复位电路，以输出一脉冲复位信号；
所述上电检测模块根据所述电源电路的输出电压生成第一脉冲信号，所述上电延迟模块根据所述第一脉冲信号生成脉宽固定的第二脉冲信号，所述脉冲产生模块根据所述第一脉冲信号和所述第二脉冲信号生成所述脉冲复位信号并输出。
2.根据权利要求1所述的上电复位电路，其特征在于，所述上电复位电路还包括：
温度补偿模块，所述温度补偿模块的输入端连接所述电源电路，所述温度补偿模块的输出端连接至所述上电检测模块的补偿输入端和所述上电延迟模块的补偿输入端；
所述温度补偿模块获取所述电源电路的所述输出电压，并分别形成与绝对温度成正比的第一温度补偿电流，以及与绝对温度互补的第二温度补偿电流；
所述温度补偿模块将所述第一温度补偿电流输入所述上电延迟模块的补偿输入端
所述温度补偿模块还根据所述第一温度补偿电流和所述第二温度补偿电流生成补偿电流，并将所述补偿电流输入所述上电检测模块的补偿输入端。
所述温度补偿模块包括：
第一温度补偿子模块，所述第一温度补偿子模块的输入端连接所述电源电路，所述第一温度补偿子模块用于生成所述第一温度补偿电流；
第二温度补偿子模块，所述第二温度补偿子模块的输入端连接所述电源电路，所述第二温度补偿子模块用于生成所述第二温度补偿电流；；
输出子模块，所述输出子模块的第一输入端连接所述第一温度补偿子模块的输出端，所述输出子模块的第二输入端连接所述第二温度补偿子模块的输出端，所述输出子模块的输出端连接所述温度补偿模块的输入端，所述输出子模块用于生成所述补偿电流；
所述第一温度补偿子模块的输出端还连接所述上电延迟模块的补偿输入端。
3.根据权利要求2所述的上电复位电路，其特征在于，所述第一温度补偿子模块包括：
第一PMOS管，所述第一PMOS管的源极连接所述电源电路，所述第一PMOS管的栅极连接所述第一PMOS管的漏极；
所述第一PMOS管的漏极为所述第一温度补偿子模块的输出端；
第二PMOS管，所述第二PMOS管的源极连接所述第一PMOS管的漏极，所述第二PMOS管的栅极连接至所述脉冲生成模块的反馈端；
电阻，所述电阻的第一端连接所述第二PMOS管的漏极；
三极管，所述三极管的发射极连接所述电阻的第二端，所述三极管的基极和集电极接地；
所述第二温度补偿子模块包括：
第三PMOS管，所述第三PMOS管的源极连接所述电源电路，所述第三PMOS管的漏极连接所述第三PMOS管的栅极；
所述第三PMOS管的漏极为所述第二温度补偿子模块的输出端；
第四PMOS管，所述第四PMOS管的源极连接所述第三PMOS管的漏极，所述第四PMOS管的栅极连接至所述脉冲生成模块的反馈端；
第一NMOS管，所述第一NMOS管的漏极连接所述第四PMOS管的漏极，所述第一NMOS管的栅极连接所述电阻的第二端，所述第一NMOS管的源极接地。
4.根据权利要求2所述的上电复位电路，其特征在于，所述输出子模块包括：
第五PMOS管，所述第五PMOS管的栅极连接至所述第二温度补偿子模块的输出端，所述第五PMOS管的源极连接所述电源电路；
第六PMOS管，所述第六PMOS管的栅极连接所述第一温度补偿子模块的输出端，所述第六PMOS管的源极连接所述电源电路；
第二NMOS管，所述第二NMOS管的漏极同时连接至所述第五PMOS管的漏极和所述第六PMOS管的漏极，所述第二NMOS管的栅极连接所述第二NMOS管的漏极，所述第二NMOS管的源极接地；
所述第二NMOS管的栅极还连接至所述温度补偿模块的输出端。
5.根据权利要求2所述的上电复位电路，其特征在于，上电检测模块包括：
阈值设定子模块，所述阈值设定子模块分别连接所述电源电路和所述上电检测模块的补偿端；
第十PMOS管，所述第十PMOS管的源极连接所述电源电路，所述第十PMOS管的栅极连接所述第十PMOS管的源极；
所述阈值设定子模块的输出端和所述第十PMOS管的漏极连接所述上电检测模块的输出端；
第五NMOS管，所述第五NMOS管的栅极连接所述上电检测模块的输出端，所述第五NMOS管的源极连接所述第五NMOS管的漏极；
所述第五NMOS管的源极接地。
6.根据权利要求5所述的上电复位电路，其特征在于，所述阈值设定子模块包括：
第七PMOS管，所述第七PMOS管的源极连接所述电源电路，所述第七PMOS管的栅极连接所述第七PMOS管的漏极；
所述第七PMOS管的栅极为所述阈值设定子模块的输出端；
第八PMOS管，所述第八PMOS管的源极连接所述第七PMOS管的漏极，所述第八PMOS管的栅极连接所述脉冲生成模块的反馈端；
第九PMOS管，所述第九PMOS管的源极连接所述电源电路，所述第九PMOS管的栅极连接第七PMOS管的栅极，所述第九PMOS管的漏极为所述阈值设定子模块的输出端；
第一分压组，所述第一分压组的输入端连接所述第八PMOS管的漏极；
第四NMOS管，所述第四NMOS管的栅极为所述上电检测模块的补偿端，所述第四NMOS管的漏极连接所述第一分压组的输出端，所述第四NMOS管的源极接地。
7.根据权利要求6所述的上电复位电路，其特征在于，当所述第一分压组包括一个第三NMOS管时，所述第三NMOS管的漏极为所述第一分压组的输入端，所述第三NMOS管源极为所述第一分压组的输出端，所述第三NMOS管的栅极连接所述第三NMOS管的漏极。
当所述第一分压组包括至少两个依次级联的第三NMOS管时；
每一级的所述第三NMOS管的栅极连接所述第三NMOS管的漏极；
相邻的两级所述第三NMOS管之间，前一级的所述第三NMOS管的漏极连接后一级的所述第三NMOS管的源极；
第一级的所述第三NMOS管的漏极为所述第一分压组的输入端，最后一级的所述第三NMOS管的源极为所述第一分压组的输出端。
8.根据权利要求2所述的上电复位电路，其特征在于，所述上电延迟模块包括：
第一施密特触发器，所述施密特触发器的输入端连接所述上电延迟模块的输入端；
第一缓冲器，所述第一缓冲器的输入端连接所述施密特触发器的输出端；
所述第一缓冲器的输出端为所述上电延迟模块的第一输出端；
第十一PMOS管，所述第十一PMOS管的源极连接所述电源电路，所述第十一PMOS管的栅极连接所述脉冲生成模块的反馈端；
第二分压组，所述第二分压组的第一输入端连接所述第十一PMOS管的漏极，所述第二分压组的第二输入端连接所述第一缓冲器的输出端，所述第二分压组的输出端连接所述上电延迟模块的第二输出端；
第六NMOS管，所述第六NMOS管的漏极连接所述上电延迟模块的输出端，所述第六NMOS管的栅极连接所述第一缓冲器的输出端，所述第六NMOS管的源极接地；
第十三PMOS管，所述第十三PMOS管的源极连接所述电源电路，所述第十三PMOS管的栅极连接所述第十三PMOS管的源极，所述第十三PMOS管的漏极连接所述上电延迟模块的第二输出端；
第七NMOS管，所述第七NMOS管的栅极连接所述上电延迟模块的第二输出端，所述第七NMOS管的源极连接所述第七NMOS管的漏极，所述第七NMOS管的源极接地。
第十四PMOS管，所述第十四PMOS管的源极连接所述电源电路，所述第十四PMOS管的栅极为所述上电延迟模块的补偿输入端；
第十五PMOS管，所述第十五PMOS管的源极连接所述第十四PMOS管的漏极，所述第十五PMOS管的栅极连接所述脉冲生成模块的反向输出端，所述第十五PMOS管的漏极连接所述上电延迟模块的第二输出端。
9.根据权利要求8所述的上电复位电路，其特征在于，当所述第二分压组包括一个第十二PMOS管时，所述第十二PMOS管的源极为所述第二分压组的第一输入端，所述第十二PMOS管的栅极为所述第二分压组的第二输入端，所述第十二PMOS管的漏极为所述第二分压组的输出端。
当所述第二分压组包括至少两个依次级联的第十二PMOS管时；
相邻的两级所述第十二PMOS管之间，前一级的所述第十二PMOS管的源极连接后一级的所述第十二PMOS管的漏极；
所有的所述第十二PMOS管的栅极均连接至所述第二分压组的第二输入端；
第一级的所述第十二PMOS管的漏极为所述第二分压组的第一输入端，最后一级的所述第十二PMOS管的漏极为所述第二分压组的输出端。
10.根据权利要求1所述的上电复位电路，其特征在于，所述脉冲生成模块包括：
第二施密特触发器，所述第二施密特触发器的输入端连接所述上电延迟模块的第二输出端；
第一反相器，所述第一反相器的输入端连接所述第二施密特触发器的输出端，所述第一反相器的输出端为所述脉冲生成模块的反馈端；
或非门，所述或非门的第一输入端连接所述上电延迟模块的第一输出端，所述或非门的第二输入端连接所述第一反相器的输出端，所述或非门的输出端连接所述脉冲生成模块的输出端。
第二反相器，所述第二反相器的输入端连接所述脉冲生成模块的输出端，所述第二反相器的输出端为所述脉冲生成模块的反向输出端。
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