CN115172385A - 阵列基板和显示面板 - Google Patents
阵列基板和显示面板 Download PDFInfo
- Publication number
- CN115172385A CN115172385A CN202210819815.7A CN202210819815A CN115172385A CN 115172385 A CN115172385 A CN 115172385A CN 202210819815 A CN202210819815 A CN 202210819815A CN 115172385 A CN115172385 A CN 115172385A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- gate
- insulating layer
- compensation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 159
- 239000010409 thin film Substances 0.000 claims abstract description 71
- 239000010410 layer Substances 0.000 claims description 460
- 239000011229 interlayer Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 22
- 239000003990 capacitor Substances 0.000 description 8
- 239000004642 Polyimide Substances 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000011737 fluorine Substances 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- -1 fluorine ions Chemical class 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明公开了一种阵列基板和显示面板，该阵列基板包括衬底；补偿层，位于衬底一侧；绝缘层，位于补偿层远离衬底一侧，且绝缘层覆盖补偿层；有源层，位于补偿层远离衬底一侧；其中，补偿层在衬底上的垂直投影与有源层在衬底上的垂直投影存在交叠，补偿层用于对薄膜晶体管的阈值电压进行补偿。本发明实施例提供的技术方案，通过在薄膜晶体管中设置补偿层对至少部分有源层进行遮挡，从而能够阻挡部分电子或电洞对有源层的攻击，防止电子或电洞作用于有源层对薄膜晶体管的阈值电压造成影响，进而改善薄膜晶体管的PBTS或NBTS，有利于提高包括该薄膜晶体管的显示面板的显示效果。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板和显示面板。
背景技术
随着显示技术的发展，显示面板的应用越来越广泛，相应地对显示面板的要求也越来越高。
显示面板通常包括像素电路和发光器件，通过像素电路驱动发光器件发光，实现画面显示的功能，其中像素电路包括薄膜晶体管。现有的薄膜晶体管存在特性不稳定的问题，影响显示面板的显示效果。
发明内容
本发明提供了一种阵列基板和显示面板，以改善显示面板的显示效果。
根据本发明的一方面，提供了一种阵列基板，所述阵列基板包括：
衬底；
补偿层，位于所述衬底一侧；
绝缘层，位于所述补偿层远离所述衬底一侧，且所述绝缘层覆盖所述补偿层；
有源层，位于所述绝缘层远离所述衬底一侧；
其中，所述补偿层在所述衬底上的垂直投影与所述有源层在所述衬底上的垂直投影存在交叠，所述补偿层用于对所述阵列基板的薄膜晶体管的阈值电压进行补偿。
可选地，所述补偿层在所述衬底上的垂直投影至少覆盖所述有源层在所述衬底上的垂直投影。
可选地，所述补偿层接入补偿电压；优选地，所述补偿层采用导电材料制得。
可选地，所述补偿电压为负压。
可选地，所述有源层的材料包括金属氧化物。
可选地，所述补偿层的材料包括非晶硅。
可选地，还包括栅极层以及栅绝缘层；
所述栅绝缘层位于所述绝缘层背离所述衬底的一侧并覆盖在所述栅极层表面，所述有源层设置在所述栅绝缘层背离所述栅极层的一侧表面；
其中，所述栅极层在所述衬底上的垂直投影与所述有源层在所述衬底上的垂直投影存在未交叠部分，所述补偿层在所述衬底上的垂直投影至少覆盖所述未交叠部分。
可选地，还包括栅极层、栅绝缘层以及层间绝缘层；所述有源层位于所述绝缘层远离所述衬底一侧表面；所述栅绝缘层位于所述有源层远离所述衬底的一侧且覆盖所述有源层；所述栅极层位于所述栅绝缘层远离所述有源层的一侧表面；所述层间绝缘层位于所述栅绝缘层远离所述绝缘层的一侧且覆盖所述栅极层。
可选地，还包括栅极层、和层叠设置于所述绝缘层上的第一栅绝缘层、第二栅绝缘层以及层间绝缘层，所述栅极层包括第一栅极层和第二栅极层；其中，所述第一栅极层在所述衬底上的垂直投影与所述有源层在所述衬底上的垂直投影存在未交叠部分，所述补偿层在所述衬底上的垂直投影至少覆盖所述未交叠部分；所述第一栅极层设于所述绝缘层远离所述衬底的一侧表面且被所述第一栅绝缘层覆盖；所述第二栅绝缘层覆盖所述有源层；所述第二栅极层位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧表面且被所述层间绝缘层覆盖；
优选地，所述有源层包括沟道区、源极区和漏极区，所述源极区和所述漏极区分别位于所述沟道区两侧，所述阵列基板还包括源极层和漏极层，所述源极层与所述源极区连接，所述漏极层与所述漏极区连接；
优选地，所述第一栅极层与所述第二栅极层连接；或者，
所述第一栅极层与所述源极层连接；或者，所述第二栅极层与所述源极层连接。
可选地，所述绝缘层包括层叠设于所述衬底一侧的第一子绝缘层、第二子绝缘层以及第三子绝缘层，所述补偿层位于所述第一子绝缘层、第二子绝缘层以及第三子绝缘层的其中一层中；
所述阵列基板还包括第一电极层和第二电极层；
其中，所述第一电极层位于所述第一子绝缘层远离所述衬底的一侧且被所述第二子绝缘层覆盖，所述第二电极层位于所述第二子绝缘层远离所述第一子绝缘层的一侧且被所述第三子绝缘层覆盖；或，
所述第一电极层与所述补偿层同层设置，所述第二电极层与栅极层同层设置。
优选地，所述阵列基板还包括遮挡层，所述遮挡层位于所述第一子绝缘层、第二子绝缘层以及第三子绝缘层的其中一层中；
优选地，所述补偿层与所述遮挡层同层设置。
根据本发明的另一方面，提供了一种显示面板，包括本发明任意实施例所提供的阵列基板，所述阵列基板上设置有像素电路；
优选地，所述显示面板还包括电源线和初始化信号线，所述电源线用于为所述像素电路提供电源电压，所述初始化信号线用于为所述像素电路提供初始化电压，所述补偿层与所述电源线或所述初始化信号线连接。
本发明实施例提供的技术方案包括衬底，位于衬底一侧的补偿层和有源层，补偿层设于衬底以及有源层之间且被绝缘层覆盖，其中补偿层在衬底上的垂直投影与有源层在衬底上的垂直投影存在交叠。本发明实施例提供的技术方案，通过在薄膜晶体管中设置补偿层对至少部分有源层进行遮挡，从而能够阻挡部分电子或电洞对有源层的攻击，防止电子或电洞作用于有源层对薄膜晶体管的阈值电压造成影响，进而改善薄膜晶体管的PBTS或NBTS，有利于提高包括该薄膜晶体管的显示面板的显示效果。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板的结构示意图；
图2为本发明实施例提供的另一种阵列基板的结构示意图；
图3为本发明实施例提供的另一种阵列基板的结构示意图；
图4为本发明实施例提供的另一种阵列基板的结构示意图；
图5为本发明实施例提供的另一种阵列基板的结构示意图；
图6为本发明实施例提供的另一种阵列基板的结构示意图；
图7为本发明实施例提供的另一种阵列基板的结构示意图；
图8为本发明实施例提供的另一种阵列基板的结构示意图；
图9为本发明实施例提供的另一种阵列基板的结构示意图；
图10为本发明实施例提供的一种像素电路的结构示意图；
图11为本发明实施例提供的另一种像素电路的结构示意图；
图12为本发明实施例提供的另一种像素电路的结构示意图；
图13为本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
正如背景技术所述，现有技术中的薄膜晶体管存在特性不稳定的问题，容易影响显示面板的显示效果。经发明人研究发现，出现上述问题的原因在于，在由薄膜晶体管形成的像素电路中，当薄膜晶体管用于开关功能时，薄膜晶体管的PBTS(Positive BiasTemperature Stress，正偏压温度应激)或NBTS(Negative Bias Temperature Stress，负偏压温度应激)对显示画质及显示效果的影响较大，容易造成残影、低频闪烁或画面偏绿的现象。在正常显示时，期望薄膜晶体管的PBTS或NBTS较小，以提高显示效果。然而，在薄膜晶体管的工艺制程中，薄膜晶体管的栅极图案不能完全覆盖住有源层图案，使得有源层图案存在未被遮挡的区域，则这部分未被遮挡的区域容易受到离子或电子的影响，造成薄膜晶体管的阈值特性漂移，导致薄膜晶体管的PBTS或NBTS偏大，严重影响画质质量，降低显示效果。
针对上述问题，本发明实施例提供一种阵列基板，阵列基板包括薄膜晶体管，以改善薄膜晶体管的阈值漂移现象，降低薄膜晶体管的PBTS或NBTS。图1为本发明实施例提供的一种阵列基板的结构示意图，参考图1，该阵列基板包括衬底10；补偿层201，位于衬底10一侧；绝缘层20，位于补偿层201远离衬底10一侧，且绝缘层20覆盖补偿层201；有源层202，位于绝缘层20远离衬底10一侧；其中，补偿层201在衬底10上的垂直投影与有源层202在衬底10上的垂直投影存在交叠，补偿层201用于对薄膜晶体管的阈值电压进行补偿。
具体地，衬底10用于起到支撑的作用，以承载薄膜晶体管。衬底10上还设置有栅极层21,栅极层21用于形成薄膜晶体管的栅极电极，其中栅极层21与有源层202相对设置，例如，如图1所示，栅极层21位于所述有源层202远离衬底10一侧，在有源层202正对栅极层21位置可以形成沟道区。为了避免栅极层21和有源层202之间短接，在栅极层21和有源层202之间设置有栅绝缘层。
当然，栅极层21也可以位于有源层202下方。图2为本发明实施例提供的另一种阵列基板的结构示意图，参考图2，栅极层21位于有源层202靠近衬底10一侧。这里，无论栅极层21是位于有源层202上方还是下方，栅极层21均不能完全遮挡住有源层202。衬底10通常为柔性PI衬底，通常会引入氟元素来降低PI的极化率，在后续制程中，通过电离作用能够使得PI衬底中会累积形成有电子或电洞，如氟离子，这些累积的电子或电洞容易攻击有源层202，从而对薄膜晶体管的阈值电压造成影响。
在本实施例中，衬底10上设置有补偿层201，补偿层201位于有源层202靠近衬底10的一侧，其中，无论栅极层21是位于有源层202上方还是下方，栅极层21均位于补偿层201远离衬底10的一侧。补偿层201在衬底10上的垂直投影与有源层202在衬底10上的垂直投影至少存在部分交叠，也就是说，补偿层201至少能够遮挡住部分有源层202，从而对有源层202中未被栅极层21遮挡的部分进行遮挡，以防止衬底10中的累积电子或电洞对有源层202造成影响，进而导致薄膜晶体管的阈值电压漂移，起到对薄膜晶体管阈值电压的补偿作用。
应当理解的是，为了更好地防止有源层202受到衬底10中累积电子或电洞的攻击，补偿层201在衬底上的投影至少要覆盖部分有源层202未被栅极层21遮挡的部分。
本发明实施例提供的阵列基板包括衬底，位于衬底一侧的补偿层和有源层，补偿层设于衬底以及有源层之间且被绝缘层覆盖，其中补偿层在衬底上的垂直投影与有源层在衬底上的垂直投影存在交叠。本发明实施例提供的技术方案，通过在阵列基板中设置补偿层对至少部分有源层进行遮挡，从而能够阻挡部分电子或电洞对有源层的攻击，防止衬底中的电子或电洞作用于有源层对薄膜晶体管的阈值电压造成影响，进而改善薄膜晶体管的PBTS或NBTS，有利于提高包括该薄膜晶体管的显示面板的显示效果。
继续参考图2，作为本发明实施例提供的一种优选实施方式，补偿层201在衬底10上的垂直投影至少覆盖有源层202在衬底10上的垂直投影，也就是说，补偿层201能够完全遮挡住有源层202，这样一来，使得衬底10一侧的电子或电洞无法透过补偿层201作用于有源层202，能够保证对有源层202的遮挡效果，从而提高对薄膜晶体管阈值电压的补偿效果。
在本实施例中，衬底10可以为柔性衬底，例如衬底10可以由聚酰亚胺(PI)材料制成。在现有技术中，由于栅极层21不能完全遮挡住有源层202，在PI等柔性材料自身的特性的作用下，该衬底10中的氟离子能够直接作用于有源层202，对有源层202内的电场分布造成影响，从而使得薄膜晶体管的阈值电压漂移。通过增设补偿层201对有源层201进行遮挡，能够有效阻挡衬底10中的离子对有源层202的影响，防止薄膜晶体管的阈值电压发生漂移。
可选地，补偿层201的材料可以为非晶硅或金属，能够有效阻挡衬底10中的离子或其他电子进入有源层202，其中金属材料可以包括钛、钼、铝、及其合金等。
进一步地，在本实施例中，当补偿层201的材料为金属时，补偿层201可以接入一补偿电压，以在补偿层201和有源层202之间产生电场，通过该电场使得薄膜晶体管的阈值电压反偏，以补偿因电子或电洞造成的阈值漂移。图3为本发明实施例提供的另一种阵列基板的结构示意图，参考图3，在上述各技术方案的基础上，补偿层201接入直流电压VDC，以补偿阈值电压的漂移。这里，补偿层201作为薄膜晶体管的一个电极，使得薄膜晶体管形成4端(栅极、源极、漏极和补偿层201形成的电极)器件，通过对补偿层201施加直流电压VDC，来补偿阈值电压漂移的问题。
具体地，在本实施例中，有源层201的材料为金属氧化物，如铟镓锌氧化物IGZO，当衬底10中的电子(例如，氟离子)作用于IGZO有源层210时，会使得薄膜晶体管的阈值电压负偏，通过对补偿层201施加补偿电压VDC，使得补偿层201与有源层202之间形成电场，通过该电场调节有源层202的电场分布，进而调节阈值电压向相反的方向偏移，以补偿阈值电压的负偏。
在本实施例中，补偿电压VDC为直流负压，其电压值的大小可以根据补偿层201与有源层202之间的厚度进行设定。其中，IGZO类型的薄膜晶体管的阈值电压为正值，通过对补偿层201施加负压，能够使得薄膜晶体管的阈值电压发生正偏，以补偿因电子或电洞对阈值电压的负偏。在具体实施过程中，可以通过该直流电压VDC将薄膜晶体管的阈值电压调整到0V附近，这样可以使得该薄膜晶体管的PBTS小于1V，以满足期望值。
相对于LTPS类型的薄膜晶体管，IGZO薄膜晶体管的阈值电压均匀性改善工艺难度较大。其中,IGZO薄膜晶体管通常用于开关晶体管，像素电路对开关晶体管的PBTS或NBTS要求尽量小，以提高显示效果。在本实施例中，为了保证衬底10中的电子(氟离子)不会作用于有源层202(可能会由于遮挡不完全而使得部分电子进入有源层202)，通过对补偿层201施加直流负压来使得薄膜晶体管的阈值电压正偏，以补偿有源层202因电子的影响而导致的阈值电压负偏的情况，因此通过设置补偿层201能够大大降低工艺难度。
图4为本发明实施例提供的另一种阵列基板的结构示意图，参考图4，在上述各技术方案的基础上，该阵列基板还包括栅极层、和层叠设置于绝缘层20上的第一栅绝缘层30、第二栅绝缘层40和层间绝缘层50，其中栅极层包括第一栅极层203和第二栅极层204。第一栅极层203设置于绝缘层20远离衬底一侧的表面且被第一栅绝缘层30覆盖，第二栅绝缘层40覆盖有源层202，第二栅极层204位于第二栅绝缘层40远离第一栅绝缘层30的一侧表面且被层间绝缘层50覆盖。也就是说，第一栅极层203位于补偿层201远离衬底10一侧，第一栅绝缘层30覆盖第一栅极层203；第二栅绝缘层40位于有源层202远离衬底10一侧，第二栅绝缘层40覆盖有源层202；第二栅极层204位于第二栅绝缘层40远离衬底10一侧。
具体地，当补偿层201为金属时，为了避免补偿层201与第一栅极层203短接，在补偿层201与第一栅极层203之间设置绝缘层20，以实现绝缘目的。在本实施例中，第一栅极层203可以为薄膜晶体管的底栅，第二栅极层204可以为薄膜晶体管的顶栅。通过对有源层202进行离子注入，可以在有源层202两侧分别形成源极区和漏极区，未被注入离子的区域形成沟道区。在第二栅极层204远离衬底10一侧设置有第二层间绝缘层50，通过源极层301将源极区引出形成源极电极，通过漏极层302将漏极区引出形成漏极电极(源极层301即为源极电极，漏极层302即为漏极电极)，并将第一栅极层203通过第一连接线304引出，将第二栅极层204通过第二连接线303引出，同时将补偿层201通过第三连接线305引出，以便通过各个连接线实现薄膜晶体管的连接。其中，第一栅极层203为薄膜晶体管的第一栅极电极，第二栅极层204为薄膜晶体管的第二栅极电极，补偿层201为薄膜晶体管的补偿电极。
继续参考图4，在本实施例中，第一栅极层203与第二栅极层204连接，能够提高薄膜晶体管的电子迁移率。换句话说，第一栅极电极与第二栅极电极连接在一起形成薄膜晶体管的第一个端口。补偿电极作为薄膜晶体管的第二个端口，源极层301作为薄膜晶体管的第三个端口，漏极层302作为薄膜晶体管的第四个端口。在实际应用时，补偿电极接入补偿电压VDC，以补偿薄膜晶体管的阈值电压偏移，从而降低薄膜晶体管PBTS或NBTS。
图5为本发明实施例提供的另一种阵列基板的结构示意图，参考图5，可选地，在上述技术方案的基础上，第一栅极层203还可以与源极层301连接，能够提高薄膜晶体管的可靠性。这里，第一栅极电极与第二栅极电极连接在一起形成薄膜晶体管的第一个端口，补偿电极作为薄膜晶体管的第二个端口，源极层301作为薄膜晶体管的第三个端口，漏极层302作为薄膜晶体管的第四个端口。在实际应用时，补偿电极接入补偿电压VDC，以补偿薄膜晶体管的阈值电压偏移，从而降低薄膜晶体管PBTS或NBTS。
图6为本发明实施例提供的另一种阵列基板的结构示意图，参考图6，可选地，第二栅极层204还可以与源极层301连接，同样能够提高薄膜晶体管的可靠性。薄膜晶体管作为四端器件具有与图5所示薄膜晶体管相同的有益效果。
在本实施例中，对补偿层201与有源层202之间的厚度没有限制，只要补偿层201在衬底10上的垂直投影与有源层202在衬底10上的垂直投影存在交叠的情况均在本发明所保护的范围内。
可选地，图7为本发明实施例提供的另一种阵列基板的结构示意图，参考图7，绝缘层20包括在衬底10一侧依次叠层设置的第一子绝缘层61、第二子绝缘层62和第三绝缘层63，其中，有源层202位于第三子绝缘层63远离衬底10一侧，即第一子绝缘层61、第二子绝缘层62和第三绝缘层63均位于有源层202下方。在本实施例中，补偿层201可以位于第一子绝缘层61、第二子绝缘层62和第三绝缘层63中的任意一层。
该阵列基板还包括第一电极层401和第二电极层402，第一电极层401位于第一子绝缘层61远离衬底10一侧且被第二子绝缘层62覆盖，第二电极层402位于第二子绝缘层62远离第一子绝缘层61一侧且被第三子绝缘层63覆盖。其中，第一电极层401和第二电极层402用于形成存储电容，第二子绝缘层62可以作为存储电容的介质层。
在本实施例中，补偿层201可以位于衬底10和第一子绝缘层61之间。当然，补偿层201还可以位于第二子绝缘层62和第一子绝缘层61之间，或者位于第二子绝缘层62和第三子绝缘层63之间。换句话说，当第一栅极层203位于有源层202下方时，补偿层201可以位于第一栅极层203下方的任一膜层中。
图8为本发明实施例提供的另一种阵列基板的结构示意图，参考图8，在上述技术方案的基础上，可选地，第一栅极层203可以与第二电极层402同层设置，有利于降低阵列基板的整体厚度。作为本实施例提供的一种优选实施方案，补偿层201位于第二子绝缘层62和第三子绝缘层63之间，第一电极层401与补偿层201同层设置，第二电极层402与栅极层同层设置，具体可与第一栅极层203同层设置。这里，第三子绝缘层63作为存储电容的介质层。
在本实施例中，当补偿层201不接入补偿电压VDC时，补偿层201可以复用为第一电极层401，第一栅极层203可以复用为第二电极层402，有利于减少工艺制程，降低工艺难度。
需要说明的是，衬底10与第一栅极层203之间还可以包括其他膜层，如缓冲层，图中并未示出这些膜层，在不影响阵列基板的功能前提下，补偿层201可以位于第一栅极层203下方的任一膜层。
图9为本发明实施例提供的另一种阵列基板的结构示意图，参考图9，在上述各技术方案的基础上，该阵列基板还包括遮挡层70。
其中遮挡层70可以位于第一子绝缘层61、第二子绝缘层62和第三绝缘层63中的任意一层，用于实现遮光功能，其具体工作原理可以参考现有技术中的相关描述，在此不再赘述。在本实施例中，优选地，遮挡层70可以与补偿层201同层设置，以提高对阵列基板的整体遮挡效果。
本发明实施例还提供了一种显示面板，包括上述任意实施例所提供的阵列基板，阵列基板上设置有像素电路，该像素电路包括本发明任意实施例所提供的薄膜晶体管。以IGZO薄膜晶体管为例，该薄膜晶体管可以用于像素电路中的阈值补偿晶体管和初始化晶体管，可以降低像素电路中的漏电流。在本实施例中，像素电路可以为7T1C、7T2C、8T2C等架构。图10为本发明实施例提供的一种像素电路的结构示意图，该像素电路包括发光二极管LED、驱动晶体管M1、数据写入晶体管M2、阈值补偿晶体管M3、第一发光控制晶体管M4、第二发光控制晶体管M5、第一初始化晶体管M6、第二初始化晶体管M7和存储电容Cst，其中阈值补偿晶体管M3、第一初始化晶体管M6和第二初始化晶体管M7为IGZO晶体管，且具有4个端口(栅极、源极、漏极和补偿电极)，通过对补偿电极施加直流电压VDC，能够对IGZO晶体管的阈值电压进行补偿，从而降低IGZO晶体管的PBTS，有利于提高像素电路的可靠性，从而保证显示面板的显示效果。这里，像素电路的具体工作原理不再赘述。
图11为本发明实施例提供的另一种像素电路的结构示意图，该像素电路包括发光二极管LED、驱动晶体管M1、数据写入晶体管M2、阈值补偿晶体管M3、第一发光控制晶体管M4、第二发光控制晶体管M5、第一初始化晶体管M6、第二初始化晶体管M7、存储电容Cst和耦合电容C0，其中阈值补偿晶体管M3和第一初始化晶体管M6为IGZO晶体管，且具有4个端口(栅极、源极、漏极和补偿电极)，通过对补偿电极施加直流电压VDC，能够对IGZO晶体管的阈值电压进行补偿，从而降低IGZO晶体管的PBTS，有利于提高像素电路的可靠性，从而保证显示面板的显示效果。这里，该像素电路的具体工作原理不再赘述。
图12为本发明实施例提供的另一种像素电路的结构示意图，该像素电路包括发光二极管LED、驱动晶体管M1、数据写入晶体管M2、阈值补偿晶体管M3、第一发光控制晶体管M4、第二发光控制晶体管M5、第一初始化晶体管M6、第二初始化晶体管M7、第三初始化晶体管M8、存储电容Cst和耦合电容C0，其中阈值补偿晶体管M3和第一初始化晶体管M6为IGZO晶体管，且具有4个端口(栅极、源极、漏极和补偿电极)，通过对补偿电极施加直流电压VDC，能够对IGZO晶体管的阈值电压进行补偿，从而降低IGZO晶体管的PBTS，有利于提高像素电路的可靠性，从而保证显示面板的显示效果。这里，该像素电路的具体工作原理不再赘述。
在本实施例中，该IGZO晶体管接入的直流电压VDC可以为电源电压VSS，也可以为初始化电压Vref(包括Vref1、Vref2和Vref3)。其中，电源电压VSS可以由电源线提供，初始化电压Vref可以由初始化信号线提供。
图13为本发明实施例提供的一种显示面板的结构示意图，该显示面板可以应用到平板、手机、手表、可穿戴设备，以及车载显示、相机显示、电视和电脑屏幕等其他所有的与显示相关的电子产品中。由于该显示面板包括本发明任意实施例所提供的阵列基板，因此，本发明实施例提供的显示装置也具备本发明任意实施例所描述的有益效果。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。
Claims (10)
1.一种阵列基板，其特征在于，所述阵列基板包括：
衬底；
补偿层，位于所述衬底一侧；
绝缘层，位于所述补偿层远离所述衬底一侧，且所述绝缘层覆盖所述补偿层；
有源层，位于所述绝缘层远离所述衬底一侧；
其中，所述补偿层在所述衬底上的垂直投影与所述有源层在所述衬底上的垂直投影存在交叠，所述补偿层用于对所述阵列基板的薄膜晶体管的阈值电压进行补偿。
2.根据权利要求1所述的阵列基板，其特征在于，所述补偿层在所述衬底上的垂直投影至少覆盖所述有源层在所述衬底上的垂直投影。
3.根据权利要求1所述的阵列基板，其特征在于，所述补偿层接入补偿电压；所述补偿层采用导电材料制得；
优选地，所述补偿电压为负压。
4.根据权利要求1所述的阵列基板，其特征在于，所述有源层的材料包括金属氧化物。
5.根据权利要求1所述的阵列基板，其特征在于，所述补偿层的材料包括非晶硅。
6.根据权利要求1所述的阵列基板，其特征在于，还包括栅极层以及栅绝缘层；
所述栅绝缘层位于所述绝缘层背离所述衬底的一侧并覆盖在所述栅极层表面，所述有源层设置在所述栅绝缘层背离所述栅极层的一侧表面；
其中，所述栅极层在所述衬底上的垂直投影与所述有源层在所述衬底上的垂直投影存在未交叠部分，所述补偿层在所述衬底上的垂直投影至少覆盖所述未交叠部分。
7.根据权利要求1所述的阵列基板，其特征在于，还包括栅极层、栅绝缘层以及层间绝缘层；
所述有源层位于所述绝缘层远离所述衬底一侧表面；
所述栅绝缘层位于所述有源层远离所述衬底的一侧且覆盖所述有源层；
所述栅极层位于所述栅绝缘层远离所述有源层的一侧表面；
所述层间绝缘层位于所述栅绝缘层远离所述绝缘层的一侧且覆盖所述栅极层。
8.根据权利要求1所述的阵列基板，其特征在于，还包括栅极层、和层叠设置于所述绝缘层上的第一栅绝缘层、第二栅绝缘层以及层间绝缘层，所述栅极层包括第一栅极层和第二栅极层；其中，所述第一栅极层在所述衬底上的垂直投影与所述有源层在所述衬底上的垂直投影存在未交叠部分，所述补偿层在所述衬底上的垂直投影至少覆盖所述未交叠部分；
所述第一栅极层设于所述绝缘层远离所述衬底的一侧表面且被所述第一栅绝缘层覆盖；
所述第二栅绝缘层覆盖所述有源层；
所述第二栅极层位于所述第二栅绝缘层远离所述第一栅绝缘层的一侧表面且被所述层间绝缘层覆盖；
优选地，所述有源层包括沟道区、源极区和漏极区，所述源极区和所述漏极区分别位于所述沟道区两侧，所述阵列基板还包括源极层和漏极层，所述源极层与所述源极区连接，所述漏极层与所述漏极区连接；
优选地，所述第一栅极层与所述第二栅极层连接；或者，所述第一栅极层与所述源极层连接；或者，所述第二栅极层与所述源极层连接。
9.根据权利要求1-8任一项所述的阵列基板，其特征在于，所述绝缘层包括层叠设于衬底一侧的第一子绝缘层、第二子绝缘层以及第三子绝缘层；所述补偿层位于所述第一子绝缘层、第二子绝缘层以及第三子绝缘层的其中一层中；所述阵列基板还包括第一电极层和第二电极层；
其中，所述第一电极层位于所述第一子绝缘层远离所述衬底的一侧且被所述第二子绝缘层覆盖，所述第二电极层位于所述第二子绝缘层远离所述第一子绝缘层的一侧且被所述第三子绝缘层覆盖；或所述第一电极层与所述补偿层同层设置，所述第二电极层与栅极层同层设置；
优选地，所述阵列基板还包括遮挡层，所述遮挡层位于所述第一子绝缘层、第二子绝缘层以及第三子绝缘层的其中一层中；
优选地，所述补偿层与所述遮挡层同层设置。
10.一种显示面板，其特征在于，包括如权利要求1-9任一项所述的阵列基板，所述阵列基板上设置有像素电路；
优选地，所述显示面板还包括电源线和初始化信号线，所述电源线用于为所述像素电路提供电源电压，所述初始化信号线用于为所述像素电路提供初始化电压，所述补偿层与所述电源线或所述初始化信号线连接。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210819815.7A CN115172385A (zh) | 2022-07-12 | 2022-07-12 | 阵列基板和显示面板 |
| PCT/CN2022/130841 WO2024011799A1 (zh) | 2022-07-12 | 2022-11-09 | 阵列基板和显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210819815.7A CN115172385A (zh) | 2022-07-12 | 2022-07-12 | 阵列基板和显示面板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115172385A true CN115172385A (zh) | 2022-10-11 |
Family
ID=83493642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210819815.7A Pending CN115172385A (zh) | 2022-07-12 | 2022-07-12 | 阵列基板和显示面板 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN115172385A (zh) |
| WO (1) | WO2024011799A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024011799A1 (zh) * | 2022-07-12 | 2024-01-18 | 合肥维信诺科技有限公司 | 阵列基板和显示面板 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100961695B1 (ko) * | 2003-06-12 | 2010-06-10 | 엘지디스플레이 주식회사 | 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법 |
| CN106684103B (zh) * | 2017-02-28 | 2020-04-03 | 厦门天马微电子有限公司 | 阵列基板、显示面板及显示装置 |
| CN108630663B (zh) * | 2018-04-27 | 2019-11-05 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、应用和性能改善方法 |
| CN115172385A (zh) * | 2022-07-12 | 2022-10-11 | 合肥维信诺科技有限公司 | 阵列基板和显示面板 |
-
2022
- 2022-07-12 CN CN202210819815.7A patent/CN115172385A/zh active Pending
- 2022-11-09 WO PCT/CN2022/130841 patent/WO2024011799A1/zh unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024011799A1 (zh) * | 2022-07-12 | 2024-01-18 | 合肥维信诺科技有限公司 | 阵列基板和显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024011799A1 (zh) | 2024-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11335709B2 (en) | Array substrate, display panel, display device and method for forming array substrate | |
| US10777141B2 (en) | Display device | |
| JP2021092789A (ja) | 表示装置 | |
| JP5736143B2 (ja) | 液晶表示装置 | |
| JP2018197878A (ja) | 表示装置 | |
| US10622483B2 (en) | Thin film transistor, array substrate and display device | |
| US9054197B2 (en) | Thin-film transistor, display unit, and electronic apparatus | |
| CN109300840B (zh) | 显示基板及其制造方法、显示装置 | |
| US10333002B2 (en) | Thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof, and display device | |
| CN104077998A (zh) | 像素电路、显示装置和电子设备 | |
| CN110289270B (zh) | 阵列基板及其制造方法、显示装置 | |
| KR20120091229A (ko) | 액정 표시 장치 및 그 액정 표시 장치를 구비하는 전자기기 | |
| CN110729313A (zh) | 显示面板、显示面板制备方法、显示装置 | |
| US20180277661A1 (en) | Thin film transistor substrate, manufacturing method for thin film transistor substrate, and liquid crystal display | |
| WO2024011951A1 (zh) | 一种显示面板及显示装置 | |
| CN111415995B (zh) | 一种显示面板、其制作方法及显示装置 | |
| US9515191B2 (en) | Thin-film field effect transistor, driving method thereof, array substrate, display device, and electronic product | |
| CN210723028U (zh) | 显示面板、显示装置 | |
| US9806197B1 (en) | Display device having back gate electrodes | |
| CN115172385A (zh) | 阵列基板和显示面板 | |
| US11810515B1 (en) | Pixel driving circuit, display panel and display device | |
| US11257888B2 (en) | Display panel and method of fabricating thin film transistor | |
| JP2016167060A (ja) | 表示パネル及び表示装置 | |
| CN115207000A (zh) | 一种显示面板 | |
| JP2016111034A (ja) | 薄膜トランジスタ基板およびその製造方法と液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |