CN115172372A - 半导体器件及其制备方法 - Google Patents

Abstract

本公开实施例提供了一种半导体器件及其制备方法，该半导体器件包括：第一衬底，包括有源区，有源区包括沿第一方向依次并列排布的第一有源层、沟道层和第二有源层，第一有源层相对靠近第一衬底的第一面；两条字线，穿过有源区，两条字线并列排布且相互隔离，字线沿第二方向延伸，沟道层包括位于两条字线之间的沟道区域，两条字线和沟道区域耦合；位线，位于第一衬底的第一面，位线沿第三方向延伸，且与第一有源层接触；隔离结构，沿第一方向贯穿第二有源层，并将第二有源层分割成相互隔离的两个有源单元，一个有源单元、沟道区域和第一有源层形成一个晶体管；另一个有源单元、沟道区域和第一有源层形成另一个晶体管。

Description

半导体器件及其制备方法

技术领域

本公开涉及半导体技术领域，特别是涉及一种半导体器件及其制备方法。

背景技术

随着大数据时代的到来，对计算机的数据处理、存储和传输能力提出了更高的要求。动态随机存取存储器(DRAM，Dynamic Random Access Memory)可作为计算机实时处理数据时的存储介质，对计算机的数据处理速度等起着重要作用，因此，DRAM技术得到了迅猛的发展。

常见的DRAM单元由一个晶体管(Transistor)和一个电容器(Capacitor)构成1TlC结构。目前市场对DRAM的存储性能和单元尺寸的要求在持续提高，给其设计与制造带来了严峻的挑战。

发明内容

根据本公开的第一个方面，提供了一种半导体器件，包括：

第一衬底，包括有源区，所述有源区包括沿第一方向依次并列排布的第一有源层、沟道层和第二有源层，所述第一有源层相对靠近所述第一衬底的第一面，所述第一方向垂直于所述第一衬底所在平面；

两条字线，穿过所述有源区，两条所述字线并列排布且相互隔离，所述字线沿第二方向延伸，所述沟道层包括位于所述两条字线之间的沟道区域，所述两条字线和所述沟道区域耦合，所述第二方向平行于所述第一衬底所在平面；

位线，位于所述第一衬底的所述第一面，所述位线沿第三方向延伸，且与所述第一有源层接触，所述第三方向平行于所述衬底所在平面，且与所述第二方向相交；

隔离结构，沿所述第一方向贯穿所述第二有源层，并将所述第二有源层分割成相互隔离的两个有源单元，一个所述有源单元、所述沟道区域和所述第一有源层形成一个晶体管；另一个所述有源单元、所述沟道区域和所述第一有源层形成另一个晶体管。

根据本公开的第二个方面，提供了一种半导体器件的制备方法，包括：

提供第一衬底；其中，所述第一衬底内包括有源区；

在所述有源区内形成沿第一方向依次并列排布的第一有源层、沟道层和第二有源层；其中，所述第一有源层相对靠近所述第一衬底的第一面，所述第一方向垂直于所述第一衬底所在平面；

形成穿过所述有源区的两条字线；其中，两条所述字线并列排布且相互隔离，所述字线沿第二方向延伸，所述沟道层包括位于所述两条字线之间的沟道区域，所述两条字线和所述沟道区域耦合；所述第二方向平行于所述第一衬底所在平面；

形成位于所述第一衬底的第一面的位线；其中，所述位线沿第三方向延伸，所述位线与所述第一有源层接触；所述第三方向平行于所述第一衬底所在平面，且与所述第二方向相交；

形成穿过所述有源区的隔离结构；其中，所述隔离结构沿所述第一方向贯穿所述第二有源层，并将所述第二有源层分割成两个有源单元；一个所述有源单元、所述沟道区域和所述第一有源层形成一个晶体管；另一个所述有源单元、所述沟道区域和所述第一有源层形成另一个晶体管。

本公开实施例提供的半导体器件中，第一有源层和第二有源层沿第一方向分设于沟道层的两侧，字线沿第三方向与沟道层并列排布，形成了垂直沟道晶体管。当第一有源层连接位线，第二有源层连接电容接触插塞(node contact，NC)时，位线和电容接触插塞沿第一方向设置在有源区的两侧，位线和电容接触插塞没有相对区域，因此可消除二者之间的寄生电容，提高数据读取的准确性，从而提高了半导体器件的性能。

进一步地，相关技术中，晶体管的源极和漏极沿水平方向位于字线的两侧，一个有源区内沿水平方向设置有第一个晶体管的源极、第一条字线、漏极、第二条字线和第二个晶体管的源极。而本公开中，一个有源区内也是形成有两个晶体管，但是晶体管的第一有源层和第二有源层沿垂直方向(第一方向)位于沟道层的两侧，并且两个晶体管共用第一有源层和沟道区域，第二有源层被分割成相互隔离的两个有源单元，从而形成两个晶体管。一个有源区沿水平方向仅设置有第一条字线、第一有源层和第二条字线。因此，相比于相关技术中的有源区，本公开实施例提供的半导体器件的有源区更短，晶体管在水平面(第一衬底所在平面)内的占用面积更小，能够实现电容器在水平面内的占用面积缩小到6F2(3F*2F，F为最小特征尺寸)，从而提高半导体器件的集成度。

并且，相关技术中的晶体管开启后，沟道覆盖字线的两侧壁和底部，而本公开中，当晶体管开启后，沟道仅覆盖字线的侧壁，因此，本公开实施例提供的晶体管的沟道更短，能够提高载流子迁移速率，从而提高晶体管的响应速度，提高存储单元的读写速度。

总言之，本公开实施例提供的半导体器件，能够通过消除位线和电容接触插塞之间的寄生电容，以及缩短沟道长度，进而提高半导体器件的性能，还能缩小存储单元在水平面内的占用面积，进而提高半导体器件的集成度。

附图说明

图1为本公开实施例提供的DRAM的结构示意图；

图2为图1所示的DRAM沿A-A线的局部剖视示意图；

图3为本公开实施例提供的一种半导体器件的结构示意图；

图4a为图3所示的半导体器件沿B-B线的局部剖视示意图；

图4b为图4a所示的半导体器件中一个有源区的局部剖视图；

图5为图3所示的半导体器件中隔离结构的俯视示意图；

图6为本公开实施例提供的又一种半导体器件中隔离结构的俯视示意图；

图7为本公开实施例提供的一种半导体器件的制备方法的流程示意图；

图8a至图8r为本公开实施例提供的半导体器件在制备过程中的结构示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做详细阐述。

在本公开的描述中，需要理解的是，术语“长度”、“宽度”、“深度”、“上”、“下”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

本公开的技术方案可以应用于半导体存储器的设计与制造，例如，常用的DRAM等半导体存储器。DRAM包括呈阵列排布的多个存储单元，存储单元包括一个晶体管和一个电容器，构成1T1C结构。晶体管的栅极与字线(WL)相连，漏极与位线(BL)相连，源极与电容器相连。字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取在电容器中的数据，或者通过位线将数据写入电容器中进行存储。电容器以存储电荷的多少表示数据“1”或“0”，通常以少电荷代表“0”，多电荷代表“1”，反之亦可。

图1为本公开实施例提供的DRAM的结构示意图。图2为图1所示的DRAM沿A-A线的局部剖视图。参见图1和图2，DRAM包括多个有源区(AA)10和浅槽隔离结构(STI)20，多个有源区10呈阵列排布，并且被浅槽隔离结构20隔离。字线(WL)30沿X方向延伸，并穿过沿X方向并列排布的多个有源区10。位线(BL)40沿Y方向延伸，位线40位于有源区10的顶部并与沿Y方向并列排布的多个有源区10接触。

进一步地，一个有源区10被并列排布的两条字线30穿过，以在一个有源区10内形成两个并列排布的晶体管，每个晶体管的源极11和漏极12沿Y方向分设于字线30两侧。在一个有源区10内，两个晶体管的漏极12相接触，并与同一位线40连接。第一个晶体管的源极11与一个电容器50连接，第二个晶体管的源极11可与另外一个电容器50连接。具体地，如图2所示，晶体管的源极11和电容器50通过电容接触插塞60连接。

随着DRAM的集成度提高，如图1和图2所示，沿X方向上相邻两个有源区10之间的间距不断减小，使得一个有源区10上的位线40和另一个有源区10上的电容接触插塞60之间的距离不断减小，从而导致位线40和电容接触插塞60之间的寄生电容不断增大，严重影响存储器与存储单元阵列相关的性能。

鉴于此，本公开实施例提供了一种半导体器件，用于消除电容接触插塞和位线之间的寄生电容。图3为本公开实施例提供的一种半导体器件的结构示意图，图4a为图3所示的半导体器件沿B-B线的局部剖视示意图，图4b为图4a所示的半导体器件中一个有源区的局部剖视图，图5为图3所示的半导体器件中隔离结构的俯视示意图。如图3至图5所示，该半导体器件，包括：

第一衬底1000，包括有源区100，有源区100包括沿第一方向依次并列排布的第一有源层110、沟道层120和第二有源层130，第一有源层110相对靠近第一衬底1000的第一面1001，第一方向垂直于第一衬底1000所在平面；

两条字线200，穿过有源区100，两条字线200并列排布且相互隔离，字线200沿第二方向延伸，沟道层120包括位于两条字线200之间的沟道区域121，两条字线200和沟道区域121耦合，第二方向平行于第一衬底1000所在平面；

位线300，覆盖于第一衬底1000的第一面1001，位线300沿第三方向延伸，且与第一有源层110接触，第三方向平行于衬底所在平面，且与第二方向相交；

隔离结构400，沿第一方向贯穿第二有源层130，并将第二有源层130分割成两个有源单元131，一个有源单元131、沟道区域121和第一有源层110形成一个晶体管；另一个有源单元131、沟道区域121和第一有源层110形成另一个晶体管。

这里，第三方向和第二方向相互垂直，第一方向为Z方向，第二方向为X方向，第三方向为Y方向。在其它一些实施例，第三方向和第二方向也可相交但不垂直，且均平行于第一衬底1000所在平面。

在一些实施例中，第一衬底1000是半导体衬底。具体地，第一衬底1000的材质可以是硅、锗、硅锗半导体或碳化硅等，也可以是绝缘体上硅(SOI)或者绝缘体上锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。第一衬底1000还可以根据设计需求注入一定的掺杂离子以改变电学参数。

第一衬底1000包括多个有源区100，多个有源区100呈阵列排布且相互隔离。有源区100包括沿第一方向(Z方向)依次并列排布的第一有源层110、沟道层120和第二有源层130。第一有源层110和第二有源层130其中之一为源极，另一为漏极。示例地，第一有源层110为漏极，第二有源层130为源极，反之亦可。

在一些实施例中，第一有源层110和第二有源层130可通过向第一衬底1000中注入掺杂离子形成，第一有源层110和第二有源层130可同时为P型掺杂区，也可同时为N型掺杂区。

形成P型掺杂区的掺杂离子可包括硼(B)、铝(Al)或镓(Ga)等。形成N型掺杂区的掺杂离子可包括磷(P)、砷(As)或锑(Sb)等。第一有源层110和第二有源层130的掺杂离子的元素类型可以相同，也可以不同。在一些实施例中，第一有源层110和第二有源层130的掺杂离子的元素类型相同。

在一些实施例中，沟道层120可以是位于第一有源层110和第二有源层130之间的第一衬底1000。在另一些实施例中，沟道层120还可以通过向位于第一有源层110和第二有源层130之间的第一衬底1000中注入掺杂离子形成。示例地，当第一有源层110和第二有源层130为N型掺杂时，沟道层120可为P型掺杂。当第一有源层110和第二有源层130为P型掺杂时，沟道层120可为N型掺杂。

继续参见图3、图4a和图4b，该半导体器件包括多条并列排布的字线200，字线200沿第二方向(X方向)延伸，并且穿过沿第二方向并列排布的多个有源区100。其中，一个有源区100被两条字线200穿过。

两条字线200穿过沟道层120，其中，沟道层120位于两条字线200之间的部分形成沟道区域121，沟道区域121用于形成沟道(也即反型层)。两条字线200均与沟道区域121耦合。具体地，当向第一条字线200施加电压时，在沟道区域121相对靠近第一条字线200的一侧可形成沟道，当向第二条字线200施加电压时，在沟道区域121相对靠近第二条字线200的一侧可形成沟道。换言之，当一个有源区100被两条字线200穿过，形成两个晶体管后，两个晶体管共用沟道区域121。

这里，字线200穿过沟道层120，且不延伸至第一有源层110和第二有源层130内。换言之，在垂直于第三方向(Y方向)的平面内，字线200的正投影沿第一方向相对设置的两边缘，位于沟道层120的正投影沿第一方向相对设置的两边缘之间。

在一些实施例中，字线200可贯穿沟道层120，字线200相对靠近第一面的一侧与沟道层120相对靠近第一面的一侧平齐，字线200相对远离第一面的一侧与沟道层120相对远离第一面的一侧平齐。可以理解的是，当向字线200施加电压后，沟道区域121内形成的沟道沿第一方向的尺寸基本等于字线200沿第一方向的尺寸，因此，字线200贯穿沟道层120可使沟道、第一有源层110和第二有源层130接触，保证载流子能在第一有源层110和第二有源层130之间迁移。

这里，字线200的材质可包括金属(例如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如氮化钛、氮化钽)或者掺杂多晶硅等导电材料。

该半导体器件还包括介质层500，介质层500位于字线200和有源区100之间。具体地，介质层500覆盖字线200的侧壁和字线200相对远离第一面1001的一侧，将字线200与沟道区域121、第一有源层110和第二有源层130相隔离。

介质层500的材质可包括氧化硅、氮化硅或其他高k介电材料。

该半导体器件还包括多条并列排布的位线300，位线300沿第三方向延伸，并且与沿第三方向并列排布的多个有源区100的第一有源层110接触。

这里，位线300的材质可包括金属(例如钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如氮化钛、氮化钽)或者掺杂多晶硅等导电材料。

参见图4a、图4b和图5，第一有源层110和第二有源层130沿第一方向分设于沟道层120的两侧，字线200沿第三方向与沟道层120并列排布，形成了垂直沟道晶体管。为在一个有源区100内形成两个垂直沟道晶体管，本公开实施例提出在第二有源层130内设置隔离结构400，隔离结构400沿第一方向(Z方向)贯穿第二有源层130，将第二有源层130分割成相互隔离的两个有源单元131。其中，一个有源单元131、沟道区域121和第一有源层110形成一个晶体管，另一个有源单元131、沟道区域121和第一有源层110形成另一个晶体管。

这里，一个有源单元131可与一个电容器耦合，另一个有源单元131可与另一个电容器耦合。

如图4a和图4b所示，一个有源区100内的两个晶体管共用第一有源层110和沟道区域121，也可以理解为两个晶体管的第一有源层110相接触，且沟道区域121也相接触。当向一条字线200施加电压，并在沟道区域121相对靠近该字线200的一侧形成沟道后，载流子可在第一有源层110和相对靠近该字线200的有源单元131内迁移，使一个晶体管开启，并向连接该有源单元131的电容器内存储电荷。这里，由于两个有源单元131相互隔离，因此，载流子不会从该有源单元131内流入另一个有源单元131，使另一个电容器存储电荷，造成数据写入错误。

当向两条字线200同时施加电压，沟道区域121内可形成两个垂直的沟道(在一些实施例中，两个沟道可相接触)，一部分载流子可从第一有源层110经过一个沟道迁移到一个有源单元131，另一部分载流子可从第一有源层110经过另一个沟道迁移到另一个有源单元131，从而向两个电容器内存储电荷。

应该理解，每个有源单元131应至少部分与沟道区域121接触，以当沟道区域121内形成沟道后，载流子可从第一有源层110流出，经过沟道后流入有源单元131。因此，在一些实施例中，隔离结构400在沟道层120相对靠近第二有源层130的表面上的正投影可位于沟道区域121内。如此，可使两个有源单元131均与沟道区域121有较大的接触面积。

在一些实施例中，隔离结构400将第二有源层130分为面积相等的两个有源单元131，从而保证两个晶体管的电学参数相同。

本公开实施例提供的半导体器件中，第一有源层110和第二有源层130沿第一方向分设于沟道层120的两侧，字线200沿第三方向与沟道层120并列排布，形成了垂直沟道晶体管。当第一有源层110连接位线300，第二有源层130连接电容接触插塞时，位线300和电容接触插塞沿第一方向设置在有源区100的两侧，位线300和电容接触插塞没有相对区域，因此可消除二者之间的寄生电容，提高数据读取的准确性，从而提高了半导体器件的性能。

进一步地，在图1所示的DRAM中，晶体管的源极和漏极沿水平方向位于字线200的两侧，一个有源区100内沿水平方向设置有第一个晶体管的源极、第一条字线200、漏极、第二条字线200和第二个晶体管的源极。而本公开中，一个有源区100内也是形成有两个晶体管，但是晶体管的第一有源层110和第二有源层130沿垂直方向(第一方向)位于沟道层120的两侧，并且两个晶体管共用第一有源层110和沟道区域121，第二有源层130被分割成相互隔离的两个有源单元131，从而形成两个晶体管。一个有源区100沿水平方向仅设置有第一条字线200、第一有源层110和第二条字线200。因此，相比于图1所示的有源区100，本公开实施例提供的半导体器件的有源区100更短，晶体管在水平面(第一衬底1000所在平面)内的占用面积更小，能够实现电容器在水平面内的占用面积缩小到6F2(3F*2F，F为最小特征尺寸)，从而提高半导体器件的集成度。

并且，在图1所示的DRAM中，当晶体管开启后，沟道覆盖字线200的两侧壁和底部，而本公开中，当晶体管开启后，沟道仅覆盖字线200的侧壁，因此，本公开实施例提供的晶体管的沟道更短，能够提高载流子迁移速率，从而提高晶体管的响应速度，提高存储单元的读写速度。

总言之，本公开实施例提供的半导体器件，能够通过消除位线300和电容接触插塞之间的寄生电容，以及缩短沟道长度，进而提高半导体器件的性能，还能缩小存储单元在水平面内的占用面积，进而提高半导体器件的集成度。

在一些实施例中，有源区100包括在第三方向(Y方向)相对设置的两端部，分别是第一端部101和第二端部102，穿过有源区100的一条字线200相对远离沟道区域121的侧壁与有源区100的第一端部101平齐，另一条字线200相对远离沟道区域121的侧壁与有源区100的第二端部102平齐。如此，能使有源区100沿第三方向的长度最短，最大程度地提高半导体器件的集成度。

参见图3、图4a和图4b，第一衬底1000还包括浅槽隔离结构600，浅槽隔离结构600包围多个有源区100，浅槽隔离结构600相对远离第一面1001的一侧和有源区100相对远离第一面1001的一侧平齐，浅槽隔离结构600相对靠近第一面1001的一侧和有源区100相对靠近第一面1001的一侧平齐，浅槽隔离结构600将多个有源区100隔离。

在一些实施例中，该半导体器件还包括字线填充结构710，字线填充结构710位于字线200相对靠近第一面1001的一侧，字线填充结构710相对靠近第一面的一侧和浅槽隔离结构600相对靠近第一面的一侧平齐。浅槽隔离结构600沿第一方向具有第一尺寸L1，字线填充结构710、字线200和介质层500沿第一方向的尺寸之和为第二尺寸L2，第二尺寸L2基本等于第一尺寸L1的三分之二。

这里，第二尺寸L2是根据第一有源层110、沟道层120和第二有源层130在第一方向的尺寸决定的。由于第一有源层110、沟道层120和第二有源层130沿第一方向的尺寸基本相等，设置第二尺寸L2基本等于第一尺寸L1的三分之二，可以保证字线200能够与沟道区域121耦合。

这里，两个字线填充结构710穿过第一有源层110，第一有源层110位于两个字线填充结构710之间的部分(也即第一有源层110覆盖沟道区域121的部分)与位线300接触。

参见图4a、图4b和图5，在一些实施例中，隔离结构400沿第二方向(X方向)延伸，且穿过多个有源区100的第二有源层130。示例地，隔离结构400可与字线200平行。

应当理解，隔离结构400的具体形式不限于此。图6为本公开实施例提供的又一种半导体器件中隔离结构的俯视示意图，如图6所示，在一些实施例中，一个隔离结构400也可只贯穿一个有源区100的第二有源层130，不同有源区100内的隔离结构400相隔离。如此，也能将多个有源区100的第二有源层130分割成相互隔离的两个有源单元131。

在一些实施例中，隔离结构400还沿第一方向(Z方向)延伸到沟道区域121内，隔离结构400延伸到沟道区域121内的部分沿第一方向具有第三尺寸L3，沟道层120沿第一方向具有第四尺寸L4，第三尺寸L3小于或等于第四尺寸L4的五分之一。这样设置，一方面能够保证隔离结构400完全贯穿第二有源层130，另一方面可降低两个有源单元131之间的寄生电容，从而减少两个晶体管的相互干扰。

在一些实施例中，从隔离结构400和字线200的位置关系的角度限制：在垂直于第三方向(Y方向)的平面内，隔离结构400的正投影和字线200的正投影部分重叠，该重叠区域在第一方向(Z方向)具有第五尺寸L5，第五尺寸L5的范围为[15nm，25nm]。可以理解的是，字线200位于沟道层120内，隔离结构400在垂直于第三方向的平面内的正投影和字线200在该平面内的正投影部分重叠，说明隔离结构400延伸到沟道层120内，可以保证隔离结构400完全贯穿第二有源层130，并且可减少两个晶体管之间的相互干扰。

在一些实施例中，隔离结构400在第一面1001的正投影和字线200在第一面1001的正投影之间的间距具有第六尺寸L6，第六尺寸L6的范围为[15nm，25nm]。

这里，当隔离结构400在垂直于第三方向的平面内的正投影和字线200在该平面内的正投影部分重叠时，隔离结构400在第一面1001的正投影和字线200在第一面1001的正投影之间的间距，也就是隔离结构400的侧壁与字线200相对靠近隔离结构400的侧壁之间的间距。

本实施例中，可通过调整第六尺寸L6，调整沟道厚度，获得全耗尽(FullyDepleted，FD)沟道，或部分耗尽(Partially Depleted，PD)沟道。示例地，第六尺寸L6的范围为[15nm，20nm]时，晶体管可形成全耗尽沟道。当第六尺寸L6的范围为[20nm，25nm]时，晶体管可形成部分耗尽沟道。

在一些实施例中，隔离结构400包括第一隔离部401和第二隔离部402，第二隔离部402覆盖第一隔离部401的侧壁和第一隔离部401相对靠近沟道层120的一侧。示例地，第一隔离部401的材质可包括氧化硅，第二隔离部402的材质可包括氮化硅。本实施例提供的隔离结构400能够进一步提高隔离性能，降低寄生电容，以降低两个晶体管之间的相互干扰。

在一些实施例中，位线300沿第三方向还可延伸至第一衬底1000内，示例地，位线300延伸到第一衬底1000内的部分沿第一方向具有第七尺寸L7，第七尺寸L7的范围为[1nm，5nm]。本实施例中，对第一有源层110进行一定的过刻蚀，从而将第一有源层110全部显露出来，防止位线300和第一有源层110之间存在残留物，影响接触性能。

在一些实施例中，该半导体器件还包括位线隔离结构720，位线隔离结构720位于位线300相对远离第一衬底1000的一侧，位线隔离结构720用于将位线300与覆盖位线300的其它导电结构(例如，布线层)相隔离。并且，位线隔离结构720还用于降低位线300和其它导电结构之间的寄生电容。

此外，参见如4a，该半导体器件还可包括第二衬底2000，与第一衬底1000的第一面1001混合键合，第二衬底2000包括外围电路，该外围电路可与位线300和字线200耦合。示例地，外围电路包括写入电路、读出电路、控制逻辑、输入输出电路，行地址解码器、列地址解码器等。

在一些实施例中，该半导体器件为DRAM。该半导体器件还包括电容器阵列，位于第一衬底1000的第二面1002，电容器阵列包括呈阵列排布的多个电容器800，每个有源单元131和一个电容器800耦合。这里，第二面1002和第一面相对。

在一些实施例中，该半导体器件还可包括电容接触插塞阵列，电容接触插塞阵列包括呈阵列排布的多个电容接触插塞，电容接触插塞位于有源单元131和电容器800之间。

在另一些实施例中，该半导体器件可包括第三衬底，与第一衬底1000的第二面1002混合键合，第三衬底内包括电容器阵列，电容器阵列包括多个电容器800，每个有源单元131和一个电容器800耦合。

需要说明的是，本公开实施例提供的半导体器件适用于任何包括晶体管或晶体管阵列的半导体器件，该半导体器件包括但不限于DRAM。应当理解，该半导体器件还可以是其它存储器，例如静态随机存取存储器(SRAM)、三维NAND闪存存储器或二维NAND闪存存储器等。

本公开还提供了一种半导体器件的制备方法，图7为本公开实施例提供的半导体器件的制备方法的流程示意图，如图7所示，该制备方法包括以下步骤：

S100：提供第一衬底；其中，第一衬底内包括有源区；

S200：在有源区内形成沿第一方向依次并列排布的第一有源层、沟道层和第二有源层；其中，第一有源层相对靠近第一衬底的第一面；

S300：形成穿过有源区的两条字线；其中，两条字线并列排布且相互隔离，字线沿第二方向延伸，沟道层包括位于两条字线之间的沟道区域，两条字线和沟道区域耦合；

S400：形成位于第一衬底的第一面的位线；其中，位线沿第三方向延伸，位线与第一有源层接触；

S500：形成穿过有源区的隔离结构；其中，隔离结构沿第一方向贯穿第二有源层，并将第二有源层分割成两个有源单元；一个有源单元、沟道区域和第一有源层形成一个晶体管；另一个有源单元、沟道区域和第一有源层形成另一个晶体管。

应当理解，步骤S100至S500所示的操作不一定按照顺序精确的执行，相反，可以按照任意顺序或者同时处理各种步骤。此外，也可将其他操作步骤添加到这些过程中。

图8a至图8r为本公开实施例提供的半导体器件在制备过程中的结构示意图，下面结合图3、图5、图8a至图8r介绍本公开实施例提供的半导体器件的制备方法。需要说明的是，图8a至图8r为半导体器件沿B-B线的剖视图。

参见图3和图8a，提供第一衬底1000，形成覆盖第一衬底1000的第一面1001的第一掩膜层910，采用第一光刻工艺在第一掩膜层910上形成与浅槽隔离结构一一对应的第一图形。

参见图8b，通过第一掩膜层910，刻蚀第一衬底1000，形成网格状的浅沟槽610和多个有源区100，浅沟槽610显露多个有源区100的侧壁。

这里，浅沟槽610具有沿第一方向的第一尺寸L1，第一尺寸L1小于第一衬底1000的厚度。

参见图8c，向浅沟槽内填充绝缘材料，形成浅槽隔离结构600。浅槽隔离结构600包围多个有源区100。

在一些实施例中，当绝缘材料高于第一衬底1000的第一面1001，对绝缘材料进行平坦化处理至显露出第一衬底1000的第一面1001；其中，浅沟槽内的绝缘材料形成浅槽隔离结构600，浅槽隔离结构600相对靠近第一面1001的一侧与第一面1001平齐。这里，平坦化工艺包括化学机械研磨(CMP)。

这里，浅槽隔离结构600的材质包括但不限于氧化硅或氮化硅。

参见图8d，有源区100包括沿第一方向(Z方向)依次并列排布的第一部分、第二部分和第三部分，其中，第一部分相对靠近第一面1001。向有源区100的第一部分注入第一掺杂离子，形成第一有源层110。向第三部分注入第二掺杂离子，形成第二有源层130。

在一些实施例中，第一掺杂离子可包括P型掺杂离子(例如硼、铝或镓)，或者N型掺杂离子(例如磷、砷或锑)，第二掺杂离子也可包括P型掺杂离子(例如硼、铝或镓)，或者N型掺杂离子(例如磷、砷或锑)。第一掺杂离子和第二掺杂离子可同为P型掺杂离子，或N型掺杂离子。第一掺杂离子的元素类型和第二掺杂离子的元素类型可相同。

在一些实施例中，有源区100的第二部分形成沟道层120。

在另一些实施例中，也可向第二部分注入第三掺杂离子，形成沟道层120。第三掺杂离子可包括P型掺杂离子(例如硼、铝或镓)，或者N型掺杂离子(例如磷、砷或锑)。当第一掺杂离子和第二掺杂离子可同为P型掺杂离子时，第三掺杂离子为N型掺杂离子，当第一掺杂离子和第二掺杂离子可同为N型掺杂离子时，第三掺杂离子为P型掺杂离子。

本公开对第一掺杂离子、第二掺杂离子和第三掺杂离子的注入顺序无限制。在一些实施例中，可以先注入第二掺杂离子，再依次注入第三掺杂离子和第一掺杂离子。

在一些实施例中，第一有源层110、沟道层120和第二有源层130沿第一方向的尺寸之和，等于浅槽隔离结构600的第一尺寸L1。并且，第一有源层110相对靠近第一面1001的一侧和浅槽隔离结构600相对靠近第一面1001的一侧平齐，均平齐于第一衬底1000的第一面1001。

在一些实施例中，第一有源层110、沟道层120和第二有源层130沿第一方向的尺寸相等，也即第一有源层110、沟道层120和第二有源层130的厚度基本相同。

参见图8e至8h，执行步骤S200，形成穿过有源区100的两条字线200。

参见图8e，形成覆盖第一面1001的第二掩膜层920，采用第二光刻工艺在第二掩膜层920上形成与字线一一对应的第二图形。

参见图8f，通过第二掩膜层920，刻蚀第一衬底1000的第一面1001，形成并列排布的多个第一沟槽210；其中，一个有源区100被两个第一沟槽210穿过，每个第一沟槽210沿第二方向延伸，第一沟槽210沿第一方向贯穿第一有源层110，并延伸到沟道层120。

在一些实施例中，第一沟槽210还可贯穿沟道层120，并且延伸到第二有源层130内。第一沟槽210延伸到第二有源层130内的部分沿第一方向具有较小的尺寸，基本等于后续形成的介质层500的厚度。这样设置易于后续形成的字线沿第一方向的尺寸等于沟道层的尺寸，且字线相对远离第一面的一侧和沟道层相对远离第一面的一侧平齐。

在一些实施例中，第一沟槽210沿第一方向具有第二尺寸L2，第一沟槽210的顶部开口与浅槽隔离结构600的顶部基本平齐，第二尺寸L2基本等于第一尺寸L1的三分之二。这里，第一沟槽210的顶部开口指第一沟槽210位于第一面1001的开口，浅槽隔离结构600的顶部指浅槽隔离结构600相对靠近第一面1001的一侧。本实施例中，第一沟槽210内后续形成栅极介质层、字线和字线填充结构，第二尺寸L2是根据第一有源层、沟道层和第二有源层在第一方向的尺寸决定的，由于第一有源层110、沟道层120和第二有源层130沿第一方向的尺寸基本相等，设置第二尺寸L2基本等于第一尺寸L1的三分之二，可以保证字线能够与沟道区域耦合。

这里，位于两个第一沟槽210之间的沟道层120形成沟道区域121，位于两个第一沟槽之间的第一有源层110用于和位线接触。

在一些实施例中，如图8f，位于有源区100内的两个第一沟槽210的侧壁显露浅槽隔离结构600，以使后续形成的两条字线相对远离沟道区域121的侧壁与有源区100沿第三方向的第一端部和第二端部平齐。

在一些实施例中，可采用干法刻蚀或湿法刻蚀工艺形成第一沟槽210。

在一些实施例中，在采用刻蚀工艺形成第一沟槽210后，还可通过灰化(ASH)去除刻蚀工艺后残留的副产物。

参见图8g，形成覆盖多个第一沟槽210内壁的介质层500；在形成介质层500后的第一沟槽210内填满导电材料，形成字线材料层。当字线材料层超过第一面1001时，对字线材料层进行平坦化处理至显露出浅槽隔离结构600，其中，第一沟槽210内的字线材料层和第一面1001平齐。这里，平坦化工艺包括化学机械研磨。

参见图8h，对第一沟槽内的字线材料层进行回刻，回刻后剩余的字线材料层形成字线200；向回刻后的第一沟槽内沉积第一填充材料，形成字线填充结构710。

在一些实施例中，当第一填充材料超过第一面1001时，对第一填充材料进行平坦化处理至显露出浅槽隔离结构600；其中，字线填充结构710相对远离字线200的一侧和第一面1001平齐。这里，平坦化工艺包括化学机械研磨。

参见图8i至8l，执行步骤S300，形成位于第一衬底1000的第一面1001的位线300。

参见图8i，形成覆盖第一面1001的支撑层3000，形成覆盖支撑层3000的第三掩膜层930，采用第三光刻工艺在第三掩膜层930上形成与位线一一对应的第三图形。

参见图8j，通过第三掩膜层930，刻蚀支撑层3000，以在支撑层3000内形成并列排布的多个第三沟槽310；其中，每个第三沟槽310沿第三方向(Y方向)延伸，第三沟槽310贯穿支撑层3000，并显露出有源区100的第一有源层110。

这里，第三沟槽310显露出覆盖于沟道区域121上的第一有源层110。

在一些实施例中，第三沟槽310还可延伸至第一衬底1000内。示例地，第三沟槽310延伸到第一衬底1000内的部分沿第一方向具有第七尺寸L7，第七尺寸L7的范围为[1nm，5nm]。

参见图8k，向第三沟槽310内沉积导电材料，形成位线材料层。在一些实施例中，当位线材料层超过支撑层3000相对远离第一衬底1000的表面时，对位线材料层进行平坦化处理至显露出支撑层3000，其中，第三沟槽210内的位线材料层和支撑层3000相对远离第一衬底1000的表面平齐。这里，平坦化工艺包括化学机械研磨。

参见图8l，对第三沟槽内的位线材料层进行回刻，回刻后剩余的位线材料层形成位线300；

向回刻后的第三沟槽内沉积第二填充材料，形成位线填充结构720。

在一些实施例中，当第二填充材料超过支撑层3000相对远离第一衬底1000的表面时，对第二填充材料进行平坦化处理至显露出支撑层3000；其中，位线填充结构720相对远离位线300的一侧和支撑层3000相对远离第一衬底1000的表面平齐。这里，平坦化工艺包括化学机械研磨。

参见图8m，该制备方法还包括：

提供第二衬底2000；其中，第二衬底2000包括外围电路；

在形成位线300之后，将第一衬底1000的第一面1001和第二衬底2000键合，以使外围电路与位线或字线耦合。

在一些实施例中，也可直接在第一衬底1000的第一面1001形成外围电路。

参见图8n，在第一衬底1000的第一面1001和第二衬底2000键合后，将第一衬底1000的第二面1002朝上放置。第二面1002和第一面1001相对。

减薄第一衬底1000的第二面1002至显露出浅槽隔离结构600。由于浅槽隔离结构600相对远离第一面1001的一侧与第二有源层130相对远离第一面1001的一侧基本平齐，因此，有源区100的第二有源层130被显露，并且多个有源区100被浅槽隔离结构600隔离。

参见图8o至8q，执行步骤S400，形成穿过有源区100的隔离结构400。

参见图8o，形成覆盖第一衬底1000的第二面1002的第四掩膜层940，采用第四光刻工艺在第四掩膜层940上形成与隔离结构一一对应的第四图形。

参见图8p，通过第四掩膜层，刻蚀第二有源层130，形成第二沟槽410；其中，第二沟槽410沿第一方向贯穿第二有源层130，以将第二有源层130分割成相互隔离的两个有源单元131。

这里，每个有源单元131至少部分与沟道区域121接触。

在一些实施例中，第二沟槽410沿第二方向延伸，且穿过多个有源区的第二有源层。如此可使后续形成的隔离结构沿第二方向延伸并穿过多个有源区的第二有源层。

在一些实施例中，第二沟槽410沿第一方向还延伸到沟道层120内，第二沟槽410延伸到沟道层130内的部分在第一方向具有第三尺寸，沟道层120沿第一方向具有第四尺寸，第三尺寸小于或等于第四尺寸的五分之一。

在一些实施例中，在垂直于第三方向平面内，第二沟槽410的正投影和字线200的正投影部分重叠，该重叠区域在第一方向具有第五尺寸，第五尺寸的范围为[15nm，25nm]。

在一些实施例中，第二沟槽410在第一面1001的正投影和字线200在第一面的正投影之间的间距具有第六尺寸，第六尺寸的范围为[15nm，25nm]。

参见图8q，在第二沟槽内沉积隔离材料，形成隔离结构400。

在一些实施例中，隔离结构400包括覆盖第二沟槽的侧壁和底部的第二隔离部402，以及覆盖第二隔离部402的第一隔离部401。对应地，形成隔离结构400的步骤包括：

在第二沟槽的侧壁和底部沉积第二隔离材料，形成第二隔离部402；

在形成第二隔离部402后的第二沟槽内填满第一隔离材料，形成第一隔离部401。

在一些实施例中，当第一隔离材料超过第二面1002时，对第一隔离材料进行平坦化处理至显露出浅槽隔离结构600，其中，第一隔离部401相对远离沟道层120的一侧和第二面1002平齐。这里，平坦化工艺包括化学机械研磨。

参见图8r，该制备方法还包括：

在第一衬底1000的第二面1002形成电容器阵列；其中，电容器阵列包括多个电容器800，每个有源单元131与一个电容器800耦合。

在一些实施例中，在形成电容器阵列之前，该制备方法还可包括：

在第一衬底1000的第二面1002形成电容接触插塞阵列；其中，电容接触插塞阵列包括多个电容接触插塞，每个电容接触插塞位于有源单元131和电容器800之间，用于电连接有源单元131和电容器800。

在一些实施例中，该制备方法还可包括：

提供第三衬底；其中，第三衬底内包括电容器阵列，电容器阵列包括多个电容器800；

在形成隔离结构400之后，将第一衬底1000的第二面1002和第三衬底键合；其中，每个有源单元131与一个电容器800耦合。

本公开实施例提供的半导体器件的制备方法，将第一有源层110和第二有源层130沿第一方向分设于沟道层120的两侧，字线200沿第三方向与沟道层120并列排布，形成了垂直沟道晶体管。当第一有源层110连接位线300，第二有源层130连接电容接触插塞时，位线300和电容接触插塞沿第一方向设置在有源区100的两侧，位线300和电容接触插塞没有相对区域，因此可消除二者之间的寄生电容，提高数据读取的准确性，从而提高了半导体器件的性能。

进一步地，在图1所示的DRAM中，晶体管的源极和漏极沿水平方向位于字线200的两侧，一个有源区100内沿水平方向设置有第一个晶体管的源极、第一条字线200、漏极、第二条字线200和第二个晶体管的源极。而本公开中，一个有源区100内也是形成有两个晶体管，但是晶体管的第一有源层110和第二有源层130沿垂直方向(第一方向)位于沟道层120的两侧，并且两个晶体管共用第一有源层110和沟道区域121，第二有源层130被分割成相互隔离的两个有源单元131，从而形成两个晶体管。一个有源区100沿水平方向仅设置有第一条字线200、第一有源层110和第二条字线200。因此，相比于图1所示的有源区100，本公开实施例提供的半导体器件的有源区100更短，晶体管在水平面(第一衬底1000所在平面)内的占用面积更小，能够实现电容器在水平面内的占用面积缩小到6F2(3F*2F，F为最小特征尺寸)，从而提高半导体器件的集成度。并且，在图1所示的DRAM中，当晶体管开启后，沟道覆盖字线200的两侧壁和底部，而本公开中，当晶体管开启后，沟道仅覆盖字线200的侧壁，因此，本公开实施例提供的晶体管的沟道更短，能够提高载流子迁移速率，从而提高晶体管的响应速度，提高存储单元的读写速度。总言之，本公开实施例提供的半导体器件，能够通过消除位线300和电容接触插塞之间的寄生电容，以及缩短沟道长度来提高半导体器件的性能，还能缩小存储单元在水平面内的占用面积来提高半导体器件的集成度。

上述实施例仅例示性说明本公开的原理及其功效，而非用于限制本公开。任何熟悉此技术的人士皆可在不违背本公开的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本公开所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本公开的权利要求所涵盖。

Claims (20)

1.一种半导体器件，其特征在于，包括：

第一衬底，包括有源区，所述有源区包括沿第一方向依次并列排布的第一有源层、沟道层和第二有源层，所述第一有源层相对靠近所述第一衬底的第一面，所述第一方向垂直于所述第一衬底所在平面；

两条字线，穿过所述有源区，两条所述字线并列排布且相互隔离，所述字线沿第二方向延伸，所述沟道层包括位于所述两条字线之间的沟道区域，所述两条字线和所述沟道区域耦合，所述第二方向平行于所述第一衬底所在平面；

位线，位于所述第一衬底的所述第一面，所述位线沿第三方向延伸，且与所述第一有源层接触，所述第三方向平行于所述衬底所在平面，且与所述第二方向相交；

隔离结构，沿所述第一方向贯穿所述第二有源层，并将所述第二有源层分割成相互隔离的两个有源单元，一个所述有源单元、所述沟道区域和所述第一有源层形成一个晶体管；另一个所述有源单元、所述沟道区域和所述第一有源层形成另一个晶体管。

2.根据权利要求1所述的半导体器件，其特征在于，所述有源区包括在所述第三方向相对设置的两端部，两条所述字线相对远离所述沟道区域的侧壁与所述有源区的两端部平齐。

3.根据权利要求1所述的半导体器件，其特征在于，所述字线相对靠近所述第一面的一侧与所述沟道层相对靠近所述第一面的一侧平齐，所述字线相对远离所述第一面的一侧与所述沟道层相对远离所述第一面的一侧平齐。

4.根据权利要求1所述的半导体器件，其特征在于，所述半导体结构还包括：

浅槽隔离结构，包围所述有源区，所述浅槽隔离结构沿所述第一方向具有第一尺寸；

介质层，覆盖所述字线的侧壁和所述字线相对远离所述第一面的一侧；

字线填充结构，位于所述字线相对靠近所述第一面的一侧；

其中，所述字线填充结构相对靠近所述第一面的一侧和所述浅槽隔离结构相对靠近所述第一面的一侧平齐，所述字线填充结构、所述字线和所述介质层沿所述第一方向的尺寸之和为第二尺寸，所述第二尺寸基本等于所述第一尺寸的三分之二。

5.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构沿所述第一方向延伸到所述沟道层内；

所述隔离结构延伸到所述沟道层内的部分沿所述第一方向具有第三尺寸，所述沟道层沿所述第一方向具有第四尺寸，所述第三尺寸小于或等于所述第四尺寸的五分之一。

6.根据权利要求1所述的半导体器件，其特征在于，在垂直于所述第三方向的平面内，所述隔离结构的正投影和所述字线的正投影部分重叠；

所述重叠区域沿所述第一方向具有第五尺寸，所述第五尺寸的范围为[15nm，25nm]。

7.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构在所述第一面的正投影和所述字线在所述第一面的正投影之间的间距具有第六尺寸，所述第六尺寸的范围为[15nm，25nm]。

8.根据权利要求1所述的半导体器件，其特征在于，所述第一衬底包括沿所述第二方向并列排布且相互隔离的多个所述有源区；

所述隔离结构沿所述第二方向延伸，且穿过所述多个有源区的所述第二有源层。

9.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构在所述沟道层相对靠近所述第二有源层的表面上的正投影，位于所述沟道区域内。

10.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：

第二衬底，位于所述第一衬底的第一面，所述第二衬底包括外围电路，所述外围电路和所述位线、所述字线耦合；和/或，

电容器阵列，位于所述第一衬底的第二面，所述电容器阵列包括多个电容器，每个所述有源单元和一个所述电容器耦合，所述第二面和所述第一面相对。

11.一种半导体器件的制备方法，其特征在于，包括：

提供第一衬底；其中，所述第一衬底内包括有源区；

在所述有源区内形成沿第一方向依次并列排布的第一有源层、沟道层和第二有源层；其中，所述第一有源层相对靠近所述第一衬底的第一面，所述第一方向垂直于所述第一衬底所在平面；

形成穿过所述有源区的两条字线；其中，两条所述字线并列排布且相互隔离，所述字线沿第二方向延伸，所述沟道层包括位于所述两条字线之间的沟道区域，所述两条字线和所述沟道区域耦合；所述第二方向平行于所述第一衬底所在平面；

形成位于所述第一衬底的第一面的位线；其中，所述位线沿第三方向延伸，所述位线与所述第一有源层接触；所述第三方向平行于所述第一衬底所在平面，且与所述第二方向相交；

形成穿过所述有源区的隔离结构；其中，所述隔离结构沿所述第一方向贯穿所述第二有源层，并将所述第二有源层分割成两个有源单元；一个所述有源单元、所述沟道区域和所述第一有源层形成一个晶体管；另一个所述有源单元、所述沟道区域和所述第一有源层形成另一个晶体管。

12.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述形成穿过所述有源区的两条字线，包括：

从所述第一面刻蚀所述第一衬底，形成并列排布的两个第一沟槽；其中，所述第一沟槽沿所述第二方向延伸，所述第一沟槽沿所述第一方向贯穿所述第一有源层，延伸到所述沟道层；

形成覆盖所述两个第一沟槽内壁的介质层；

在形成所述介质层后的所述第一沟槽内填充导电材料，形成两条字线；其中，在垂直于所述第三方向的平面内，所述字线的正投影沿所述第一方向相对设置的两边缘，位于所述沟道层的正投影沿所述第一方向相对设置的两边缘之间。

13.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述第一衬底内还包括浅槽隔离结构，所述浅槽隔离结构包围所述有源区；其中，

所述浅槽隔离结构沿所述第一方向具有第一尺寸，所述第一沟槽沿所述第一方向具有第二尺寸，所述第一沟槽的顶部开口与所述浅槽隔离结构的顶部基本平齐，所述第二尺寸基本等于所述第一尺寸的三分之二。

14.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述第一衬底内还包括浅槽隔离结构，所述浅槽隔离结构包围所述有源区；其中，

位于所述有源区内的所述第一沟槽的侧壁显露所述浅槽隔离结构。

15.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述有源区的数量为多个；所述第一衬底内还包括浅槽隔离结构，用于隔离所述多个有源区；所述浅槽隔离结构相对远离所述第一面的一侧与所述第二有源层相对远离所述第一面的一侧基本平齐，所述浅槽隔离结构沿所述第一方向的第一尺寸小于所述第一衬底的厚度；

所述形成穿过所述有源区的隔离结构之前，所述制备方法还包括：

减薄所述第一衬底的第二面至显露出所述浅槽隔离结构；其中，所述有源区的所述第二有源层被显露；所述第二面和所述第一面相对。

16.根据权利要求15所述的半导体器件的制备方法，其特征在于，所述形成穿过所述有源区的隔离结构，包括：

从减薄后的所述第一衬底的第二面刻蚀显露的所述第二有源层，形成第二沟槽；其中，所述第二沟槽沿所述第一方向贯穿所述第二有源层，以将所述第二有源层分割成相互隔离的两个有源单元；

在所述第二沟槽内沉积隔离材料，形成隔离结构。

17.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第一衬底包括沿所述第二方向并列排布的多个所述有源区；

所述第二沟槽沿所述第二方向延伸，且穿过所述多个有源区的所述第二有源层。

18.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第二沟槽沿所述第一方向延伸到所述沟道层内；

所述第二沟槽延伸到所述沟道层内的部分在所述第一方向具有第三尺寸，所述沟道层沿所述第一方向具有第四尺寸，所述第三尺寸小于或等于所述第四尺寸的五分之一。

19.根据权利要求16所述的半导体器件的制备方法，其特征在于，在垂直于所述第三方向的平面内，所述第二沟槽的正投影和所述字线的正投影部分重叠；

所述重叠区域在所述第一方向具有第五尺寸，所述第五尺寸的范围为[15nm，25nm]。

20.根据权利要求16所述的半导体器件的制备方法，其特征在于，所述第二沟槽在所述第一面的正投影和所述字线在所述第一面的正投影之间的间距具有第六尺寸，所述第六尺寸的范围为[15nm，25nm]。

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