CN115150571A - 用于扩展模拟增益并减少噪声的模数转换器时钟控制 - Google Patents

用于扩展模拟增益并减少噪声的模数转换器时钟控制 Download PDF

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Abstract

本公开涉及用于扩展模拟增益并减少噪声的模数转换器时钟控制。ADC的时钟控制电路包含多个小数分频器电路，每一小数分频器电路包含可编程整数分频器，其经耦合以接收启用偏斜信号、时钟信号及输出整数信号以响应于所述输出整数信号而将所述时钟信号除以一因子以产生小数分频器信号。Δ‑Σ调制器经耦合以接收小数模数信号、输入整数信号及所述小数分频器信号以产生所述输出整数信号，所述输出整数信号是随每一循环变化的信号且具有基本上等于小数分频器比率K的长期平均DC值。扩展增益控制电路经耦合以从所述小数分频器电路中的每一者接收所述小数分频器信号以产生具有可调整频率的多个斜坡时钟信号以调整所述ADC的斜坡产生器的增益设置。

Description

用于扩展模拟增益并减少噪声的模数转换器时钟控制
技术领域
本公开大体上涉及图像传感器，且特定来说但非排他地，涉及一种用于图像传感器中的模数转换器。
背景技术
图像传感器已变得无处不在，且现广泛用于数码相机、蜂窝电话、安全摄像机以及医疗、汽车及其它应用中。随着图像传感器集成到更广范围的电子装置中，期望通过装置架构设计以及图像获取处理两者以尽可能多的方式(例如，分辨率、功耗、动态范围等)增强其功能性、性能指标及类似者。
典型图像传感器响应于来自外部场景的图像光入射到图像传感器上而操作。图像传感器包含具有光敏元件(例如光电二极管)的像素阵列，所述光敏元件吸收入射图像光的一部分且在吸收图像光时产生图像电荷。由像素光生的图像电荷可被测量为列位线上的依据入射图像光变化的模拟输出图像信号。换句话说，所产生的图像电荷量与图像光的强度成比例，所述图像电荷作为模拟图像信号从列位线被读出且转换成数字值以提供代表外部场景的信息。
发明内容
本公开的实施例提供一种用于模数转换器(ADC)的时钟控制电路，所述时钟控制电路包括：多个小数分频器电路，其中所述多个小数分频器电路中的每一者包含：可编程整数分频器，其经耦合以接收启用偏斜信号、时钟信号及输出整数信号，其中所述可编程整数分频器经耦合以响应于所述输出整数信号而将所述时钟信号除以一因子以产生小数分频器信号；及Δ-∑调制器，其经耦合以接收小数模数信号、输入整数信号及所述小数分频器信号以产生所述输出整数信号，其中所述输出整数信号是随所述小数分频器信号的每一循环变化的信号且具有基本上等于小数分频器比率K的长期平均DC值；及扩展增益控制电路，其经耦合以从所述多个小数分频器电路中的每一者接收所述小数分频器信号，其中所述扩展增益控制电路经配置以响应于来自所述多个小数分频器电路中的每一者的所述小数分频器信号而产生多个斜坡时钟信号，其中所述多个斜坡时钟信号具有多个不同可调整频率设置以调整所述ADC的斜坡产生器的增益设置。
本公开的另一实施例提供一种成像系统，其包括：像素阵列，其包含布置成多个行及多个列的多个像素单元，其中所述像素单元经配置以响应于入射光而产生图像信号；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；及读出电路，其耦合到所述像素阵列以通过位线从所述多个像素单元读出所述图像信号，其中所述读出电路包含用于响应于从所述多个像素单元接收的所述图像信号而产生数字图像数据的模数转换器(ADC)，其中所述ADC包括：列比较器，其耦合到所述位线以从所述多个像素单元接收所述图像信号且进一步经耦合以在所述ADC的模数转换操作期间接收斜坡信号；斜坡产生器，其经耦合以响应于具有小数分频器比率K的多个斜坡时钟信号而产生具有高分辨率细增益的所述斜坡信号；及模数转换器(ADC)时钟控制电路，其经配置以产生所述多个斜坡时钟信号，所述ADC时钟控制电路包括：多个小数分频器电路，其中所述多个小数分频器电路中的每一者包含：可编程整数分频器，其经耦合以接收启用偏斜信号、时钟信号及输出整数信号，其中所述可编程整数分频器经耦合以响应于所述输出整数信号而将所述时钟信号除以一因子以产生小数分频器信号；及Δ-∑调制器，其经耦合以接收小数模数信号、输入整数信号及所述小数分频器信号以产生所述输出整数信号，其中所述输出整数信号是随所述小数分频器信号的每一循环变化的信号且具有基本上等于所述小数分频器比率K的长期平均DC值；及扩展增益控制电路，其经耦合以从所述多个小数分频器电路中的每一者接收所述小数分频器信号，其中所述扩展增益控制电路经配置以响应于来自所述多个小数分频器电路中的每一者的所述小数分频器信号而产生所述多个斜坡时钟信号，其中所述多个斜坡时钟信号具有多个不同可调整频率设置以调整所述ADC的斜坡产生器的增益设置。
附图说明
参考下图描述本发明的非限制性及非穷尽性实施例，其中除非另有指定，否则各个视图中的相同元件符号指相同部件。
图1说明根据本发明的教示的成像系统的一个实例，所述成像系统包含具有读出电路的图像传感器，所述读出电路包含利用ADC时钟控制的具有扩展模拟增益并减少噪声的模数转换器(ADC)，所述ADC时钟控制提供多个斜坡时钟信号到斜坡产生器及提供计数器时钟信号到列ADC。
图2A说明展示根据本发明的教示的多个小数分频器的一个实例图的示意图，所述多个小数分频器经耦合到提供扩展模拟增益的扩展增益控制电路。
图2B展示根据本发明的教示的具有Δ-Σ调制器的小数分频器中的信号的一个实例。
图2C说明展示根据本发明的教示的包含多个纹波计数器的扩展增益控制电路的一个实例图的示意图，所述多个纹波计数器提供具有多个不同可调整频率设置的多个斜坡时钟信号。
图3A说明根据本公开的教示的使用来自耦合到多个小数分频器的扩展增益控制电路的多个斜坡时钟信号的斜坡产生器的一个实例。
图3B是说明根据本发明的教示的当在斜坡时钟信号中使用不同数目个相位时电流中电压中纹波的比较的时序图。
图4A说明展示根据本发明的教示的经耦合以接收来自位线的图像信号及来自斜坡产生器的斜坡信号的列比较器的实例的示意图。
图4B说明展示根据本发明的教示的列ADC的实例的示意图，所述列ADC经耦合到列比较器的输出且经耦合以从ADC时钟控制接收计数器时钟信号。
图4C是说明根据本发明的教示的列ADC中的计数器时钟信号及计数器信号的时序图。
在图式的若干视图中，对应元件符号指示对应组件。所属领域技术人员将了解，图中的元件是为了简单及清楚而说明且不一定按比例绘制。例如，图中一些元件的尺寸可相对于其它元件放大以帮助改进对本发明的各种实施例的理解。此外，为了较少地妨碍对本发明的这些各种实施例的观察，通常不描绘在商业上可行的实施例中有用或必要的常见但众所周知的元件。
具体实施方式
本文描述成像系统中的包含ADC时钟控制电路的模数转换器(ADC)的各种实例，所述ADC时钟控制电路包含具有扩展增益控制电路的多个小数分频器，所述扩展增益控制电路扩展模拟增益且减少噪声。在以下描述中，阐述许多特定细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，可在没有特定细节中的一或多者的情况下或使用其它方法、组件、材料等实践本文中描述的技术。在其它例子中，未展示或详细描述众所周知的结构、材料或操作以免混淆某些方面。
在本说明书中参考“一个实例”或“一个实施例”意味着结合所述实例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，在本说明书各处出现的短语“在一个实例中”或“在一个实施例中”不一定全部指相同实例。此外，特定特征、结构或特性可在一或多个实例中依任何合适的方式组合。
空间相对术语，例如“下面”、“下方”、“之上”、“之下”、“上方”、“上”、“顶部”、“底部”、“左”、“右”、“中心”、“中间”及类似者在本文中为了易于描述而可用于描述一个元件或特征相对于另一元件或特征的关系，如图中说明。应理解，除了图中所描绘的定向之外，空间相对术语希望涵盖装置在使用或操作中的不同定向。例如，如果图中的装置经旋转或翻转，那么经描述为在其它元件或特征“下方”或“下面”或“之下”的元件将定向为在其它元件或特征的“上方”。因此，示范性术语“下方”及“之下”可涵盖上方及下方的两种定向。装置可依其它方式定向(旋转九十度或以其它定向)且相应地解释本文中所使用的空间相对描述词。另外，还应理解，当一个元件称为在两个其它元件“之间”时，其可为两个其它元件之间的唯一元件，或也可存在一或多个中间元件。
在本说明书中，使用若干技术术语。这些术语将采用其所属领域的一般含义，除非本文中另有明确定义或其使用的上下文另有清楚说明。应注意，元件名称及符号在本文件中可互换使用(例如Si与硅)；然而，两者具有相同含义。
如将讨论，根据本发明的教示，实例ADC时钟控制电路包含具有扩展增益控制电路的多个小数分频器，其提供具有多个不同可调整频率设置的多个斜坡时钟信号以调整扩展模拟粗增益(例如，16x、32x、高达64x)。另外，根据本发明的教示，实例ADC时钟控制电路以由实例同相/正交(I/Q)时钟电路提供的有效加倍ADC计数器时钟频率来提供经减小Δ-Σ调制器(DSM)噪声以用于高分辨率细增益及提供低模拟增益中的较低量化噪声。
为了说明，图1说明根据本发明的教示的包含具有读出电路的图像传感器100的成像系统，所述读出电路包含利用实例ADC时钟控制的具有扩展模拟增益及减少噪声的ADC的一个实例。如所描绘的实例中展示，成像系统100包含像素阵列102、控制电路110、读出电路106及功能逻辑108。在一个实例中，像素阵列102是包含一或多个光电二极管的像素单元104(例如，像素P1、P2…、Pn)的二维(2D)阵列。如实例中说明，像素单元104经布置成行(例如行R1到Ry)及列(例如列C1到Cx)以获取人、地点、对象等的图像数据，其接着可用于呈现人、地点、对象等的2D图像。然而，应了解，像素单元104不一定必须布置成行及列，而可采用其它配置。
在一个实例中，控制电路110经耦合到像素阵列102以控制像素阵列102中的多个像素单元104的操作。例如，控制电路110可产生用于控制图像获取的快门信号。在一个实例中，快门信号是全局快门信号，用于同时使像素阵列102内的所有像素单元104能够在单个获取窗口期间同时捕获它们相应的图像数据。在另一实例中，快门信号是滚动快门信号，使得像素单元104的每一行、列或分组在连续获取窗口期间顺序启用。在另一实例中，图像获取与照明效果(例如闪光等)同步。
在一个实例中，成像系统100可包含于数码相机、蜂窝电话、膝上型计算机或类似者中。另外，成像系统100可经耦合到其它硬件，例如处理器(通用或其它)、存储器元件、输出(USB端口、无线发射器、HDMI端口等)、照明/闪光灯、电输入装置(键盘、触摸显示器、跟踪板、鼠标、麦克风等)及/或显示器。其它硬件可向成像系统100传递指令，从成像系统100提取图像数据及/或操纵由成像系统100供应的图像数据。
在一个实例中，在像素阵列102中的每一像素单元104已通过响应于入射光而光生图像电荷来获取其图像电荷之后，对应图像信号由读出电路106读出且接着被传送到功能逻辑108。读出电路106可经耦合以从像素阵列102中的多个像素单元104读出图像信号。在所说明的实例中，读出电路106包含模数转换(ADC)电路系统114，其经配置以响应于从像素阵列102读出的图像信号而产生数字图像数据。功能逻辑108可仅耦合到读出电路106以存储图像数据，或甚至通过应用后图像效果(例如，裁剪、旋转、消除红眼、调整亮度、调整对比度或其它)来操纵图像数据。在一个实例中，读出电路106可沿位线112(已说明)一次读出一行图像数据，或可使用多种其它技术(未说明)读出图像数据，例如串行读出或同时完全并行读出所有像素单元104。
在所描绘的实例中，包含于读出电路106中的实例ADC 114包含ADC时钟控制电路116，其经配置以产生由斜坡产生器118接收的多个斜坡时钟信号124及由列ADC 122接收的计数器时钟信号128。在实例中，ADC 114是斜坡型ADC，其使用由斜坡产生器118产生的斜坡信号126执行模数转换，斜坡产生器118为列比较器120提供参考，列比较器120经耦合以通过列位线112接收来自像素阵列102的图像信号。对于斜坡型ADC，计数器(未说明)在斜坡信号126中的斜坡事件开始时开始计数，并与来自位线112的模拟图像信号进行比较。当斜坡信号126与来自位线112的模拟图像信号相等时，计数器的值经锁存为模拟图像信号的数字图像数据表示。
如将讨论，在一个实例中，为了实现具有高分辨率模数转换的图像传感器，通过调整斜坡信号126的斜率来调整增益。随斜坡信号126提供的增益是斜坡斜率的比率，其定义于以下等式(1)中：
Figure BDA0003445132660000051
因此，由斜坡信号126提供的增益等于提供增益1的斜坡信号的斜率除以斜坡信号的斜率。换句话说，增益与斜率成反比，如以下等式(2)所指示：
Figure BDA0003445132660000061
在各种实例中，根据本发明的教示，可在列比较器中实施模拟粗增益(例如，1x、2x、4x、8x)，且可使用包含于ADC时钟控制电路116中的实例扩展增益控制电路系统来实现扩展粗增益(例如，16x、32x调整)，所述ADC时钟控制电路116产生具有多个不同可调整频率设置的多个斜坡时钟信号以调整扩展粗增益设置。
在各种实例中，根据本发明的教示，在ADC时钟控制电路116中使用包含Δ-Σ调制器(DSM)的多个小数分频器来实施模拟细增益调整。特定来说，根据本发明的教示，通过利用具有DSM调制器的分频器来产生斜坡时钟信号124，可通过调整小数分频器比率K而在斜坡产生器118中实现超高分辨率细增益阶跃。
为了说明，图2A展示根据本发明的教示的包含多个小数分频器的ADC时钟控制电路216的一个实例，所述多个小数分频器耦合到提供扩展模拟增益的扩展增益控制电路。应了解，图2A的ADC时钟控制电路216可为如图1中所展示的图像传感器100的读出电路106中的ADC时钟控制电路116的一个实例，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。
如实例中所展示，ADC时钟控制电路216包含多个小数分频器电路230，其经耦合以接收启用偏斜信号div_en_skew<3:0>240及时钟信号fpll 242以产生多个小数分频器信号fdiv<3:0>258。在所描绘的实例中，小数分频器信号fdiv<3:0>258的偏斜量可通过控制启用偏斜信号div_en_skew<3:0>240调整。在所描绘的实例中，ADC时钟控制电路216包含四个小数分频器电路以产生四个小数分频器信号fdiv 258。在实例中，小数分频器电路230中的每一者包含经耦合以接收启用偏斜信号div_en_skew 240、时钟信号fpll 242及输出整数信号P<7:0>260的可编程整数分频器232。在操作中，可编程整数分频器232经耦合以响应于输出整数信号P<7:0>26将时钟信号fpll 242除以一因子，以产生相应小数分频器信号fdiv 258。
在图2A中所描绘的实例中，小数分频器电路230的可编程整数分频器232包含可编程计数器236，其经耦合以接收启用偏斜信号div_en_skew 240、时钟信号fpll 242及输出整数信号P<7:0>260以产生可编程计数器输出信号PCNT 256。在实例中，可编程计数器输出信号PCNT 256包含多个脉冲。脉冲宽度扩展器238经耦合以接收可编程计数器输出信号PCNT256以产生小数分频器信号fdiv 258。在操作中，脉冲宽度扩展器238经配置以对于小数分频器信号fdiv 258的每一第一状态(例如，'1'状态或逻辑“高”)将小数分频器信号fdiv 258中的多个脉冲中的每一者扩展到固定持续时间，且小数分频器信号fdiv 258的每一第二状态(例如，'0'状态或逻辑“低”)具有可变持续时间。
继续图2A中说明的实例，Δ-Σ调制器234经耦合以接收小数模数信号dsm_frac<19:0>246、输入整数信号dsm_integ<6:0>248及小数分频器信号fdiv 258以产生输出整数信号P<7:0>260。在操作中，输出整数信号P<7:0>是随小数分频器信号fdiv 258的每一循环变化的信号且具有基本上等于小数分频器比率K的长期平均DC值。
在所说明的实例中，扩展增益控制电路262经耦合以从多个小数分频器电路230中的每一者接收小数分频器信号fdiv<3:0>258。在操作中，扩展增益控制电路262经配置以响应于来自多个小数分频器电路230中的每一者的每一相应小数分频器信号fdiv 258而产生多个斜坡时钟信号framp_clk<3:0>224。如下文将更详细讨论，在一个实例中，由扩展增益控制电路262产生的多个斜坡时钟信号framp_clk<3:0>224经耦合以由斜坡产生器118接收。多个斜坡时钟信号framp_clk<3:0>224的频率可经设置或调整为多个不同频率设置中的一者以调整ADC 114的斜坡产生器118的扩展模拟粗增益设置，而模拟细增益调整用多个小数分频器<1-4>230的小数分频器比率K来调整，如将在下文根据本发明的教示进一步详细讨论。
继续图2A中所描绘的实例，时钟门控电路250还经耦合以接收时钟信号fpll 242及计数启用信号count_en 244。在操作中，时钟门控电路250经配置以响应于计数启用信号count_en 244来门控时钟信号fpll 242，以响应于时钟信号fpll 242及计数启用信号count_en 244而产生计数器时钟信号fcounter 252。
如所描绘的实例中展示，同相/正交(I/Q)时钟电路254经耦合以从时钟门控电路250接收计数器时钟信号fcounter 252。在实例中，I/Q时钟电路254经配置以响应于计数器时钟信号fcounter 252而产生同相计数器时钟信号fcounter_I 228A及正交计数器时钟信号fcounter_Q 228B，它们如下文讨论经耦合以由列ADC 122接收以产生列ADC的计数器时钟信号作为响应。在另一实例中，应了解，I/Q时钟电路可包含于列ADC 122内，且计数器时钟信号fcounter 252因此经耦合以由列ADC 122内的I/Q时钟电路接收以产生计数器时钟信号作为响应。
如下文将更详细描述，在一个实例中，由I/Q时钟电路254产生的同相计数器时钟信号fcounter_I 228A是具有上升沿与计数器时钟信号fcounter 252的脉冲的上升沿同相的脉冲的计数器时钟信号。在一个实例中，由I/Q时钟电路254产生的同相计数器时钟信号fcounter_I 228A的频率是计数器时钟信号fcounter 252的频率的一半。在实例中，由I/Q时钟电路254产生的正交计数器时钟信号fcounter_Q 228B具有相同于同相计数器时钟信号fcounter_I228A的频率，但相对于同相计数器时钟信号fcounter_I 228A相移四分之一循环或90°(即π/2弧度)。如将讨论，在一个实例中，根据本发明的教示,列ADC 122利用同相计数器时钟信号fcounter_I 228A及正交计数器时钟信号fcounter_Q 228B以对列ADC 122内的计数器时钟信号产生格雷码计数。应注意，根据本发明的教示，随着由I/Q时钟电路254产生同相计数器时钟信号fcounter_I 228A及正交计数器时钟信号fcounter_Q 228B，实现列ADC 122中计数器的计数速度的有效2倍增加。
图2B展示根据本发明的教示的具有Δ-∑调制器234的小数分频器230中的信号的一个实例。如图2B中所展示，时钟信号fpll 242是短脉冲的高频脉冲序列。由Δ-Σ调制器234产生的输出整数信号P<7:0>260是随小数分频器信号fdiv 258的每一循环变化的整数值信号。输出整数信号P<7:0>260随时间变化的长期平均DC值基本上等于小数分频器比率K。可编程计数器输出信号PCNT 256是多个短脉冲，在所说明的实例中，其具有等于时钟信号fpll 242的1个输入时钟循环的脉冲宽度。小数分频器信号fdiv 258由脉冲宽度扩展器238响应于可编程计数器输出信号PCNT 256产生。在实例中，脉冲宽度扩展器238将可编程计数器输出信号PCNT 256的每一短脉冲扩展到某个固定‘1’脉冲宽度。
图2C说明展示根据本发明的教示的扩展增益控制电路262的一个实例图的示意图。应了解，图2C的扩展增益控制电路262可为如图2A中所展示的扩展增益控制电路262的一个实例，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。如所说明的实例中展示，扩展增益控制电路262包含多个纹波计数器265<1-4>，其经配置以响应于从多个小数分频器电路230<1-4>中的每一者接收的小数分频器信号fdiv<3:0>258而提供多个斜坡时钟信号framp_clk<3:0>224。在实例中，根据本发明的教示，多个斜坡时钟信号framp_clk<3:0>224具有可调整频率，其可响应于频率选择信号freq_sel<1:0>280来设置或调整以调整ADC 114的斜坡产生器118的模拟粗增益设置。
在所说明的实例中，多个纹波计数器265<1-4>包含并联耦合的四个纹波计数器，其中每一个纹波计数器经耦合以从多个小数分频器电路230<1-4>中的相应者接收小数分频器信号fdiv<3:0>中的相应者。在实例中，多个纹波计数器265<1-4>包含多个相应级联耦合触发器266<1-4>、268<1-4>及270<1-4>，如所展示。在图2C中所描绘的实例中，多个纹波计数器265<1-4>中的每一者的触发器266<1-4>、268<1-4>及270<1-4>用D触发器实施。
在各种实例中，多个纹波计数器265<1-4>中的每一者经配置以产生N位纹波计数器输出。在图2C中说明的实例中，N＝3，使得多个纹波计数器265<1-4>中的每一者经配置以产生3位纹波计数器输出。因而，多个纹波计数器265<1-4>的3位纹波计数器输出的第一位(例如BIT0)由第一触发器266<1-4>产生，多个纹波计数器265<1-4>的3位纹波计数器输出的第二位(例如BIT1)由第二触发器268<1-4>产生，且多个纹波计数器265<1-4>的3位纹波计数器输出的第三位(例如BIT2)由第三触发器270<1-4>产生。
如所展示，第一触发器266<1-4>具有经耦合以从多个小数分频器电路230<1-4>中的每一者接收小数分频器信号fdiv<3:0>258的D输入。第一触发器266<1-4>的Q输出经配置以产生标记为fdiv1<3:0>272的第一位(例如BIT0)输出。
第二触发器268<1-4>具有经耦合以接收来自第一触发器266<1-4>的fdiv1<3:0>272输出的时钟输入。第二触发器268<1-4>具有经耦合到第二触发器268<1-4>的反相输出(例如‘QB’)的D输入，且第二触发器268<1-4>的非反相Q输出经配置以产生标记为fdiv2<3:0>274的第二位(例如BIT1)输出。
第三触发器270<1-4>具有经耦合以接收来自第二触发器268<1-4>的fdiv2<3:0>274输出的时钟输入。第三触发器270<1-4>具有经耦合到第三触发器270<1-4>的反相输出(例如‘QB’)的D输入，且第三触发器270<1-4>的非反相Q输出经配置以产生标记为fdiv4<3:0>276的第三位(例如BIT2)输出。
在实例中，第二位BITl(即，fdiv2<3:0>274)的频率是第一位BIT0(即fdivl<3:0>272)的频率的一半，且第三位BIT2(即fdiv4<3:0>276)的频率是第二位BIT1(即fdiv2<3:0>274)频率的一半。在实例中，每一纹波计数器265<1-4>的第一触发器266<1-4>、第二触发器268<1-4>及第三触发器270<1-4>进一步经配置以接收复位信号ph_rst<3:0>以将每一纹波计数器265<1-4>复位。特定来说，图2C中说明的实例展示第一正反器266<1-4>具有经耦合以接收复位信号ph_rst<3:0>的复位输入RB与启用输入EN，第二正反器268<1-4>具有经耦合以接收复位信号ph_rst<3:0>的复位输入RB，且第三触发器270<1-4>具有经耦合以接收复位信号ph_rst<3:0>的复位输入RB。
如所描绘的实例中展示，多路复用器278经耦合以接收来自第一触发器266<1-4>的第一位BIT0(即，fdiv1<3:0>272)、来自第二触发器268<1-4>的第二位BITl(即，fdiv2<3:0>274)及来自第三触发器270<1-4>的第三位BIT2(即，fdiv4<3:0>276)。多路复用器278还经耦合以接收频率选择信号freq_sel<1:0>280。在操作中，多路复用器278经配置以响应于频率选择信号freq_sel<1:0>280而选择来自多个纹波计数器265<1-4>的多个级联触发器266<1-4>、268<1-4>、270<1-4>的相应位(第一位BIT0 fdiv1<3:0>272、第二位BIT1 fdiv2<3:0>274或第三位BIT2 fdiv4<3:0>276)中的一者以产生多个斜坡时钟信号framp_clk<3:0>224，所述多个斜坡时钟信号framp_clk<3:0>224经耦合以由斜坡产生器118接收。如所提及，根据本发明的教示，响应于多个斜坡时钟信号framp_clk<3:0>224的选定频率来设置或调整斜坡产生器118的模拟粗增益。
图3A说明根据本公开的教示的斜坡产生器318的一个实例。应了解，图3A的斜坡产生器318可为如图1中所展示的斜坡产生器118的一个实例或经耦合以接收由图2A及2C中所讨论的扩展增益控制电路262产生的多个斜坡时钟信号framp_clk<3:0>224的斜坡产生器，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。在所描绘的实例中，应了解，根据本公开的教示，斜坡产生器318使用由具有Δ-∑调制器的多个小数分频器产生的多个斜坡时钟信号framp_clk<3:0>224而具有高分辨率模拟细增益。
如所说明的实例中所展示，斜坡产生器318包含增益电流镜，其包含晶体管382及384，晶体管382及384的栅极端子通过如所展示的栅极采样开关386彼此耦合。在实例中，晶体管382及384是P沟道金属氧化物半导体场效应晶体管(MOSFET)。在其它实例中，应了解，可利用其它类型的晶体管来实现电流镜。在实例中，晶体管382的源极端子耦合到电压供应轨且晶体管382的栅极及漏极端子通过增益晶体管388耦合在一起。在实例中，响应于栅极采样信号gate_samp 392A及反相栅极采样信号gate_samp_b 392B来控制栅极采样开关。响应于细增益控制信号Fine_gain 394来控制细增益晶体管388。晶体管384的源极端子耦合到电压供应轨。因而，电流镜具有耦合到晶体管382的第一电流镜路径305及耦合到晶体管384的第二电流镜路径307。在实例中，晶体管382具有与M成比例的相对沟道宽度，且晶体管384具有与N成比例的相对沟道宽度。因而，根据第一及第二晶体管382及384的N/M比率，电容器电流Icap 309通过第一路径305传导且镜像积分器电流Iinteg 311通过第二路径307传导。
所描绘的实例说明斜坡产生器318包含积分器351，所述积分器351通过电流路径307通过斜坡码晶体管390耦合到晶体管384以响应于积分器电流Iinteg 311而产生斜坡信号VRAMP 326。在实例中，斜坡码晶体管经耦合以响应于斜坡码信号ramp_code 396而受控。在一个实例中，斜坡信号VRAMP 326经耦合以由列比较器接收，例如图1中说明的列比较器120。如图3A中说明的实例中所展示，积分器351包含具有耦合到参考电压Vref 359的非反相输入的运算放大器315。电容器Cinteg 317耦合于运算放大器315的反相输入与运算放大器315的输出之间。开关319耦合于运算放大器315的反相输入与运算放大器315的输出之间。积分器351经耦合以响应于闭合开关319而复位，且斜坡信号VRAMP 326中的每一斜坡事件经耦合以当开关319打开时在运算放大器315的输出处开始。
在所说明的实例中，斜坡产生器318还包含具有耦合到参考电容器电压Vref_cap398的非反相输入的运算放大器303。晶体管301通过电流路径305耦合于晶体管382(通过晶体管388)与多个开关电路321<1-4>(其将在下文更详细描述)以及算放大器303的反相输入之间。晶体管301的控制端子(例如栅极)耦合到运算放大器303的输出。因此，运算放大器303经配置以响应于多个开关电路321<1-4>处的电压Vcap 313达到参考电容器电压Vref_cap398来调节晶体管301的栅极电压。因而，运算放大器303及晶体管301经配置以调节通过电流路径305的充电电容器电流Icap 309且因此将多个开关电路321<1-4>处的Vcap 313电压调节到Vref_cap 398参考电压。
如图3A中所描绘的实例中所展示，所说明的多个开关电路321<1-4>耦合到第一路径305及运算放大器303的反相输入。在所说明的实例中，多个开关电路321<1-4>包含四个开关电路321，每一者经耦合以从扩展增益控制电路262接收斜坡时钟信号framp_clk<3:0>中的相应者。开关电路321中的每一者包含耦合到第一路径305的第一开关式电容器电路325及第二开关式电容器电路327及经耦合以接收多个斜坡时钟信号framp_clk 324<3:0>中的相应者的非重叠时钟产生器323。
在操作中，非重叠时钟产生器323经配置以产生在第一状态(例如‘1’)与第二状态(例如‘0’)之间振荡的第一开关式电容器控制信号sc_ctrl(fsc)341A及在第二状态与第一状态之间振荡的第二开关式电容器控制信号sc_ctrl_b(fsc)341B。如将讨论，响应于第一开关式电容器控制信号sc_ctrl(fsc)341A的每一第一状态及第二开关式电容器控制信号sc_ctrl_b(fsc)341B的每一第二状态，第一开关式电容器电路325经耦合以由电容器电流Icap309充电且第二开关式电容器电路327经耦合以放电。类似地，响应于第一开关式电容器控制信号sc_ctrl(fsc)341A的每一第二状态及第二开关式电容器控制信号sc_ctrl_b(fsc)341B的每一第一状态，第一开关式电容器电路325经耦合以放电且第二开关式电容器电路经耦合以由电容器电流Icap 309充电。
如所说明的实例中所展示，每一第一开关式电容器电路325包含第一电容器Csw337、耦合于第一电容器Csw 337与第一路径305之间的第一开关329及跨第一电容器Csw 337耦合的第二开关333。在操作中，第一开关329经配置以响应于第一开关式电容器控制信号sc_ctrl(fsc)341A的第一状态而接通且响应于第一开关式电容器控制信号sc_ctrl(fsc)341A的第二状态而断开。第二开关333经配置以响应于第二开关式电容器控制信号sc_ctrl_b(fsc)341B的第二状态而断开且响应于第二开关式电容器控制信号sc_ctrl_b(fsc)341B的第一状态而接通。
继续所描绘的实例，每一第二开关式电容器电路327包含第二电容器Csw 339、耦合于第二电容器Csw 339与第一路径305之间的第三开关331及跨第二电容器Csw 339耦合的第四开关335。在操作中，第三开关331经配置以响应于第二开关式电容器控制信号sc_ctrl_b(fsc)341B的第二状态而断开且响应于第二开关式电容器控制信号sc_ctrl_b(fsc)341B的第一状态而接通。第四开关335经配置以响应于第一开关式电容器控制信号sc_ctrl(fsc)341A的第一状态而接通且响应于第一开关式电容器控制信号sc_ctrl(fsc)341A的第二状态而断开。
在一个实例中，非重叠时钟产生器323经配置以响应于第一开关式电容器控制信号sc_ctrl(fsc)341A而产生第二开关式电容器控制信号sc_ctrl_b(fsc)341B，使得一次两个信号中的仅一者可处于第一状态(例如‘1’)。在一个实例中，第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B彼此互补，或在另一实例中，第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B彼此异相，使得两个信号中的任何一者都不能同时处于第一状态。另外，第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B两者具有相同的频率fsc。
因此，在图3A中所描绘的实例中，开关329及335两者经耦合以响应于第一开关式电容器控制信号sc_ctrl(fsc)341处于第一状态而接通以对第一电容器Csw 337充电及使第二电容器Csw 339放电。同时开关333及331两者经耦合以响应于第二开关式电容器控制信号sc_ctrl_b(fsc)341B处于第二状态而断开以使第一电容器Csw 337能够充电且使第二电容器Csw 339从充电解耦。类似地，开关333及331经耦合以响应于第二开关式电容器控制信号sc_ctrl_b(fsc)341B处于第一状态而接通以使第一电容器Csw 337放电且对第二电容器Csw339充电。同时，开关329及335经耦合以响应于第一开关式电容器控制信号sc_ctrl(fsc)341A处于第二状态而断开以将第一电容器Csw 337从充电解耦且使第二电容器Csw 339能够充电。因此，电容器Csw 337及Csw 339响应于第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B而交替地充电及放电。
应了解，对第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B中的每一脉冲的固定‘1’脉冲宽度的一个关键考虑是维持良好线性并且确保图3A中的开关式电容器电路325及327的每一电容器Csw 337及Csw 339可在第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B中的每一‘1’脉冲的每一固定脉冲宽度内完全充电且在每一‘0’脉冲的每一非固定或可变脉冲宽度内完全放电。
在各种实例中，由非重叠时钟产生器323响应于多个斜坡时钟信号framp_clk<3:0>324(由图2A及2C中所讨论的扩展增益控制电路262产生)而产生的第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B具有偏斜占空比，同时维持例如如图2B中关于分频器信号fdiv 258所展示的固定宽度‘1’脉冲及非固定或可变脉冲宽度‘0’脉冲。因此，在各种实例中，第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B的每一周期的最小周期是固定‘1’脉冲宽度的宽度的至少两倍。换句话说，在一个实例中，第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B的每一周期的最大占空比为50％。
在操作中，响应于多个斜坡时钟信号framp_clk<3∶0>324而用斜坡产生器318实现超高分辨率模拟细增益。如上文详细讨论，响应于包含Δ-∑调制器234的多个小数分频器230<1-4>而产生多个斜坡时钟信号framp_clk<3∶0>324，以产生第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B以分别控制包含电容器Csw 337及356的开关式电容器电路325及327的开关。如将讨论，根据本发明的教示，通过响应于调整小数分频器230<1-4>的小数分频器比率K而改变充电电容器电流Icap 309来实现超高分辨率模拟细增益。
在实例中，充电电容器电流Icap 309由开关式电容器电路325及327的开关产生。特定来说，充电电容器电流Icap 309在以下等式(3)中定义：
Icap＝fscCswVcap (3)
其中第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B具有开关频率fsc，第一及第二电容Csw 337及Csw 339的电容值两者等于Csw，且跨开关式电容器电路325及327的第一及第二电容器Csw 337及Csw 339的电压是Vcap。由于通过第一路径305的电流Icap 309用电流镜被镜像到第二路径307，所以积分器电流Iinteg 311在以下等式(4)中定义：
Figure BDA0003445132660000131
其中N表示晶体管384的相对沟道宽度，M表示晶体管382的相对沟道宽度，fpll是由小数分频器电路230<1-4>接收的时钟信号fpll 242的频率，且K是小数分频器电路230<1-4>的可调整小数分频器比率。假设Vcap 313、Csw、N及M是恒定的，那么由斜坡产生器电路318通过调整小数分频器比率K来实现超高分辨率细增益。因而，斜坡产生器电路318的增益由以下等式(5)的关系定义：
Figure BDA0003445132660000132
因此，例如假设小数分频器比率K＝8提供等于1的细增益，那么根据等式(5)，小数分频器比率K＝16将提供16/8＝2的增益。类似地，由于8.25/8＝1 1/32，在K＝8.25时提供11/32的增益，由于8.5/8＝1 2/32，在K＝8.5时提供1 2/32的增益，依此类推。
简要地返回参考图2A，在一个实例中，包含于Δ-∑调制器234中的累加器是级联20位溢出累加器。因此，小数分频器比率K可用如下等式(6)定义：
Figure BDA0003445132660000141
其中Pavg是整数，其长期DC平均值是小数分频器比率K，dsm_integ<6:0>是输入整数信号，且dsm_frac<19:0>是小数模数信号。因此，用于为斜坡产生器318计时的第一及第二开关式电容器控制信号sc_ctrl 341A及sc_ctrl_b 341B的长期平均频率fsc,avg可根据如下等式(7)确定：
Figure BDA0003445132660000142
其中fpll是由多个小数分频器230<1-4>接收的时钟信号fpll 242的开关频率。因此，根据本发明的教示，由斜坡产生器电路318通过调整小数分频器比率K实现超高分辨率细增益。
返回参考图3A，应了解，根据本发明的教示，可通过调整积分器电流Iinteg 311来调整斜坡产生器电路318的扩展粗模拟增益，所述积分器电流可通过控制多个斜坡时钟信号framp_clk<3:0>324的频率或控制第一及第二开关式电容器电路325及327的电容Csw来调整。特定来说，如上文所述，积分器电流Iinteg 311可根据以上等式(4)确定，其可根据以下等式(8)关于多个斜坡时钟信号framp_clk<3:0>324的频率来重新表达：
Figure BDA0003445132660000143
其中可假设第一开关式电容器控制信号sc_ctrl(fsc)341A及第二开关式电容器控制信号sc_ctrl_b(fsc)341B的频率fsc基本上等于多个斜坡时钟信号framp_clk<3:0>324的频率。因此，如上文等式(8)中所展示，假设N、M及Vcap是恒定的，那么积分器电流Iinteg311可通过控制Vramp_clk或Csw来调整。通过调整积分器电流Iinteg 311，斜坡信号VRAMP326的斜率经调整，这因此调整斜坡产生器电路318的增益，如上文在上面的等式(2)中所讨论。
因此，下文表1展示1x、2x或4x的模拟粗增益调整，其可通过选择多个斜坡时钟信号framp_clk<3:0>324的频率来设置，如所展示：
表1
Figure BDA0003445132660000151
如表1中所展示的fdiv1、fdiv2或fdiv4的频率可相应地由图2C中的多路复用器278选择。例如，简要地返回参考图2C，fdiv1频率可由频率选择信号freq_sel<1:0>280通过选择多路复用器278的第一位BIT0 fdiv1<3:0>272输入来选择。fdiv2频率可由频率选择信号freq_sel<1:0>280通过选择多路复用器278的第二位BIT1 fdiv2<3:0>274输入来选择。fdiv4频率可由频率选择信号freq_sel<1:0>280通过选择多路复用器278的第三位BIT2 fdiv4<3:0>272输入来选择。
下文表2展示1x、2x或4x的模拟粗增益调整，其可通过选择多个斜坡时钟信号framp_clk<3:0>324的频率来控制Csw电容而设置，如所展示：
表2
Figure BDA0003445132660000152
频率fdiv1可由图2C中的多路复用器278选择以开关第一及第二开关式电容器电路325及327。上文表2中所展示的fdiv1频率可由频率选择信号freq_sel<1:0>280通过选择多路复用器278的第一位BIT0 fdiv1<3:0>272输入来选择。根据本发明的教示，上文表2中所展示的‘DC’设置是指DC信号，其因此导致对应第一及第二开关式电容器电路325及327不进行开关。
图3B是说明根据本发明的教示的当在斜坡时钟信号中使用不同数目个相位时电流中电压中纹波的比较的时序图。特定来说，图3B展示关于1相framp_clk信号313A的Vcap电压纹波相对于关于4相framp_clk信号313B的Vcap电压纹波。另外，图3B展示关于1相framp_clk信号311A的Iinteg电流纹波相对于关于4相framp_clk信号311B的Iinteg电流纹波。应了解，图3B中说明的Vcap电压及Iinteg电流可为图3A中所展示的Vcap电压及Iinteg电流的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。
如可在图3B中了解，通过提供多个小数分频器(例如，如图2A的实例中说明的四个小数分频器230<1-4>)及产生具有偏斜的多个斜坡时钟信号framp_clk相位(例如，图3A中的四个framp_clk<1-4>时钟信号相位)，可减少由Δ-Σ调制器234引起的过多的行时间噪声(RTN)。可通过控制启用偏斜信号div_en_skew<3:0>240来调整偏斜量，如图2A中所讨论。如可在图3B中说明的时序图中了解，根据本发明的教示，当利用四相framp_clk信号时，Vcap电压及Iinteg电流中的纹波可大大减少。
图4A说明展示根据本发明的教示的列比较器420的实例的示意图。应了解，图4A中说明的列比较器420可为图1中所展示的列比较器120的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。如图4A中所描绘的实例中展示，多个比较器420-1、420-2、……、420-3及420-4经耦合到列位线412-1、412-2、……、412-3及412-4以从像素单元(例如，图1中的像素阵列102的像素单元104)的相应列接收模拟图像信号且进一步经耦合以接收全局斜坡信号VRAMP 426，这在ADC的模数转换操作期间发生。在实例中，多个比较器420-1、420-2、……、420-3及420-4的输出并联耦合到列ADC(例如，包含于图1的列ADC122中的列ALU)。
在操作中，列比较器420-1、420-2、……、420-3及420-4中的每一者经耦合以响应于从相应列位线412-1、412-2、……、412-3及412-4接收的相应模拟图像数据信号与全局斜坡信号VRAMP 426的比较而产生相应比较器输出。在一个实例中，当全局斜坡信号VRAMP426的电压下降到等于或小于由相应列位线412-1、412-2、……、412-3及412-4携载的模拟图像数据信号的电压的值时，在相应列比较器420-1、420-2、……、420-3及420-4的输出处出现边沿(例如下降沿)，其经耦合以由列ADC接收。
图4B说明展示根据本发明的教示的列ADC 422的实例的示意图，所述列ADC 422经耦合到列比较器(例如，图4A的比较器420-1、420-2、……、420-3、420-4)的输出且经耦合以从ADC时钟控制接收计数器时钟信号(来自图2A的ADC时钟控制216的同相计数器时钟信号228A及正交计数器时钟信号228B)。应了解，图4B中说明的列ADC 422可为图1中所展示的列ADC 122的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。
如图4B中所描绘的实例中展示，列ADC 422包含相位匹配电路443，其经耦合以接收同相计数器时钟信号428A，且经配置以产生列ADC 422的计数信号的最低有效位q_gc_lsb 447。M位格雷码产生器445经耦合以接收正交计数器时钟信号428B，且经配置以产生列ADC 422的计数信号的较高M位q_gc<1>449<1>、……、q_gc<11>449<11>。在所描绘的实例中，M＝11，使得格雷码产生器是11位格雷码产生器。多个M+1位列算术逻辑单元(ALU)451经耦合以接收列ADC 422的计数信号的最低有效位q_gc_lsb 447及列ADC 422的计数信号的较高M位q_gc<1>449<1>、……，q_gc<11>449<11>。在所描绘的实例中，列ALU 451是12位ALU。在实例中，多个M+1位列ALU 451进一步耦合到列比较器以响应于列比较器及列ADC422的计数信号而产生数字图像数据adc_d_lsb 455、adc_d<1>457<1>、……、adc_d<11>457<11>。在实例中，移位寄存器读出电路453耦合到多个M+1位列ALU 451以从多个M+1位列ALU451读出数字图像数据adc_d_lsb 455、adc_d<1>457<1>，……，adc_d<11>457<11>。
在操作中，当在耦合到相应列ALU 451的相应列比较器的输出处出现下降沿时，每一相应列ALU 451经耦合以采样及保持或锁存从相位匹配电路443及11位格雷码产生器445接收的12位格雷码计数信号q_gc_lsb 447、q_gc<1>449<1>、……、q_gc<11>449<11>。在各种实例中，根据本发明的教示，列ALU 451还可经耦合以对来自相应列位线412-1、412-2、……、412-3、412-4的经采样及保持复位(SHR)值采样以及经采样及保持信号(SHS)采样并行执行相关双重采样(CDS)操作，以从图像传感器产生归一化数字图像信号数据。在一个实例中，接着，从列ALU 453产生且由移位寄存器读出电路453读出的数字图像数据adc_d_lsb 455、adc_d<1>457<1>、……、adc_d<11>457<11>可输出到读出电路106的相应全局读取位线。
当执行CDS时，应了解，根据本发明的教示，可通过使用具有12位CDS处理的11位ADC，通过用额外位(举例来说，例如最低有效位q_gc_lsb 447)执行减法(例如，从经采样及保持信号(SHS)采样减去经采样及保持复位(SHR)采样)而将量化噪声减少一半。为了在额外位的情况下保持相同的模数转换时间，来自ADC时钟控制电路的计数器时钟信号(例如fcounter 252)需要加倍。然而，根据本发明的教示，在ADC时钟控制电路216中包含同相/正交(I/Q)时钟电路254的情况下，如上文在图2A中所讨论，同相计数器时钟信号fcounter_I 428A及正交计数器时钟信号fcounter_Q 428B经耦合以由列ADC 422接收，这有效地提供加倍的计数器时钟速度。
为了说明，图4C是说明根据本发明的教示的列ADC中的计数器时钟信号及计数信号的时序图。应了解，图4C中所展示的计数器时钟信号及计数信号是图4B中所展示的列ADC中的计数器时钟信号及计数信号或图2A中所展示的计数器时钟信号的实例，且上文描述的类似地命名及编号的元件在下文类似地耦合及起作用。如所描绘的实例中展示，图4C展示计数器时钟信号fcounter 452、同相计数器时钟信号fcounter_I 428A、正交计数器时钟信号fcounter_Q 428B、列ADC 422的格雷码计数信号的最低有效位q_gc_lsb 447及第二、第三及第四最低有效位q_gc<1>449<1>、q_gc<2>449<2>及q_gc<3>449<3>。
在一个实例中，图4C的计数器时钟信号fcounter 452、同相计数器时钟信号fcounter_I428A及正交计数器时钟信号fcounter_Q 428B是图2A中所讨论的计数器时钟信号fcounter 252、同相计数器时钟信号fcounter_I 228A及正交计数器时钟信号fcounter_Q 228B的实例。因而，图4C的同相计数器时钟信号fcounter_I 428A及正交计数器时钟信号fcounter_Q 428B由I/Q时钟电路(例如I/Q时钟电路254)响应于计数器时钟信号fcounter 452而产生。
如所描绘的实例中展示，同相计数器时钟信号fcounter_I 428A具有上升沿与计数器时钟信号fcounter 452的脉冲的上升沿同相的脉冲。在实例中，同相计数器时钟信号fcounter_I428A的频率是计数器时钟信号fcounter 452的频率的一半。在实例中，正交计数器时钟信号fcounter_Q 428B具有与同相计数器时钟信号fcounter_I 428A相同的频率，但是相对于同相计数器时钟信号fcounter_I 428A相位偏移四分之一循环或90°(即π/2弧度)。因而，正交计数器时钟信号fcounter_Q 428B的上升沿与计数器时钟信号fcounter 452的下降沿同相。
在操作中，相位匹配电路443经耦合以接收同相计数器时钟信号fcounter_I 428A以产生格雷码计数的最低有效位q_gc_lsb 447，其在所说明实例中与同相计数器时钟信号fcounter_I 428A同相且具有与同相计数器时钟信号fcounter_I 428A相同的频率。
在操作中，11位格雷码产生器445经耦合以接收正交计数器时钟信号fcounter_Q428B以产生格雷码计数的高11位q_gc<1>449<1>到q_gc<11>449<11>。图4C中展示q_gc<1>449<1>、q_gc<2>449<2>及q_gc<3>449<3>位。如所描绘的实例中展示，q_gc<1>449<1>位与正交计数器时钟信号fcounter_Q 428B同相。在实例中，应了解，最低有效位q_gc_lsb447由相位匹配电路443在延迟匹配的情况下产生，以产生与格雷码计数q_gc<1>449<1>到q_gc<11>449<11>的高11位的适当格雷码关系。
对本发明的所说明实例的上文描述(包含摘要中描述的内容)不希望具穷举性或将本发明限于所公开的精确形式。虽然本文已为了说明而描述本发明的特定实例，但相关领域的技术人员将认识到，可在本发明的范围内进行各种修改。
可鉴于上文详细描述来对本发明进行这些修改。所附权利要求书中使用的术语不应被解释为将本发明限于说明书中公开的特定实例。确切来说，本发明的范围完全由所附权利要求书确定，所述权利要求书将根据权利要求解译的既定原则解释。

Claims (27)

1.一种用于模数转换器ADC的时钟控制电路，所述时钟控制电路包括：
多个小数分频器电路，其中所述多个小数分频器电路中的每一者包含：
可编程整数分频器，其经耦合以接收启用偏斜信号、时钟信号及输出整数信号，其中所述可编程整数分频器经耦合以响应于所述输出整数信号而将所述时钟信号除以一因子以产生小数分频器信号；及
Δ-∑调制器，其经耦合以接收小数模数信号、输入整数信号及所述小数分频器信号以产生所述输出整数信号，其中所述输出整数信号是随所述小数分频器信号的每一循环变化的信号且具有基本上等于小数分频器比率K的长期平均DC值；及
扩展增益控制电路，其经耦合以从所述多个小数分频器电路中的每一者接收所述小数分频器信号，其中所述扩展增益控制电路经配置以响应于来自所述多个小数分频器电路中的每一者的所述小数分频器信号而产生多个斜坡时钟信号，其中所述多个斜坡时钟信号具有多个不同可调整频率设置以调整所述ADC的斜坡产生器的增益设置。
2.根据权利要求1所述的时钟控制电路，其中所述扩展增益控制电路包括：
多个纹波计数器，其中每一纹波计数器经耦合以从所述多个小数分频器电路接收相应小数分频器信号，其中每一纹波计数器包含多个级联耦合触发器，其中所述触发器中的每一者经配置以响应于所述相应小数分频器信号而产生N位纹波计数器输出的相应位；及
多路复用器，其经耦合以从所述多个纹波计数器的所述多个级联触发器接收所述相应位，其中所述多路复用器经配置以响应于频率选择信号而从所述多个波纹计数器的所述多个级联触发器选择所述相应位中的一者以产生所述多个斜坡时钟信号。
3.根据权利要求2所述的时钟控制电路，其中所述多路复用器经配置以响应于所述频率选择信号而从所述多个纹波计数器的所述多个级联触发器选择第一位、第二位或第三位中的一者以产生所述多个斜坡时钟信号，其中所述第二位的频率是所述第一位的频率的一半，其中所述第三位的频率是所述第二位的所述频率的一半。
4.根据权利要求2所述的时钟控制电路，其中每一纹波计数器包括：
第一触发器，其经配置以响应于所述相应小数分频器信号而产生第一位，其中所述第一位经耦合以由所述多路复用器的第一多路复用器输入接收；
第二触发器，其经配置以响应于来自所述第一触发器的所述第一位而产生所述第二位，其中所述第二触发器进一步包含经耦合以接收所述第二触发器的反相输出的输入，其中所述第二位经耦合以由所述多路复用器的第二多路复用器输入接收；及
第三触发器，其经配置以响应于来自所述第二触发器的所述第二位而产生所述第三位，其中所述第三触发器进一步包含经耦合以接收所述第三触发器的反相输出的输入，其中所述第三位经耦合以由所述多路复用器的第三多路复用器输入接收，
其中所述多路复用器经配置以响应于所述频率选择信号而选择所述第一多路复用器输入、第二多路复用器输入或第三多路复用器输入中的一者以产生所述多个斜坡时钟信号。
5.根据权利要求4所述的时钟控制电路，其中每一纹波计数器的所述第一触发器、所述第二触发器及第三触发器进一步经配置以接收复位信号以使每一纹波计数器复位。
6.根据权利要求1所述的时钟控制电路，其中所述可编程整数分频器包括：
可编程计数器，其经耦合以接收所述启用偏斜信号、所述时钟信号及所述输出整数信号以产生可编程计数器输出信号，其中所述可编程计数器输出信号包含多个脉冲；及
脉冲宽度扩展器，其经耦合以接收所述可编程计数器输出信号以产生所述小数分频器信号，其中脉冲宽度扩展器经配置以对于所述小数分频器信号的每一第一状态将所述小数分频器信号中的所述多个脉冲中的每一者扩展到固定持续时间，且其中所述小数分频器信号的每一第二状态具有可变持续时间。
7.根据权利要求6所述的时钟控制电路，其中所述小数分频器信号的每一第一状态是逻辑高信号值，且其中所述小数分频器信号的每一第二状态是逻辑低信号值。
8.根据权利要求1所述的时钟控制电路，其进一步包括：
时钟门控电路，其经耦合以接收所述时钟信号及计数启用信号，其中所述时钟门控电路经配置以响应于所述时钟信号及所述计数启用信号而产生计数器时钟信号；及
同相/正交I/Q时钟电路，其经耦合以从所述时钟门控电路接收所述计数器时钟信号，其中所述I/Q时钟电路经配置以响应于所述计数器时钟信号而产生同相计数器时钟信号及正交计数器时钟信号，其中所述正交计数器时钟信号相对于所述同相计数器时钟信号相位偏移90度，其中列ADC的计数信号经配置以响应于所述同相计数器时钟信号及所述正交计数器时钟信号而产生。
9.一种成像系统，其包括：
像素阵列，其包含布置成多个行及多个列的多个像素单元，其中所述像素单元经配置以响应于入射光而产生图像信号；
控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；及
读出电路，其耦合到所述像素阵列以通过位线从所述多个像素单元读出所述图像信号，其中所述读出电路包含用于响应于从所述多个像素单元接收的所述图像信号而产生数字图像数据的模数转换器ADC，其中所述ADC包括：
列比较器，其耦合到所述位线以从所述多个像素单元接收所述图像信号且进一步经耦合以在所述ADC的模数转换操作期间接收斜坡信号；
斜坡产生器，其经耦合以响应于具有小数分频器比率K的多个斜坡时钟信号而产生具有高分辨率细增益的所述斜坡信号；及
模数转换器ADC时钟控制电路，其经配置以产生所述多个斜坡时钟信号，所述ADC时钟控制电路包括：
多个小数分频器电路，其中所述多个小数分频器电路中的每一者包含：
可编程整数分频器，其经耦合以接收启用偏斜信号、时钟信号及输出整数信号，其中所述可编程整数分频器经耦合以响应于所述输出整数信号而将所述时钟信号除以一因子以产生小数分频器信号；及
Δ-∑调制器，其经耦合以接收小数模数信号、输入整数信号及所述小数分频器信号以产生所述输出整数信号，其中所述输出整数信号是随所述小数分频器信号的每一循环变化的信号且具有基本上等于所述小数分频器比率K的长期平均DC值；及
扩展增益控制电路，其经耦合以从所述多个小数分频器电路中的每一者接收所述小数分频器信号，其中所述扩展增益控制电路经配置以响应于来自所述多个小数分频器电路中的每一者的所述小数分频器信号而产生所述多个斜坡时钟信号，其中所述多个斜坡时钟信号具有多个不同可调整频率设置以调整所述ADC的斜坡产生器的增益设置。
10.根据权利要求9所述的成像系统，其进一步包括耦合到所述读出电路以存储由所述读出电路的所述ADC产生的所述数字图像数据的功能逻辑。
11.根据权利要求9所述的成像系统，其中所述扩展增益控制电路包括：
多个纹波计数器，其中每一纹波计数器经耦合以从所述多个小数分频器电路接收相应小数分频器信号，其中每一纹波计数器包含多个级联耦合触发器，其中所述触发器中的每一者经配置以响应于所述相应小数分频器信号而产生N位纹波计数器输出的相应位；及
多路复用器，其经耦合以从所述多个纹波计数器的所述多个级联触发器接收所述相应位，其中所述多路复用器经配置以响应于频率选择信号而从所述多个波纹计数器的所述多个级联触发器选择所述相应位中的一者以产生所述多个斜坡时钟信号。
12.根据权利要求11所述的成像系统，其中所述多路复用器经配置以响应于所述频率选择信号而从所述多个纹波计数器的所述多个级联触发器选择第一位、第二位或第三位中的一者以产生所述多个斜坡时钟信号，其中所述第二位的频率是所述第一位的频率的一半，其中所述第三位的频率是所述第二位的所述频率的一半。
13.根据权利要求11所述的成像系统，其中每一纹波计数器包括：
第一触发器，其经配置以响应于所述相应小数分频器信号而产生第一位，其中所述第一位经耦合以由所述多路复用器的第一多路复用器输入接收；
第二触发器，其经配置以响应于来自所述第一触发器的所述第一位而产生所述第二位，其中所述第二触发器进一步包含经耦合以接收所述第二触发器的反相输出的输入，其中所述第二位经耦合以由所述多路复用器的第二多路复用器输入接收；及
第三触发器，其经配置以响应于来自所述第二触发器的所述第二位而产生所述第三位，其中所述第三触发器进一步包含经耦合以接收所述第三触发器的反相输出的输入，其中所述第三位经耦合以由所述多路复用器的第三多路复用器输入接收，
其中所述多路复用器经配置以响应于所述频率选择信号而选择所述第一多路复用器输入、第二多路复用器输入或第三多路复用器输入中的一者以产生所述多个斜坡时钟信号。
14.根据权利要求13所述的成像系统，其中每一纹波计数器的所述第一触发器、所述第二触发器及第三触发器进一步经配置以接收复位信号以使每一纹波计数器复位。
15.根据权利要求9所述的成像系统，其中所述可编程整数分频器包括：
可编程计数器，其经耦合以接收所述启用偏斜信号、所述时钟信号及所述输出整数信号以产生可编程计数器输出信号，其中所述可编程计数器输出信号包含多个脉冲；及
脉冲宽度扩展器，其经耦合以接收所述可编程计数器输出信号以产生所述小数分频器信号，其中脉冲宽度扩展器经配置以对于所述小数分频器信号的每一第一状态将所述小数分频器信号中的所述多个脉冲中的每一者扩展到固定持续时间，且其中所述小数分频器信号的每一第二状态具有可变持续时间。
16.根据权利要求15所述的成像系统，其中所述小数分频器信号的每一第一状态是逻辑高信号值，且其中所述小数分频器信号的每一第二状态是逻辑低信号值。
17.根据权利要求9所述的成像系统，其中所述斜坡产生器包括：
电流镜，其具有经耦合以传导电容器电流的第一路径及经耦合以响应于所述电容器电流而传导积分器电流的第二路径；
积分器，其耦合到所述第二路径以响应于所述积分器电流而产生所述斜坡信号；及
多个开关电路，其耦合到所述第一路径，其中所述多个开关电路中的每一者包括：
第一开关式电容器电路及第二开关式电容器电路，其耦合到所述第一路径；及
非重叠时钟产生器，其经耦合以接收所述多个斜坡时钟信号中的相应一者以产生在第一状态与第二状态之间振荡的第一开关式电容器控制信号及在所述第二状态与所述第一状态之间振荡的第二开关式电容器控制信号，
其中响应于所述第一开关式电容器控制信号的每一第一状态及所述第二开关式电容器控制信号的每一第二状态，所述第一开关式电容器电路经耦合以由所述电容器电流充电且所述第二开关式电容器电路经耦合以放电，
其中响应于所述第一开关式电容器控制信号的每一第二状态及所述第二开关式电容器控制信号的每一第一状态，所述第一开关式电容器电路经耦合以放电且所述第二开关式电容器电路经耦合以由所述电容器电流充电。
18.根据权利要求17所述的成像系统，其中所述第一开关式电容器电路包括：
第一电容器；
第一开关，其耦合于所述第一电容器与所述第一路径之间，其中所述第一开关经配置以响应于所述第一开关式电容器控制信号的所述第一状态而接通且响应于所述第一开关式电容器控制信号的所述第二状态而断开；及
第二开关，其跨所述第一电容器耦合，其中所述第二开关经配置以响应于所述第二开关式电容器控制信号的所述第二状态而断开且响应于所述第二开关式电容器控制信号的所述第一状态而接通。
19.根据权利要求18所述的成像系统，其中所述第二开关式电容器电路包括：
第二电容器；
第三开关，其耦合于所述第二电容器与所述第一路径之间，其中所述第三开关经配置以响应于所述第二开关式电容器控制信号的所述第二状态而断开且响应于所述第二开关式电容器控制信号的所述第一状态而接通；及
第四开关，其跨所述第二电容器耦合，其中所述第四开关经配置以响应于所述第一开关式电容器控制信号的所述第一状态而接通且响应于所述第一开关式电容器控制信号的所述第二状态而断开。
20.根据权利要求17所述的成像系统，其中所述电流镜包括：
第一晶体管，其耦合于电压供应轨与所述第一路径之间，其中所述第一晶体管的控制端子耦合到所述第一路径；及
第二晶体管，其耦合于所述电压供应轨与所述第二路径之间，其中所述第二晶体管的控制端子耦合到所述第一晶体管的所述控制端子。
21.根据权利要求20所述的成像系统，其中所述斜坡产生器进一步包括：
第一运算放大器，其具有耦合到参考电容器电压的非反相输入；及
第三晶体管，其耦合于所述第一晶体管与耦合到所述第一路径的所述多个开关电路及所述第一运算放大器的所述反相输入之间，其中所述第三晶体管的控制端子耦合到所述第一运算放大器的输出，且其中所述第一运算放大器经耦合以响应于所述多个开关电路处的电压达到所述参考电容器电压来调节所述第三晶体管的所述控制端子。
22.根据权利要求21所述的成像系统，其中所述积分器包括：
第二运算放大器，其具有耦合到参考电压的非反相输入；
第三电容器，其耦合于所述第二运算放大器的反相输入与所述第二运算放大器的输出之间；及
第五开关，其耦合于所述第二运算放大器的所述反相输入与所述第二运算放大器的所述输出之间，其中所述积分器经耦合以响应于所述第五开关而复位，且其中所述斜坡信号经配置以在所述第二运算放大器的所述输出处产生。
23.根据权利要求22所述的成像系统，其中所述斜坡产生器进一步包括耦合于所述第一晶体管与所述第三晶体管之间的增益晶体管，其中所述增益晶体管经配置以响应于增益信号而受控。
24.根据权利要求23所述的成像系统，其中所述斜坡产生器进一步包括耦合于所述第二晶体管与所述积分器之间的斜坡码晶体管，其中所述斜坡码晶体管经配置以响应于斜坡码信号而受控。
25.根据权利要求24所述的成像系统，其中所述斜坡产生器进一步包括耦合于所述第一晶体管的所述控制端子与所述第二晶体管的所述控制端子之间的栅极采样开关，其中所述栅极采样开关经配置以响应于栅极采样信号及反相栅极采样信号而受控。
26.根据权利要求9所述的成像系统，其中所述ADC进一步包括耦合到所述列比较器及所述ADC时钟控制的列ADC，其中所述ADC时钟控制进一步包括：
时钟门控电路，其经耦合以接收所述时钟信号及计数启用信号，其中所述时钟门控电路经配置以响应于所述时钟信号及所述计数启用信号而产生计数器时钟信号；及
同相/正交I/Q时钟电路，其经耦合以从所述时钟门控电路接收所述计数器时钟信号，其中所述I/Q时钟电路经配置以响应于所述计数器时钟信号而产生同相计数器时钟信号及正交计数器时钟信号，其中所述列ADC经耦合以接收所述同相计数器时钟信号及所述正交计数器时钟信号，其中所述正交计数器时钟信号相对于所述同相计数器时钟信号相位偏移90度，其中所述列ADC的计数信号经配置以响应于所述同相计数器时钟信号及所述正交计数器时钟信号而产生。
27.根据权利要求26所述的成像系统，其中所述列ADC包括：
相位匹配电路，其经耦合以接收所述同相计数器时钟信号且经配置以产生所述列ADC的所述计数信号的最低有效位；
M位格雷码产生器，其经耦合以接收所述正交计数器时钟信号且经配置以产生所述列ADC的所述计数信号的高M位；
多个M+1位列算术逻辑单元ALU，其经耦合以接收所述列ADC的所述计数信号的所述最低有效位及所述列ADC的所述计数信号的所述高M位，其中所述多个M+1位列ALU进一步耦合到所述列比较器以响应于所述列比较器及所述列ADC的所述计数信号而产生所述数字图像数据；及
移位寄存器读出电路，其耦合到所述多个M+1位列ALU以从所述多个M+1位列ALU读出所述数字图像数据。
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