CN115149946A - 一种半周期延时步进的时钟同步电路 - Google Patents
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Abstract
本发明公开了一种半周期延时步进的时钟同步电路，涉及大规模数字时钟同步领域。该电路包括1‑1024分频电路和半周期延时步进输出电路；时钟信号从1‑1024分频电路的信号输入端口进入，经过1‑1024分频电路的分频后，从1‑1024分频电路的输出端口输入到半周期延时步进输出电路的分频输入端口；半周期延时步进输出电路单元的复位信号输出端口输出复位信号到1‑1024分频电路的输入复位端口；半周期延时步进输出电路单元的时钟输出端口输出延时后的分频信号。本发明适用于CMOS工艺，具有时钟源同步、分频、以0.5周期为延时步进的输出特点，可以实现以0.5周期为延时步进、可以整数分频，并且与输入信号时钟上升沿同步的电路。
Description
技术领域
本发明属于时钟电路领域，尤其涉及大规模数字时钟同步领域，具体是指一种以半周期延时步进的时钟同步电路。
背景技术
在成本、集成度和功耗等方面因素的推动下CMOS工艺技术突飞猛进。高速高精度ADC、时钟同步网络、射频收发等领域对频率合成领域提出越来越高的要求，频率合成器逐渐成为决定电子系统性能的关键模块，在通信、雷达等领域发挥出不可替代的作用。
锁相环（PLL）技术是当前频率合成技术中最重要的手段。典型的锁相环系统包括鉴频检相器、电荷泵、滤波器、压控振荡器、可编程分频器等模块。锁相环的带宽通常在低频噪声与高频噪声的抑制上产生设计折衷，单级CMOS锁相环很难在宽带上实现极低的相位噪声。与此同时大规模电路系统的设计者希望多路时钟频率资源拥有可以测量的固定延时，并同步输出以确保大系统时序的正确性。因此时钟同步技术，尤其是50%占空比输出的同步时钟电路显得尤为重要。
发明内容
有鉴于此，本发明提供一种适用于CMOS工艺的、可以实现以0.5周期为延时步进、可以整数分频、并且与输入信号时钟上升沿同步的电路。
为了实现上述目的，本发明采用如下技术方案：
一种半周期延时步进的时钟同步电路，包括1-1024分频电路100和半周期延时步进输出电路200；
外部输入的时钟信号与1-1024分频电路100的信号输入端口连接，1-1024分频电路100的输出端口与半周期延时步进输出电路200的分频输入端口连接，外部输入的时钟信号还与半周期延时步进输出电路200的时钟输入端口连接；
半周期延时步进输出电路200的同步输入端口用于接收同步信号，半周期延时步进输出电路200的步进方式选择信号输入端口用于接收选择信号，半周期延时步进输出电路200的延时周期控制信号输入端口用于接收总延时周期控制信号；半周期延时步进输出电路200的复位信号输出端口与1-1024分频电路100的输入复位端口连接；半周期延时步进输出电路200的时钟输出端口用于输出延时后的分频信号；
1-1024分频电路100还具有分频配置端口，通过配置该端口的二进制bit位，1-1024分频电路100实现相应的十进制数分频比；
当1-1024分频电路100的输入复位端口输入逻辑“1”时，1-1024分频电路100的输出端口输出逻辑“0”，当1-1024分频电路100的输入复位端口输入逻辑“0”时，1-1024分频电路100的输出端口输出正常的分频信号。
进一步的，所述半周期延时步进输出电路200包括延时周期脉冲消除电路与占空比矫正时钟输出电路；
延时周期脉冲消除电路包括6位减法计数器201、第一~第六反相器202~207、六输入与门208、第一带异步置“0”端口D触发器209、第二带异步置“0”端口D触发器210、2选1数据选择器211、第七反相器212；
半周期延时步进输出电路200的时钟输入端口即为6位减法计数器201的时钟输入端口，半周期延时步进输出电路200的同步输入端口即为6位减法计数器201的同步输入端口，半周期延时步进输出电路200的延时周期控制信号输入端口即为6位减法计数器201的延时周期控制信号输入端口；6位减法计数器201的数据输出端口从高位到低位分别连接第一~第六反相器的信号输入端口；第一~第六反相器的信号输出端口分别连接六输入与门208的六个信号输入端口，六输入与门208的信号输出端口同时连接第一、第二带异步置“0”端口D触发器的异步逻辑置“0”端口；外部输入的时钟信号还同时连接第一带异步置“0”端口D触发器209的时钟输入端口、2选1数据选择器211的数据输入端口以及第七反相器212的信号输入端口；第七反相器212的信号输出端口连接2选1数据选择器211的另一个数据输入端口；2选1数据选择器211的输出端口连接第二带异步置“0”端口D触发器210的时钟输入端口；半周期延时步进输出电路200的分频输入端口连接第一带异步置“0”端口D触发器209的数据端口，第一带异步置“0”端口D触发器209的数据输出端口连接第二带异步置“0”端口D触发器210的数据输入端口；六输入与门208的信号输出端口即为半周期延时步进输出电路200的复位信号输出端口；
占空比矫正时钟输出电路由上升沿D触发器213、下降沿D触发器214、或们215构成；第二带异步置“0”端口D触发器210的数据输出端口同时连接上升沿D触发器213、下降沿D触发器214的数据端口；2选1数据选择器211的输出端口同时连接上升沿D触发器213、下降沿D触发器214的时钟端口；上升沿D触发器213、下降沿D触发器214的数据输出端口分别连接或们215的一个信号输入端口，或们215的信号输出端口即为半周期延时步进输出电路200的时钟输出端口。
本发明的有益效果在于：
1、本发明电路结构简单，适于CMOS工艺实现。
2、本发明具有延时脉冲消除技术，可以保证在延时时间内输出一直保持低电平。
3、本发明具有时钟占空比矫正技术，可以保证输出时钟信号保证50%占空比。
4、本发明采用时钟相位反转功能，可以有效降低计数器的工作频率。
5、本发明具有时钟源同步、分频、以0.5周期为延时步进的输出特点，可以实现以0.5周期为延时步进、可以整数分频，并且与输入信号时钟上升沿同步的电路。
附图说明
图1是本发明实施例中半周期延时步进的时钟同步电路的电路原理图；
图2是图1中半周期延时步进输出电路的内部电路原理图；
图3是图2中OUT3端口的信号波形图。
具体实施方式
为了进一步说明本发明公开的技术方案，下面结合说明书附图与具体实施例作详细阐述。本领域的技术人员应知，在不违背发明精神前提下做出的优化设计与改进方法均落入本发明的保护范围，对于本领域的惯用技术在本具体实施例中不再做详细说明。
如图1所示，一种半周期延时步进的时钟同步电路，包括1-1024分频电路100和半周期延时步进输出电路200；
外部输入的时钟信号从1-1024分频电路100的信号输入端口进入，经过1-1024分频电路100的分频后，从1-1024分频电路100的输出端口输入到半周期延时步进输出电路200的分频输入端口，同时，外部输入的时钟信号还送到半周期延时步进输出电路200的时钟输入端口；
半周期延时步进输出电路200的同步输入端口接收同步信号，半周期延时步进输出电路200的步进方式选择信号输入端口接收选择信号，半周期延时步进输出电路200的延时周期控制信号输入端口接收总延时周期控制信号；半周期延时步进输出电路200的复位信号输出端口输出复位信号到1-1024分频电路100的输入复位端口；半周期延时步进输出电路200的时钟输出端口输出延时后的分频信号；
1-1024分频电路100还具有分频配置端口，通过配置该端口的二进制bit位，1-1024分频电路100实现相应的十进制数分频比；
当1-1024分频电路100的输入复位端口输入逻辑“1”时，1-1024分频电路100的输出端口输出逻辑“0”，当1-1024分频电路100的输入复位端口输入逻辑“0”时，1-1024分频电路100的输出端口输出正常的分频信号。
如图2所示，半周期延时步进输出电路200包括延时周期脉冲消除电路与占空比矫正时钟输出电路；
延时周期脉冲消除电路包括6位减法计数器201、第一~第六反相器202~207、六输入与门208、第一带异步置“0”端口D触发器209、第二带异步置“0”端口D触发器210、2选1数据选择器211、第七反相器212；
半周期延时步进输出电路200的时钟输入端口即为6位减法计数器201的时钟输入端口，半周期延时步进输出电路200的同步输入端口即为6位减法计数器201的同步输入端口，半周期延时步进输出电路200的延时周期控制信号输入端口即为6位减法计数器201的延时周期控制信号输入端口；6位减法计数器201的数据输出端口从高位到低位分别连接第一~第六反相器的信号输入端口；第一~第六反相器的信号输出端口分别连接六输入与门208的六个信号输入端口，六输入与门208的信号输出端口同时连接第一、第二带异步置“0”端口D触发器的异步逻辑置“0”端口；外部输入的时钟信号还同时送到第一带异步置“0”端口D触发器209的时钟输入端口、2选1数据选择器211的数据输入端口以及第七反相器212的信号输入端口；第七反相器212的信号输出端口连接2选1数据选择器211的另一个数据输入端口；2选1数据选择器211的输出端口连接第二带异步置“0”端口D触发器210的时钟输入端口；半周期延时步进输出电路200的分频输入端口连接第一带异步置“0”端口D触发器209的数据端口，第一带异步置“0”端口D触发器209的数据输出端口连接第二带异步置“0”端口D触发器210的数据输入端口；六输入与门208的信号输出端口即为半周期延时步进输出电路200的复位信号输出端口；
占空比矫正时钟输出电路由上升沿D触发器213、下降沿D触发器214、或们215构成；第二带异步置“0”端口D触发器210的数据输出端口同时连接上升沿D触发器213、下降沿D触发器214的数据端口；2选1数据选择器211的输出端口同时连接上升沿D触发器213、下降沿D触发器214的时钟端口；上升沿D触发器213、下降沿D触发器214的数据输出端口分别连接或们215的一个信号输入端口，或们215的信号输出端口即为半周期延时步进输出电路200的时钟输出端口。
下面为一个更具体的例子：
一种半周期延时步进的时钟同步电路，其结构如图1所示，包括1-1024分频电路100和半周期延时步进输出电路200两部分。
其中，1-1024分频电路的部分端口如下：
信号输入端，时钟信号从此端口进入；
分频配置口<9:0>，通过配置该端口的二进制bit位，1-1024分频电路100实现相应的十进制数分频比；
输入复位端，当该端口输入逻辑“1”时，1-1024分频电路100的输出端OUT1输出逻辑“0”，当该端口输入逻辑“0”时，1-1024分频电路100的输出端OUT1输出正常的分频信号。
信号输入端输入2Ghz信号，分频配置端口<9:0>输入十进制数10相应的二进制数，当输入复位信号为0时，1-1024分频电路100的输出端OUT1输出200Mhz的周期信号；当输入复位信号为1时，1-1024分频电路100的输出端OUT1输出恒为逻辑“0”。
1-1024分频电路100、半周期延时步进输出电路200的连接关系如下：
1-1024分频电路100的信号输入端连接半周期延时步进输出电路200的时钟输入端口CLK_INOUT，1-1024分频电路100的输出端OUT1连接半周期延时步进输出电路200的分频输入端口CLK_DIV，同步信号SYNC连接半周期延时步进输出电路200的同步输入端口，选择信号SEL连接半周期延时步进输出电路200的步进方式选择信号输入端口，总延时周期控制信号连接半周期延时步进输出电路200的延时周期控制信号输入端DELAY<5:0>。半周期延时步进输出电路200的复位信号输出端口RESET_DIV连接1-1024分频电路100的输入复位端。半周期延时步进输出电路200的时钟输出端口OUT2输出延时后的分频信号。
半周期延时步进输出电路200的结构如图2所示。输入时钟信号经过1-1024分频电路100的分频后，从OUT1输入到半周期延时步进输出电路200的CLK_DIV端口，同时1-1024分频电路100的信号输入端信号输出到半周期延时步进输出电路200的CLK_INPUT端口，CLK_INPUT端口的信号是CLK_DIV端口信号的整数倍，同时CLK_INPUT端口的信号采样CLK_DIV端口信号，当一个低频信号被一个它的整数倍高频信号采样时，CLK_DIV端口信号被CLK_INPUT端口信号的时钟沿同步。
半周期延时步进输出电路200由延时周期脉冲消除电路与占空比矫正时钟输出电路两部分构成。其中，延时周期脉冲消除电路由6位减法计数器201、第一~第六反相器202~207、六输入与门208、第一带异步置“0”端口D触发器209、第二带异步置“0”端口D触发器210、2选1数据选择器211、第七反相器212构成。信号CLK_INPUT连接6位减法计数器201的CLK_INPUT端口，同步信号SYNC连接6位减法计数器201的SYNC端口，总延时周期控制信号连接6位减法计数器201的DELAY<5:0>端口。6位减法计数器201的数据输出端口bit<5:0>从高bit到低bit依次连接第一~第六反相器202~207的信号输入端。第一~第六反相器的信号输入端分别连接六输入与门208的信号输入端，六输入与门208的信号输出端CDN同时连接第一带异步置“0”端口D触发器209的异步逻辑置“0”端口CDN与第二带异步置“0”端口D触发器210的异步逻辑置“0”端口CDN。时钟输入信号CLK_INPUT同时连接第一带异步置“0”端口D触发器209的时钟输入端口CLK，2选1数据选择器211的数据输入端口与第七反相器212的信号输入端，第七反相器212的信号输出端连接2选1数据选择器211的另一个数据输入端口。2选1数据选择器211的输出端口连接第二带异步置“0”端口D触发器210的时钟端口CLK。时钟分频信号CLK_DIV连接第一带异步置“0”端口D触发器209的数据端口D，第一带异步置“0”端口D触发器209的数据输出端口Q连接第二带异步置“0”端口D触发器210的数据输入端口D，第二带异步置“0”端口D触发器210的数据输出端口Q连接OUT3。六输入与门208的信号输出端连接RESET_DIV。
半周期延时步进输出电路200的占空比矫正时钟输出电路由上升沿D触发器213、下降沿D触发器214、或们215构成。OUT3同时连接上升沿D触发器213、下降沿D触发器214的数据端口D。2选1数据选择器211的输出端口同时连接上升沿D触发器213、下降沿D触发器214的时钟端口CLK。上升沿D触发器213、下降沿D触发器214的数据输出端口Q分别连接或们215的信号输入端，或们215的信号输出端连接OUT2。
本实施例中，CLK_INPUT端口输入200Mhz信号，经过10分频后，第一次配置的延时字为3（相对配置字0，延时1.5个周期），如图3所示，输出OUT3信号波形如DELAY_3所示；第二次配置的延时字为6（相对配置字0，延时3个周期），输出OUT3信号波形如DELAY_6所示。DELAY_3、DELAY_6的时钟上升沿对其CLK_INPUT信号，并且DELAY_6比DELAY_3延时1.5个周期输出。该电路同时实现了分频、以0.5周期步进延时输出、时钟沿与主时钟同步的功能。
Claims (2)
1.一种半周期延时步进的时钟同步电路，其特征在于，包括1-1024分频电路（100）和半周期延时步进输出电路（200）；
外部输入的时钟信号与1-1024分频电路（100）的信号输入端口连接，1-1024分频电路（100）的输出端口与半周期延时步进输出电路（200）的分频输入端口连接，外部输入的时钟信号还与半周期延时步进输出电路（200）的时钟输入端口连接；
半周期延时步进输出电路（200）的同步输入端口用于接收同步信号，半周期延时步进输出电路（200）的步进方式选择信号输入端口用于接收选择信号，半周期延时步进输出电路（200）的延时周期控制信号输入端口用于接收总延时周期控制信号；半周期延时步进输出电路（200）的复位信号输出端口与1-1024分频电路（100）的输入复位端口连接；半周期延时步进输出电路（200）的时钟输出端口用于输出延时后的分频信号；
1-1024分频电路（100）还具有分频配置端口，通过配置该端口的二进制bit位，1-1024分频电路（100）实现相应的十进制数分频比；
当1-1024分频电路（100）的输入复位端口输入逻辑“1”时，1-1024分频电路（100）的输出端口输出逻辑“0”，当1-1024分频电路（100）的输入复位端口输入逻辑“0”时，1-1024分频电路（100）的输出端口输出正常的分频信号。
2.根据权利要求1所述的一种半周期延时步进的时钟同步电路，其特征在于，所述半周期延时步进输出电路（200）包括延时周期脉冲消除电路与占空比矫正时钟输出电路；
延时周期脉冲消除电路包括6位减法计数器（201）、第一~第六反相器（202~207）、六输入与门（208）、第一带异步置“0”端口D触发器（209）、第二带异步置“0”端口D触发器（210）、2选1数据选择器（211）、第七反相器（212）；
半周期延时步进输出电路（200）的时钟输入端口即为6位减法计数器（201）的时钟输入端口，半周期延时步进输出电路（200）的同步输入端口即为6位减法计数器（201）的同步输入端口，半周期延时步进输出电路（200）的延时周期控制信号输入端口即为6位减法计数器（201）的延时周期控制信号输入端口；6位减法计数器（201）的数据输出端口从高位到低位分别连接第一~第六反相器的信号输入端口；第一~第六反相器的信号输出端口分别连接六输入与门（208）的六个信号输入端口，六输入与门（208）的信号输出端口同时连接第一、第二带异步置“0”端口D触发器的异步逻辑置“0”端口；外部输入的时钟信号还同时连接第一带异步置“0”端口D触发器（209）的时钟输入端口、2选1数据选择器（211）的数据输入端口以及第七反相器（212）的信号输入端口；第七反相器（212）的信号输出端口连接2选1数据选择器（211）的另一个数据输入端口；2选1数据选择器（211）的输出端口连接第二带异步置“0”端口D触发器（210）的时钟输入端口；半周期延时步进输出电路（200）的分频输入端口连接第一带异步置“0”端口D触发器（209）的数据端口，第一带异步置“0”端口D触发器（209）的数据输出端口连接第二带异步置“0”端口D触发器（210）的数据输入端口；六输入与门（208）的信号输出端口即为半周期延时步进输出电路（200）的复位信号输出端口；
占空比矫正时钟输出电路由上升沿D触发器（213）、下降沿D触发器（214）、或们（215）构成；第二带异步置“0”端口D触发器（210）的数据输出端口同时连接上升沿D触发器（213）、下降沿D触发器（214）的数据端口；2选1数据选择器（211）的输出端口同时连接上升沿D触发器（213）、下降沿D触发器（214）的时钟端口；上升沿D触发器（213）、下降沿D触发器（214）的数据输出端口分别连接或们（215）的一个信号输入端口，或们（215）的信号输出端口即为半周期延时步进输出电路（200）的时钟输出端口。
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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