CN115148246A - 阻变存储单元及存储阵列 - Google Patents
阻变存储单元及存储阵列 Download PDFInfo
- Publication number
- CN115148246A CN115148246A CN202210771384.1A CN202210771384A CN115148246A CN 115148246 A CN115148246 A CN 115148246A CN 202210771384 A CN202210771384 A CN 202210771384A CN 115148246 A CN115148246 A CN 115148246A
- Authority
- CN
- China
- Prior art keywords
- resistive
- resistance change
- random access
- resistive random
- source line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
- G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种阻变存储单元及存储阵列，包括：第一阻变元件、第二阻变元件及MOS晶体管；其中，MOS晶体管为可双向导通的晶体管，MOS晶体管的栅极连接字线，MOS晶体管的第一端连接第一源线及第一阻变元件的第二端，MOS晶体管的第二端连接第二源线及第二阻变元件的第二端；第一阻变元件的第一端连接第一位线，第二阻变元件的第一端连接第二位线，阻变存储单元被配置为，第一阻变元件及第二阻变元件同时至多有一个被选中。本发明中，通过提供一种1T2R的阻变存储单元，相较于1T1R，不仅可提高存储密度，而且还具有结构简单便于实现的优点。
Description
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种阻变存储单元及存储阵列。
背景技术
近年来，随着摩尔定律逐渐逼近极限，动态随机存取储存器(DynamicRandomAccess Memory，DRAM)、闪存(Flash)等传统存储单元逐渐面临尺寸缩小的物理极限，难以在生产成本降低的同时提高其存储容量。针对这一问题，一系列新型存储器纷纷涌现，如阻变存储器、铁电存储器、磁存储器和相变存储器等。其中阻变存储器因为其高集成密度、高叠层潜力与低生产成本等优越的性能，得到了学界、工业界的广泛重视和研究。
当把阻变存储器集成在一个阵列中的时候，会面临相邻阻变存储器之间泄漏电流、阻变存储器过置位等问题。目前商业化量产阻变存储器的解决方案，均采用了1T1R的结构(一个阻变元件串联于一个MOS晶体管的漏端)，这种结构可以有效解决前面提出的两个问题，但是有效存储单元面积会例如从原本的4F2增大至12F2(F为存储单元的光刻尺寸)，降低了存储密度。
发明内容
本发明的目的在于提供一种阻变存储单元及存储阵列，用于提高阻变存储阵列的存储密度。
为解决上述技术问题，本发明提供的阻变存储单元，其特征在于，所述阻变存储单元连接有字线、第一位线、第二位线、第一源线及第二源线，所述阻变存储单元包括：
具有第一端和第二端的第一阻变元件；
具有第一端和第二端的第二阻变元件；以及，
具有栅极、第一端和第二端的MOS晶体管；
其中，所述MOS晶体管为可双向导通的晶体管，所述第一阻变元件及所述第二阻变元件位于所述MOS晶体管的上方，所述MOS晶体管的栅极连接所述字线，所述MOS晶体管的第一端连接所述第一源线，所述MOS晶体管的第二端连接所述第二源线；所述第一阻变元件的第一端连接所述第一位线，所述第一阻变元件的第二端连接所述第二源线；所述第二阻变元件的第一端连接所述第二位线，所述第二阻变元件的第二端连接所述第一源线；
所述阻变存储单元被配置为，所述第一阻变元件及所述第二阻变元件同时至多有一个被选中。
可选的，所述第二源线处于悬空状态，所述第二位线与所述第一源线具有相同电位，且所述字线处于开启状态以选中所述第一阻变元件。
可选的，选中所述第一阻变元件，所述阻变存储单元被配置为所述第一阻变元件的存储状态，利用所述第一位线及所述第一源线读取或控制所述第一阻变元件的存储状态。
可选的，所述第一源线处于悬空状态，所述第一位线与所述第二源线具有相同电位，且所述字线处于开启状态以选中所述第二阻变元件。
可选的，选中所述第二阻变元件，所述阻变存储单元被配置为所述第二阻变元件的存储状态，利用所述第二位线及所述第二源线读取或控制所述第二阻变元件的存储状态。
可选的，所述MOS晶体管具有对称的源漏结构。
可选的，所述第一阻变元件及所述第二阻变元件均为形成于所述MOS晶体管上的互连结构中的MIM结构，所述MIM结构包括上极板、阻变层及下极板，所述MIM结构的上极板作为所述第一阻变元件和所述第二阻变元件的第一端，所述MIM结构的下极板作为所述第一阻变元件和所述第二阻变元件的第二端。
可选的，所述第一阻变元件与所述第二阻变元件的电学参数相同，利用所述第一阻变元件及所述第二阻变元件的阻态信息实现两值存储。
可选的，所述第一阻变元件与所述第二阻变元件的电学参数不相同，利用所述第一阻变元件及所述第二阻变元件的阻态信息的组合实现四值存储。
基于本发明的另一方面，还提供一种存储阵列，包括如上述的阻变存储单元，多个所述阻变存储单元按行列设置形成存储阵列，其中，位于第i行的多个所述阻变存储单元连接至按行方向延伸的字线WLi，位于第j列的多个所述阻变存储单元的第一位线连接至按列方向延伸的BLj，位于第j列的多个所述阻变存储单元的第二位线连接至按列方向延伸的BLj+1，位于第j列的多个所述阻变存储单元的第一源线连接至按列方向延伸的SLj，位于第j列的多个所述阻变存储单元的第二源线连接至按列方向延伸的SLj+1，i和j均为正整数。
综上所述，本发明提供的阻变存储单元及存储阵列，通过在可双向导通的MOS晶体管的第一端及第二端各设置一阻变元件，且第一阻变元件及第二阻变元件均位于MOS晶体管的上方，再将MOS晶体管、第一阻变元件及第二阻变元件共引出五个端口，利用该五个端口实现选中第一阻变元件或第二阻变元件，使得本实施例的1T2R结构的阻变存储单元，可在仅占用一个MOS晶体管面积的情况下实现至少两值(至少两个信息)的存储，而且还具有结构简单便于实现的优点。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1是实施例一提供的阻变存储单元的器件原理图；
图2为实施例一提供的阻变存储单元的时序控制示意图；
图3为实施例一提供的阻变存储单元的结构示意图；
图4为实施例二提供的阻变存储单元的时序控制示意图；
图5为实施例三提供的存储阵列的示意图。
附图中：
10-衬底；20-MOS晶体管；21-栅极；22-MOS晶体管的第一端；23-MOS晶体管的第二端；30-第一阻变元件；31-第一阻变元件的上极板；32-第一阻变元件的下极板；33-第一阻变元件的阻变层；40-第二阻变元件；41-第二阻变元件的上极板；42-第二阻变元件的下极板；43-第二阻变元件的阻变层；WL-字线；BL1-第一位线；BL2-第二位线；SL1-第一源线；SL2-第二源线。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本发明中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
实施例一
图1是本实施例提供的阻变存储单元的器件原理图。
如图1所示，本实施例提供的阻变存储单元连接有字线WL、第一位线BL1、第二位线BL2、第一源线SL1及第二源线SL2。阻变存储单元包括：具有第一端和第二端的第一阻变元件30；具有第一端和第二端的第二阻变元件40；以及，具有栅极、第一端和第二端的MOS晶体管20。其中，MOS晶体管20为可双向导通的晶体管，第一阻变元件30及第二阻变元件40位于MOS晶体管20的上方，MOS晶体管20的栅极连接字线WL，MOS晶体管20的第一端连接第二源线SL2，MOS晶体管20的第二端连接第一源线SL1；第一阻变元件30的第一端连接第一位线BL1，第一阻变元件30的第二端连接第二源线SL2；第二阻变元件40的第一端连接第二位线BL2，第二阻变元件30的第二端连接第一源线SL1；阻变存储单元被配置为，第一阻变元件30及第二阻变元件40同时至多有一个被选中。
其中，MOS晶体管20可为任意合适的可双向导通的MOS晶体管20(场效应晶体管)，例如平面晶体管(planar transistor)、鳍式场效应晶体管(FinFET)或环绕栅极晶体管(GAA)。MOS晶体管20具有栅极、第一端及第二端。优选的，MOS晶体管20为源漏对称的晶体管，以使从MOS晶体管20的第一端导通和从MOS晶体管20的第二端导通具有相同或尽量相同的电学参数，以便于后续的时序控制。相较于垂直沟道结构，MOS晶体管可为水平沟道结构，以便于制造。
相对于1T1R结构，本实施例采用一个MOS晶体管20及位于MOS晶体管20上方的两个阻变元件构成1T2R结构，以实现在占用相同的衬底面积(版图面积)下使阻变存储阵列的存储密度实现倍增。第一阻变元件30及第二阻变元件40各具有第一端及第二端，可为基于合适任意原理的单极型阻变元件或双极型阻变元件。在一优选实施例中，第一阻变元件30及第二阻变元件40，可具有相同的结构及尽量相同的电学参数形成对称的结构，以便于后续的时序控制。
请继续参照图1，本实施例的阻变存储单元具有五个连接端，即字线WL、第一位线BL1、第二位线BL2、第一源线SL1及第二源线SL2，该五个连接端与1T2R结构的连接关系可为：MOS晶体管20的栅极连接字线WL，MOS晶体管20的第一端连接第二源线SL2，MOS晶体管20的第二端连接第一源线SL1；第一阻变元件30的第一端连接第一位线BL1，第一阻变元件30的第二端连接第二源线SL2；第二阻变元件40的第一端连接第二位线BL2，第二阻变元件40的第二端连接第一源线SL1。
MOS晶体管20的两端各串联一个阻变元件，但第一阻变元件30及第二阻变元件40同时至多有一个被选中，选中第一阻变元件30时阻变存储单元被配置为第一阻变元件30的存储状态，第二阻变元件40处于非选中状态(闲置状态)，选中第二阻变元件40时阻变存储单元被配置为第二阻变元件40的存储状态，第一阻变元件30处于非选中状态。具体的，可通过使第二位线BL2与第一源线SL1保持相同(或接近相同)电位，即第二阻变元件40的两端(第二位线BL2与第一源线SL1)保持相同电位而使第二阻变元件40处于闲置状态，第二源线SL2处于悬空状态以减小对第一阻变元件30的影响，由此即可按照1T1R的方式通过第一位线BL1及第一源线SL1对第一阻变元件30进行操作(控制或读取第一阻变元件30的存储状态)。同理，可通过使第一位线BL1与第二源线SL2保持相同电位，即第一阻变元件30的两端(第一位线BL1与第二源线SL2)保持相同电位而使第一阻变元件30处于闲置状态，第一源线SL1处于悬空状态以减小对第二阻变元件40的影响，由此即可按照1T1R的方式通过第二位线BL2及第二源线SL2对第二阻变元件40进行操作。由此，通过MOS晶体管20分别对第一阻变元件30及第二阻变元件40进行操作即可较为简便地实现两值存储。
优选的，第一阻变元件30及第二阻变元件40均可为双极型阻变元件，通过在双极型阻变元件的第一端(阳极端)施加高电平使双极性阻变元件初始化或设置，在第二端(阴极端)施加高电平使双极性阻变元件重置。
在此基础上，以MOS晶体管20为NMOS晶体管为例，如图2所示，AA区为选中第一阻变元件30的时序控制示意图，A1为初始化阶段(forming)，字线WL处于高电平，第二源线SL2处于悬空状态(未示出电平状态)，第二位线BL2和第一源线SL1处于低电平(例如接地)，第一位线BL1处于高电平(例如Vdd)；A2及A4为读取阶段(read)，字线WL处于高电平，第二源线SL2处于悬空状态，第二位线BL2和第一源线SL1处于低电平，第一位线BL1处于次高电平(例如Vdlin，略低于Vdd)；A3为重置阶段(reset)，字线WL处于高电平，第二源线SL2处于悬空状态，第二位线BL2和第一源线SL1处于高电平，第一位线BL1处于低高电平；A5为设置阶段(set)，字线WL处于高电平，第二源线SL2处于悬空状态，第二位线BL2和第一源线SL1处于低电平，第一位线BL1处于高电平。
请继续参照图2，BB区为选中第二阻变元件40的时序控制图，B1为初始化阶段，字线WL处于高电平，第一源线SL1处于悬空状态，第一位线BL1和第二源线SL2均处于低电平，第二位线BL2处于高电平；B2及B4为读取阶段，字线WL处于高电平，第一源线SL1处于悬空状态，第一位线BL1和第二源线SL2均处于低电平，第二位线BL2处于次高电平(例如Vdlin，读取电平)；B3为重置阶段，字线WL处于高电平，第一源线SL1处于悬空状态，第一位线BL1和第二源线SL2均处于高电平，第二位线BL2处于低电平；B5为设置阶段(set)，字线WL处于高电平，第一源线SL1处于悬空状态，第一位线BL1和第二源线SL2均处于低电平，第二位线BL2处于高电平。
请参照图3，第一阻变元件30及第二阻变元件40形成于MOS晶体管20上的互连结构中，并均可为MIM结构，即包括上极板、下极板以及位于上极板与下极板之间的阻变层，其中，第一阻变元件的上极板31用于连接第一位线BL1，第一阻变元件的下极板32用于连接第二源线SL2，第二阻变元件的上极板41用于连接第二位线BL2，第二阻变元件的下极板42用于连接第一源线SL1。不难理解，本实施例中的MOS晶体管20及采用MIM结构的第一阻变元件30及第二阻变元件40均完全基于CMOS工艺，也即是采用本实施例提供的阻变存储单元不仅可在与1T1R相同的版图面积下实现1T2R，提高存储容量，具有高存储密度的优势，而且还可采用成熟工艺(CMOS工艺)便于大规模量产。
实施例二
图4为实施例二提供的阻变存储单元的时序控制示意图。
本实施例提供的阻变存储单元具有和实施例一类似的结构及连接方式，但本实施例中的第一阻变元件和第二阻变元件具有差异化的电学参数(包括高阻态电阻或低阻态电阻中的至少一种以及阻变电压)。在一具体实施例中，第一阻变元件具有第一阻变电压及第一高阻态电阻，第二阻变元件具有第二阻变电压及第二高组态电阻，第一阻变元件的低阻态电阻可与第二阻变元件的低阻态电阻相同或接近(例如接近于0)。
请参照图4，以MOS晶体管为NMOS且第一阻变电压大于第二阻变电压为例，AA区为选中第一阻变元件的时序控制图，其中，第二源线SL2始终处于悬空状态，第二位线BL2与第一源线SL1始终保持同电位以使第二阻变单元处于非选中状态，从而利用第一阻变电压作为Vdd1通过第一位线BL1及第一源线SL1初始化(forming)、重置(reset)、设置(set)及读取第一阻变元件的存储信息。BB区为选中第二阻变元件的时序控制图，其中，第一源线SL1始终处于悬空状态，第一位线BL1与第二源线SL2始终保持同电位以使第一阻变单元处于非选中状态，从而利用第二阻变电压作为Vdd2通过第二位线BL2及第二源线SL2初始化(forming)、重置(reset)、设置(set)及读取第一阻变元件的存储信息。为便于对比，图4的AA区及BB区均未标识用于读取的相应次高电压。
在此需要特别说明的是，在选中第一阻变元件并读取(A2及A4)时，根据第一阻变元件的存储状态(第一高阻态电阻或第一低阻态电阻)在对应读取电压下，可从第一源线SL1获得相应为V11或V12的第一电压。同理，在选中第二阻变元件并读取(B2及B4)时，根据第二阻变元件的存储状态(第二高阻态电阻或第二低阻态电阻)在对应读取电压下，可从第二源线SL2获得相应为V21或V22的第二电压。不难理解，由于第一阻变元件和第二阻变元件的电学参数不同，可使所获得的第一电压和第二电压不同。
在上述基础上，还可将扫描第一阻变元件及以及扫描第二阻变元件视为一个大时钟，也即是将选中第一阻变元件的第一电压与选择第二阻变元件的第二电压进行组合运算的结果作为在大时钟下扫描阻变存储单元后的结果。通过包括V11和V12的第一电压与包括V21和V22的第二电压获得包括V11和V21、V11和V22、V12和V21、V12和V22四个组合，其具体的组合运算可例如为差分运算，由此即可利用MOS晶体管、第一阻变元件和第二阻变元件构成的阻变存储单元实现四值(四个数据)存储，可相较于实施例一进一步提高存储密度。
在一优选实施例中，还可使第一阻变元件的读取电压与第二阻变元件的读取电压相同或尽量相同(例如为Vdlin1)，以简化电路的电平设置，并有利于第一电压和第二电压的组合运算。
实施例三
图5为实施例三提供的存储阵列的结构示意图。
本实施例提供的存储阵列包括如上述呈阵列排布的多个阻变存储单元(实施例一或实施例二)。在该存储阵列中，以第i行j列的阻变存储单元(例如图4中的第一行第一列的阻变存储单元)为例，其包括沿行方向设置的一个字线WLi、两个沿列方向设置的位线BLj和BLj+1以及两个沿列方向设置的源线SLj和SLj+1。具体的，多个阻变存储单元按行列设置形成存储阵列，其中，位于第i行的多个阻变存储单元连接至按行方向延伸的字线WLi，位于第j列的多个阻变存储单元的第一位线连接至按列方向延伸的BLj，位于第j列的多个阻变存储单元的第二位线连接至按列方向延伸的BLj+1，位于第j列的多个阻变存储单元的第一源线连接至按列方向延伸的SLj，位于第j列的多个阻变存储单元的第二源线连接至按列方向延伸的SLj+1，i和j均为正整数。其控制方法可具体参照阻变存储单元，在此不做赘述。
综上所述，本发明提供的阻变存储单元及存储阵列，通过在可双向导通的MOS晶体管的第一端及第二端各设置一阻变元件，且第一阻变元件及第二阻变元件均位于MOS晶体管的上方，再将MOS晶体管、第一阻变元件及第二阻变元件共引出五个端口，利用该五个端口实现选中第一阻变元件或第二阻变元件，使得本实施例的1T2R结构的阻变存储单元，可在仅占用一个MOS晶体管面积的情况下实现至少两值(至少两个信息)的存储，而且还具有结构简单便于实现的优点。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种阻变存储单元，其特征在于，所述阻变存储单元连接有字线、第一位线、第二位线、第一源线及第二源线，所述阻变存储单元包括：
具有第一端和第二端的第一阻变元件；
具有第一端和第二端的第二阻变元件；以及，
具有栅极、第一端和第二端的MOS晶体管；
其中，所述MOS晶体管为可双向导通的晶体管，所述第一阻变元件及所述第二阻变元件位于所述MOS晶体管的上方，所述MOS晶体管的栅极连接所述字线，所述MOS晶体管的第一端连接所述第一源线，所述MOS晶体管的第二端连接所述第二源线；所述第一阻变元件的第一端连接所述第一位线，所述第一阻变元件的第二端连接所述第二源线；所述第二阻变元件的第一端连接所述第二位线，所述第二阻变元件的第二端连接所述第一源线；
所述阻变存储单元被配置为，所述第一阻变元件及所述第二阻变元件同时至多有一个被选中。
2.根据权利要求1所述的阻变存储单元，其特征在于，所述第二源线处于悬空状态，所述第二位线与所述第一源线具有相同电位，且所述字线处于开启状态以选中所述第一阻变元件。
3.根据权利要求2所述的阻变存储单元，其特征在于，选中所述第一阻变元件，所述阻变存储单元被配置为所述第一阻变元件的存储状态，利用所述第一位线及所述第一源线读取或控制所述第一阻变元件的存储状态。
4.根据权利要求1所述的阻变存储单元，其特征在于，所述第一源线处于悬空状态，所述第一位线与所述第二源线具有相同电位，且所述字线处于开启状态以选中所述第二阻变元件。
5.根据权利要求4所述的阻变存储单元，其特征在于，选中所述第二阻变元件，所述阻变存储单元被配置为所述第二阻变元件的存储状态，利用所述第二位线及所述第二源线读取或控制所述第二阻变元件的存储状态。
6.根据权利要求1所述的阻变存储单元，其特征在于，所述MOS晶体管具有对称的源漏结构。
7.根据权利要求1至6中任一项所述的阻变存储单元，其特征在于，所述第一阻变元件及所述第二阻变元件均为形成于所述MOS晶体管上的互连结构中的MIM结构，所述MIM结构包括上极板、阻变层及下极板，所述MIM结构的上极板作为所述第一阻变元件和所述第二阻变元件的第一端，所述MIM结构的下极板作为所述第一阻变元件和所述第二阻变元件的第二端。
8.根据权利要求7所述的阻变存储单元，其特征在于，所述第一阻变元件与所述第二阻变元件的电学参数相同，利用所述第一阻变元件及所述第二阻变元件的阻态信息实现两值存储。
9.根据权利要求7所述的阻变存储单元，其特征在于，所述第一阻变元件与所述第二阻变元件的电学参数不相同，利用所述第一阻变元件及所述第二阻变元件的阻态信息的组合实现四值存储。
10.一种存储阵列，其特征在于，包括如权利要求1至9任一项所述的阻变存储单元，多个所述阻变存储单元按行列设置形成存储阵列，其中，位于第i行的多个所述阻变存储单元连接至按行方向延伸的字线WLi，位于第j列的多个所述阻变存储单元的第一位线连接至按列方向延伸的BLj，位于第j列的多个所述阻变存储单元的第二位线连接至按列方向延伸的BLj+1，位于第j列的多个所述阻变存储单元的第一源线连接至按列方向延伸的SLj，位于第j列的多个所述阻变存储单元的第二源线连接至按列方向延伸的SLj+1，i和j均为正整数。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210771384.1A CN115148246A (zh) | 2022-06-30 | 2022-06-30 | 阻变存储单元及存储阵列 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210771384.1A CN115148246A (zh) | 2022-06-30 | 2022-06-30 | 阻变存储单元及存储阵列 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115148246A true CN115148246A (zh) | 2022-10-04 |
Family
ID=83411166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210771384.1A Pending CN115148246A (zh) | 2022-06-30 | 2022-06-30 | 阻变存储单元及存储阵列 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115148246A (zh) |
-
2022
- 2022-06-30 CN CN202210771384.1A patent/CN115148246A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7817466B2 (en) | Semiconductor array including a matrix of cells and a method of making a semiconductor array having a matrix of cells | |
| Chen et al. | Design tradeoffs of vertical RRAM-based 3-D cross-point array | |
| US20160189772A1 (en) | System and a method for designing a hybrid memory cell with memristor and complementary metal-oxide semiconductor | |
| JPH043463A (ja) | 半導体メモリセル | |
| US11527551B2 (en) | Memory cell arrangements and methods thereof | |
| US11393832B2 (en) | Memory cell arrangement | |
| US11502091B1 (en) | Thin film transistor deck selection in a memory device | |
| CN1945735B (zh) | 半导体存储装置及电子设备 | |
| US11393822B1 (en) | Thin film transistor deck selection in a memory device | |
| US20220375940A1 (en) | Thin film transistor deck selection in a memory device | |
| US11956970B2 (en) | Deck selection layouts in a memory device | |
| CN113517008A (zh) | 一种动态钳位存内计算电路、存储器以及电子设备 | |
| CN115376579A (zh) | 存储器装置中的薄膜晶体管层叠选择 | |
| CN111146236B (zh) | 一种阻变存储器单元及阵列结构 | |
| CN116686430A (zh) | 存储器设备及其存取方法以及制造方法 | |
| US11915746B2 (en) | Memory device with word line pulse recovery | |
| CN115148246A (zh) | 阻变存储单元及存储阵列 | |
| US20220190236A1 (en) | Semiconductor structure, memory cell and memory array | |
| CN102683346B (zh) | 动态随机存取存储器单元 | |
| WO2023185207A1 (zh) | 一种铁电存储阵列、铁电存储器以及其操作方法 | |
| CN115881186A (zh) | 一种三维存储器、制备方法及数据操作方法 | |
| WO2004047176A1 (ja) | 強誘電体メモリアレイ | |
| TW202336758A (zh) | 類神經網路系統、高密度內嵌式人工突觸元件及其操作方法 | |
| TW202336759A (zh) | 類神經網路系統、高效率內嵌式人工突觸元件及其操作方法 | |
| CN103123805B (zh) | 基于阻变栅介质的2t动态存储单元和阵列结构及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |