CN115145861B - 一种基于双环形总线的芯片互连通信装置及方法 - Google Patents

一种基于双环形总线的芯片互连通信装置及方法 Download PDF

Info

Publication number
CN115145861B
CN115145861B CN202210796286.3A CN202210796286A CN115145861B CN 115145861 B CN115145861 B CN 115145861B CN 202210796286 A CN202210796286 A CN 202210796286A CN 115145861 B CN115145861 B CN 115145861B
Authority
CN
China
Prior art keywords
data
chip
message
ring bus
buffer area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210796286.3A
Other languages
English (en)
Other versions
CN115145861A (zh
Inventor
王鹏超
郝沁汾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd
Wuxi Core Optical Interconnect Technology Research Institute Co ltd
Original Assignee
Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd
Wuxi Core Optical Interconnect Technology Research Institute Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd, Wuxi Core Optical Interconnect Technology Research Institute Co ltd filed Critical Core Optical Smart Network Integrated Circuit Design Wuxi Co ltd
Priority to CN202210796286.3A priority Critical patent/CN115145861B/zh
Publication of CN115145861A publication Critical patent/CN115145861A/zh
Application granted granted Critical
Publication of CN115145861B publication Critical patent/CN115145861B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17356—Indirect interconnection networks
    • G06F15/17368—Indirect interconnection networks non hierarchical topologies
    • G06F15/17381—Two dimensional, e.g. mesh, torus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Small-Scale Networks (AREA)

Abstract

本发明提出一种基于双环形总线的芯片互连通信装置及方法，涉及芯片互连通信的技术领域，解决了当前片上通信网络实现方法存在无法均衡协调芯片与连接有双环形总线的站点之间的传输速率，导致芯片间通信存在数据传输有误的问题，包括多个芯片和多个站点，多个站点间以具有特定传输速率的双环形总线连接，一个站点与一个芯片双向连接，芯片间的数据以报文的格式在站点和与站点连接的双环形总线之间进行传输，每一个站点内均设有用于调整数据传输速率的缓存区，缓存区读取或整合记录数据写入顺序的目录，将数据进行正常传输，本发明能够均衡协调芯片与连接有双通道环形总线的站点之间的传输速率，保证芯片间通信传输的及时性与稳定性。

Description

一种基于双环形总线的芯片互连通信装置及方法
技术领域
本发明涉及芯片互连通信的技术领域，特别涉及一种基于双环形总线的芯片互连通信装置及方法。
背景技术
集成电路产业既是电子信息产业的基础和改造传统产业的核心，也是推动战略性新兴产业不断发展的关键，随着集成电路的设计规模越来越大，集成电路的复杂度和成本也越来越高，伴随着工艺水平和小芯片技术的不断推进，芯片已经从电路集成真正走向了系统集成，集成电路设计进入了片上系统(System-on-Chip，SoC)时代，未来的片上系统SoC会由多个计算小芯片及I/O(Input/Output)小芯片组成，计算小芯片之间的通信会通过I/O小芯片来实现。
传统的通信系统总线在某一时刻只能被一个I/O小芯片占用，当多个计算单元同时要用总线传输时就要根据优先级排队使用，导致I/O小芯片的通信效率降低，从而影响片上系统SoC的性能，为解决上述问题，现有技术提出一种片上通信网络实现方法，该方法采用基于多个站点的双通道环形总线，每个站点内部提供两个通道，芯片之间的通信通过站点之间的双通道环形总线实现，即芯片-站点-双通道环形总线-站点-芯片，根据选择的发送方向将数据包发送出去，可以提高I/O小芯片的通信效率，但在发送包的过程中，芯片与连接有双通道环形总线的站点之间的传输速率存在差异，导致芯片-芯片间的通信存在通信延时。
发明内容
为解决当前片上通信网络实现方法存在无法均衡协调芯片与连接有双环形总线的站点之间的传输速率，导致芯片间通信存在数据传输有误的问题，本发明提出一种基于双环形总线的芯片互连通信装置及方法，能够均衡协调芯片与站点之间、站点与双通道环形总线之间的传输速率，保证芯片间通信传输的及时性与稳定性。
为了达到上述技术效果，本发明的技术方案如下：
一种基于双环形总线的芯片互连通信装置及方法，包括，多个芯片和多个站点，多个站点间以具有特定传输速率的双环形总线连接，一个站点与一个芯片双向连接，芯片间的数据以报文的格式在站点与双环形总线之间进行传输，每一个站点内均设有用于调整数据传输速率的缓存区，用于发送数据的芯片将数据传输至与该芯片双向连接的站点内的缓存区，缓存区通过读取或整合记录数据写入顺序的目录的方式将数据进行正常传输，该站点将数据转通过双环形总线传输至下一个站点，下一个站点的缓存区读取或整合记录数据写入顺序的目录，进一步读取到数据的传输速率，将当前数据的传输速率调整至用于接收数据的目标芯片的传输速率，将数据正常传输至目标芯片。
在本技术方案中，首先多个站点间以具有特定传输速率的双环形总线连接，且一个站点与一个芯片双向连接，芯片间的数据是基于站点和与站点连接的双环形总线，以报文的格式进行传输，每一个站点内均设有用于调整数据传输速率的缓存区，然后芯片间的数据进行传输时，任一芯片将发送的数据传输至与该芯片双向连接的站点内的缓存区，缓存区能够读取或整合记录数据写入顺序的目录，对当前芯片与站点间的传输速率进行调整，防止漏采数据，接着该站点将读取到的数据通过双环形总线转发至下一站点，即数据经过“站点-双环形总线-站点”的路径，下一个站点的缓存区进一步读取或整合记录数据写入顺序的目录，然后对当前数据的传输速率调整与接收数据的目标芯片的传输速率一致，防止在数据传输过程因二者传输速率不同而出现数据传输错误，使数据能够稳定传输至目标芯片，能够均衡协调芯片与站点之间、站点与双通道环形总线之间的传输速率，保证芯片间通信传输的及时性与稳定性。
优选地，所述报文包括目标芯片的地址、目标芯片内部模块地址、命令和数据，便于将芯片的完整数据信息传输至目标芯片。
优选地，所述双环形总线包括顺时针环形总线和逆时针环形总线。
在此，如果任一芯片在顺时针环形总线或逆时针环形总线上起着转发数据与发送数据的作用，就会出现该芯片发送数据时需等转发完数据才能发送数据，或者出现该芯片转发数据时需等发送完数据才能转发数据，导致数据传输陷入死循环，因此需要顺时针环形总线和逆时针环形总线，使得任一芯片在同时起着转发数据与发送数据的作用时，在顺时针环形总线进行转发数据的同时在逆时针环形总线进行发送数据，或在顺时针环形总线进行发送数据的同时在逆时针环形总线进行转发数据。
优选地，所述顺时针环形总线和逆时针环形总线分别设有若干条数据传输路径。
优选地，在数据传输过程中，站点根据报文中目标芯片的地址在双环形总线上选择特定的传输路径，用于发送数据的芯片与目标芯片在传输路径上互相发出握手信号，若用于发送数据的芯片与目标芯片互相发出的握手信号均为高电平，则二者握手成功并连接，进行数据传输；否则，二者未建立连接，不进行数据传输。
优选地，每一个站点还设有转发单元和地址比较器，地址比较器的输出端与缓存区的输入端连接，缓存区的输出端与转发单元的输入端双向连接，芯片将数据传输至与该芯片双向连接的站点内的缓存区，该站点内的缓存区将数据传输至转发单元，该转发单元的输出端分别与下一个站点内的转发单元的输入端和地址比较器的输入端连接，将数据分别传输至下一个站点内的转发单元和地址比较器，地址比较器对报文中目标芯片的地址进行比较，如果报文中目标芯片的地址与该地址比较器的站点连接的芯片的地址一致，二者地址匹配成功，该地址比较器将传输有效使能信号至缓存区，缓存区将报文中的数据传输至目标芯片；否则，该转发单元继续将数据转发至下一站点，直至当前站点内的地址比较器传输有效使能信号至缓存区，缓存区将报文中的数据传输至目标芯片。
优选地，所述多个站点封装于一个芯片内，使得该芯片起到协调用于发送数据的芯片和用于接收数据的目标芯片之间的数据传输。
优选地，在芯片将数据传输至与该芯片双向连接的站点内的缓存区的过程中，经缓存区调整后数据的传输速率需与双环形总线的特定传输速率保持一致。
优选地，所述方法基于权利要求1所述的装置实现，其特征在于，包括以下步骤：
S1.设定芯片间的数据为报文的格式；
S2.确认用于发送数据的芯片和用于接收数据的目标芯片，利用多个站点内的具有特定传输速率的双环形总线进行数据传输；
S3.基于报文中目标芯片的地址在双环形总线上选择特定的传输路径，
S4.用于发送报文的芯片与目标芯片在传输路径上互相发出握手信号，二者握手成功后建立连接；
S5.用于发送报文的芯片将报文传输至与该芯片双向连接的站点内的缓存区，缓存区通过读取记录报文写入顺序的目录的方式将报文进行正常传输，该站点将报文通过双环形总线转发至下一个站点；
S6.站点接收到报文，利用该站点的缓存区读取记录报文写入顺序的目录，将当前报文的传输速率调整至用于接收报文的目标芯片的传输速率，将报文正常传输至目标芯片。
优选地，在步骤S3中，选择传输路径需要避免若干条传输路径同时传输数据时在同一条环形总线上重复使用同一个站点。
在此，在同一条环形总线上重复使用同一个站点，则与该站点连接的芯片如果在同一条环形总线上同时起着转发数据与发送数据的作用时，就会出现该芯片发送数据时需等转发完数据才能发送数据，或者出现该芯片转发数据时需等发送完数据才能转发数据，导致数据传输陷入死循环，故选择传输路径需要避免若干条传输路径同时传输数据时在同一条环形总线上重复使用同一个站点，防止数据传输陷入死循环。
与现有技术相比，本发明技术方案的有益效果是：
本发明提出一种基于双环形总线的芯片互连通信装置及方法，芯片间的数据是基于站点和与站点连接的双环形总线，以报文的格式进行传输，任一芯片将发送的数据传输至与该芯片双向连接的站点内的缓存区，缓存区能够读取或整合记录数据写入顺序的目录，将数据进行正常传输，对当前芯片与站点间的传输速率进行调整，接着该站点将读取到的数据通过双环形总线转发至下一站点，即数据经过“站点-双环形总线-站点”的路径，下一个站点的缓存区进一步读取或整合记录数据写入顺序的目录，对当前数据的传输速率调整与接收数据的目标芯片的传输速率一致，防止在数据传输过程因二者传输速率不同而出现数据传输错误，使数据能够稳定传输至目标芯片，能够均衡协调芯片与站点之间、站点与双通道环形总线之间的传输速率，保证芯片间通信传输的正确性与稳定性。
附图说明
图1表示本发明实施例中1提出的一种基于双环形总线的芯片互连通信装置的结构图；
图2表示本发明实施例1中提出的目录图；
图3表示本发明实施例3中提出的站点的结构图；
图4表示本发明实施例4中提出的一种基于双环形总线的芯片互连通信方法的流程示意图；
1.第一芯片；2.第二芯片；3.第三芯片；4.第四芯片；5.第五芯片。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；
为了更好地说明本实施例，附图某些部位会有省略、放大或缩小，并不代表实际尺寸，“上”“下”等部位方向的描述非对本专利的限制；
对于本领域技术人员来说，附图中某些公知内容说明可能省略是可以理解的；
附图中描述位置关系的用于仅用于示例性说明，不能理解为对本专利的限制；
下面结合附图和实施例对本发明的技术方案做进一步的说明。
实施例1
如图1所示，一种基于双环形总线的芯片互连通信装置，包括：4个芯片和4个站点，4个站点间以具有特定传输速率的双环形总线连接，一个站点与一个芯片双向连接，芯片间的数据以报文的格式在站点和与站点连接的双环形总线之间进行传输，每一个站点内均设有用于调整数据传输速率的缓存区，即缓存区解决芯片和连接有双环形总线的站点之间数据传输速率的不同导致的数据传输有误的问题；用于发送数据的芯片将数据传输至与该芯片双向连接的站点内的缓存区，缓存区通过读取或整合记录数据写入顺序的目录的方式将数据进行正常传输，该站点将数据通过双环形总线转发至下一个站点，下一个站点的缓存区读取或整合记录数据写入顺序的目录，将当前数据的传输速率调整至用于接收数据的目标芯片的传输速率，将数据正常传输至目标芯片。
芯片间数据传输的过程即为数据的读写过程，芯片与站点之间和站点与双通道环形总线之间的传输速率存在差异，即数据的读写过程存在差异，此时会出现两种情况，其中一种情况为缓存区写数据快而读数据慢，在此情况下同步读出来的数据会有遗漏，需要在数据写入寄存器时，在报文前加入n bit位来记录数据写入的顺序，每写入一次数据目录自增一，目录记录写入的顺序，目录的顺序为寄存器的虚拟地址，在读数据时，会有数据遗漏，根据目录的值将整个目录补全，即可找到寄存器的虚拟地址，再根据虚拟地址将写入的数据完整读出来，参见图2，加入目录dat为0000、1001、2010、3011、4100，目录自增一读出来为0000、2010、4100，根据目录得出漏掉1xxx、3xxx，其中“1”和“3”为寄存器虚拟地址，再根据虚拟地址读出寄存器数据；另一种情况为缓存区读数据快而写数据慢，在此情况下会出现出现读空状态，但不会出现数据遗漏，此时目录中会出现重复值，对其进行逻辑整合处理，得到正常的目录顺序，即可找到寄存器的虚拟地址，再根据虚拟地址将写入的数据完整读出来；
在本实施例中，首先多个站点间以具有特定传输速率的双环形总线连接，且一个站点与一个芯片双向连接，芯片间的数据是基于站点和与站点连接的双环形总线，以报文的格式进行传输，每一个站点内均设均设有用于解决芯片和站点因为数据传输速率的不同导致的数据传输有误的缓存区，然后芯片间的数据进行传输时，任一芯片将发送的数据传输至与该芯片双向连接的站点内的缓存区，缓存区能够读取或整合记录数据写入顺序的目录，对当前芯片与站点间的传输速率进行调整，防止漏采数据，接着该站点将读取到的数据通过双环形总线转发至下一站点，即数据经过“站点-双环形总线-站点”的路径，下一个站点的缓存区进一步读取或整合记录数据写入顺序的目录，然后对当前数据的传输速率调整与接收数据的目标芯片的传输速率一致，使数据正常传输至目标芯片，防止在数据传输过程因二者传输速率不同而出现数据传输错误，使数据能够稳定传输至目标芯片，能够均衡协调芯片与站点之间、站点与双通道环形总线之间的传输速率，保证芯片间通信传输的及时性与稳定性。
实施例2
报文包括目标芯片的地址、目标芯片内部模块地址、命令和数据，便于将芯片的完整数据信息传输至目标芯片；参见图1，双环形总线包括顺时针环形总线和逆时针环形总线，如果任一芯片在顺时针环形总线或逆时针环形总线上起着转发数据与发送数据的作用，就会出现该芯片发送数据时需等转发完数据才能发送数据，或者出现该芯片转发数据时需等发送完数据才能转发数据，导致数据传输陷入死循环，因此需要顺时针环形总线和逆时针环形总线，使得任一芯片在同时起着转发数据与发送数据的作用时，在顺时针环形总线进行转发数据的同时在逆时针环形总线进行发送数据，或在顺时针环形总线进行发送数据的同时在逆时针环形总线进行转发数据；
参见图1，顺时针环形总线设有6条数据传输路径，具体如下：
第一芯片1向第二芯片2传输数据时，走顺时针环形总线；
第二芯片2向第三芯片3传输数据时，走顺时针环形总线；
第三芯片3向第四芯片4传输数据时，走顺时针环形总线；
第三芯片3向第四芯片1传输数据时，走顺时针环形总线；
第四芯片4向第一芯片1传输数据时，走顺时针环形总线；
第一芯片1向第三芯片3传输数据时，走顺时针环形总线；
第三芯片3向第一芯片1传输数据时，走顺时针环形总线；
逆时针环形总线设有6条数据传输路径，具体如下：
第一芯片1向第四芯片3传输数据时，走逆时针环形总线；
第四芯片4向第三芯片3传输数据时，走逆时针环形总线；
第三芯片3向第二芯片2传输数据时，走逆时针环形总线；
第二芯片2向第一芯片1传输数据时，走逆时针环形总线；
第二芯片2向第四芯片4传输数据时，走逆时针环形总线；
第四芯片4向第二芯片2传输数据时，走逆时针环形总线；
在数据传输过程中，站点根据报文中目标芯片的地址在双环形总线上选择特定的传输路径，用于发送数据的芯片与目标芯片在传输路径上互相发出握手信号，若用于发送数据的芯片与目标芯片互相发出的握手信号均为高电平，则二者握手成功并连接，进行数据传输；否则，二者未建立连接，不进行数据传输。
实施例3
参见图3，每一个站点还设有转发单元和地址比较器，地址比较器的输出端与缓存区的输入端连接，缓存区的输出端与转发单元的输入端双向连接；
参见图1及图3，芯片将数据传输至与该芯片双向连接的站点内的缓存区，该站点内的缓存区将数据传输至转发单元，该转发单元的输出端分别与下一个站点内的转发单元的输入端和地址比较器的输入端连接，将数据分别传输至下一个站点内的转发单元和地址比较器，地址比较器对报文中目标芯片的地址进行比较，如果报文中目标芯片的地址与该地址比较器的站点连接的芯片的地址一致，二者地址匹配成功，该地址比较器将传输有效使能信号至缓存区，缓存区将报文中的数据传输至目标芯片；否则，该转发单元继续将数据转发至下一站点，直至当前站点内的地址比较器传输有效使能信号至缓存区，缓存区将报文中的数据传输至目标芯片；4个站点封装于第五芯片5内；在芯片将数据传输至与该芯片双向连接的站点内的缓存区的过程中，经缓存区调整后数据的传输速率需与双环形总线的特定传输速率保持一致。
实施例4
参见图4，一种基于双环形总线的芯片互连通信方法，所述方法基于权利要求1所述的装置实现，包括以下步骤：
S1.设定芯片间的数据为报文的格式；
S2.确认用于发送数据的芯片和用于接收数据的目标芯片，利用多个站点内的具有特定传输速率的双环形总线进行数据传输；
S3.基于报文中目标芯片的地址在双环形总线上选择特定的传输路径，
S4.用于发送报文的芯片与目标芯片在传输路径上互相发出握手信号，二者握手成功后建立连接；
S5.用于发送报文的芯片将报文传输至与该芯片双向连接的站点内的缓存区，缓存区通过读取记录报文写入顺序的目录的方式将报文进行正常传输，该站点将报文通过双环形总线转发至下一个站点；
S6.站点接收到报文，利用该站点的缓存区读取记录报文写入顺序的目录，将当前报文的传输速率调整至用于接收报文的目标芯片的传输速率，将报文正常传输至目标芯片。
在步骤S3中，选择传输路径需要避免若干条传输路径同时传输数据时在同一条环形总线上重复使用同一个站点，参见图1及图4，在同一条环形总线上重复使用同一个站点，则与该站点连接的芯片如果在同一条环形总线上同时起着转发数据与发送数据的作用时，就会出现该芯片发送数据时需等转发完数据才能发送数据，或者出现该芯片转发数据时需等发送完数据才能转发数据，导致数据传输陷入死循环，故选择传输路径需要避免若干条传输路径同时传输数据时在同一条环形总线上重复使用同一个站点，防止数据传输陷入死循环。
显然，本发明的上述实施例仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同格式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (6)

1.一种基于双环形总线的芯片互连通信装置，其特征在于，包括：多个芯片和多个站点，多个站点间以具有特定传输速率的双环形总线连接，一个站点与一个芯片双向连接，芯片间的数据以报文的格式在站点和与站点连接的双环形总线之间进行传输，每一个站点内均设有用于调整数据传输速率的缓存区；用于发送数据的芯片将数据传输至与该芯片双向连接的站点内的缓存区，缓存区通过读取或整合记录数据写入顺序的目录的方式将数据进行正常传输，该站点将数据通过双环形总线传输至下一个站点，下一个站点的缓存区读取或整合记录数据写入顺序的目录，将当前数据的传输速率调整至用于接收数据的目标芯片的传输速率，将数据正常传输至目标芯片；
其中，芯片间数据传输的过程即为数据的读写过程，在芯片间数据传输的过程中出现两种情况，其中一种情况为缓存区写数据快而读数据慢，需要在报文前加入n bit位来记录数据写入的顺序，每写入一次数据目录自增一，目录记录写入的顺序，目录的顺序为寄存器的虚拟地址，根据目录的值将整个目录补全，即可找到寄存器的虚拟地址，再根据虚拟地址将写入的数据完整读出来；另一种情况为缓存区读数据快而写数据慢，目录中出现重复值，对其进行逻辑整合处理，得到正常的目录顺序，即可找到寄存器的虚拟地址，再根据虚拟地址将写入的数据完整读出来；
所述报文包括目标芯片的地址、目标芯片内部模块地址、命令和数据；在数据传输过程中，站点根据报文中目标芯片的地址在双环形总线上选择特定的传输路径，用于发送数据的芯片与目标芯片在传输路径上互相发出握手信号，若用于发送数据的芯片与目标芯片互相发出的握手信号均为高电平，则二者握手成功并连接，进行数据传输；否则，二者未建立连接，不进行数据传输；所述双环形总线包括顺时针环形总线和逆时针环形总线。
2.根据权利要求1所述的基于双环形总线的芯片互连通信装置，其特征在于，每一个站点还设有转发单元和地址比较器，地址比较器的输出端与缓存区的输入端连接，缓存区的输出端与转发单元的输入端双向连接；芯片将数据传输至与该芯片双向连接的站点内的缓存区，该站点内的缓存区将数据传输至转发单元，该转发单元的输出端分别与下一个站点内的转发单元的输入端和地址比较器的输入端连接，将数据分别传输至下一个站点内的转发单元和地址比较器，地址比较器对报文中目标芯片的地址进行比较，如果报文中目标芯片的地址与该地址比较器的站点连接的芯片的地址一致，二者地址匹配成功，该地址比较器将传输有效使能信号至缓存区，缓存区将报文中的数据传输至目标芯片；否则，该转发单元继续将数据转发至下一站点，直至当前站点内的地址比较器传输有效使能信号至缓存区，缓存区将报文中的数据传输至目标芯片。
3.根据权利要求1所述的基于双环形总线的芯片互连通信装置，其特征在于，所述多个站点封装于一个芯片内。
4.根据权利要求1-3任一项所述的基于双环形总线的芯片互连通信装置，其特征在于，在芯片将数据传输至与该芯片双向连接的站点内的缓存区的过程中，经缓存区调整后数据的传输速率需与双环形总线的特定传输速率保持一致。
5.一种基于双环形总线的芯片互连通信方法，所述方法基于权利要求1所述的装置实现，其特征在于，包括以下步骤：
S1.设定芯片间的数据为报文的格式；
S2.确认用于发送数据的芯片和用于接收数据的目标芯片，利用多个站点内的具有特定传输速率的双环形总线进行数据传输；
S3.基于报文中目标芯片的地址在双环形总线上选择特定的传输路径；
S4.用于发送报文的芯片与目标芯片在传输路径上互相发出握手信号，二者握手成功后建立连接；
S5.用于发送报文的芯片将报文传输至与该芯片双向连接的站点内的缓存区，缓存区通过读取记录报文写入顺序的目录的方式将报文进行正常传输，该站点将报文通过双环形总线转发至下一个站点；
S6.站点接收到报文，利用该站点的缓存区读取记录报文写入顺序的目录，将当前报文的传输速率调整至用于接收报文的目标芯片的传输速率，将报文正常传输至目标芯片。
6.根据权利要求5所述的基于双环形总线的芯片互连通信方法，其特征在于，在步骤S3中，选择传输路径需要避免若干条传输路径同时传输数据时在同一条环形总线上重复使用同一个站点。
CN202210796286.3A 2022-07-07 2022-07-07 一种基于双环形总线的芯片互连通信装置及方法 Active CN115145861B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210796286.3A CN115145861B (zh) 2022-07-07 2022-07-07 一种基于双环形总线的芯片互连通信装置及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210796286.3A CN115145861B (zh) 2022-07-07 2022-07-07 一种基于双环形总线的芯片互连通信装置及方法

Publications (2)

Publication Number Publication Date
CN115145861A CN115145861A (zh) 2022-10-04
CN115145861B true CN115145861B (zh) 2024-04-05

Family

ID=83411652

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210796286.3A Active CN115145861B (zh) 2022-07-07 2022-07-07 一种基于双环形总线的芯片互连通信装置及方法

Country Status (1)

Country Link
CN (1) CN115145861B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195351A (en) * 1978-01-27 1980-03-25 International Business Machines Corporation Loop configured data transmission system
US5187780A (en) * 1989-04-07 1993-02-16 Digital Equipment Corporation Dual-path computer interconnect system with zone manager for packet memory
US6252264B1 (en) * 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
CN1702858A (zh) * 2004-05-28 2005-11-30 英特尔公司 具有双向环路互连的多处理器芯片
CN103412834A (zh) * 2013-07-23 2013-11-27 中国科学院计算技术研究所 一种单soc芯片及单soc芯片多工作模式的复用方法
CN109739785A (zh) * 2018-09-20 2019-05-10 威盛电子股份有限公司 多核系统的内连线结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195351A (en) * 1978-01-27 1980-03-25 International Business Machines Corporation Loop configured data transmission system
US5187780A (en) * 1989-04-07 1993-02-16 Digital Equipment Corporation Dual-path computer interconnect system with zone manager for packet memory
US6252264B1 (en) * 1999-07-30 2001-06-26 International Business Machines Corporation Integrated circuit chip with features that facilitate a multi-chip module having a number of the chips
CN1702858A (zh) * 2004-05-28 2005-11-30 英特尔公司 具有双向环路互连的多处理器芯片
CN103412834A (zh) * 2013-07-23 2013-11-27 中国科学院计算技术研究所 一种单soc芯片及单soc芯片多工作模式的复用方法
CN109739785A (zh) * 2018-09-20 2019-05-10 威盛电子股份有限公司 多核系统的内连线结构

Also Published As

Publication number Publication date
CN115145861A (zh) 2022-10-04

Similar Documents

Publication Publication Date Title
CN100511192C (zh) 用于具有位通道故障在线恢复的存储信道的方法、装置和系统
CN100538682C (zh) 存储设备、存储系统和操作存储设备和存储系统的方法
JP2700843B2 (ja) 多重通信制御装置
US7649795B2 (en) Memory with flexible serial interfaces and method for accessing memory thereof
CN100440188C (zh) 用于区分状态信息与读数据的存储设备、系统和方法
CN107202977A (zh) 一种基于vpx平台的综合处理系统及软件设计方法
US20090262667A1 (en) System and method for enabling topology mapping and communication between devices in a network
JPH04328936A (ja) 通信システム
CN101304362A (zh) 重传缓冲装置及传输数据的方法
CN115145861B (zh) 一种基于双环形总线的芯片互连通信装置及方法
CN115956355A (zh) 通信设备、通信系统和通信方法
US6192409B1 (en) X.25 network connection for X.25 protocol communication used in a full electronic switching system
JPS5979655A (ja) デ−タ伝送システム
JPS59114941A (ja) プログラマブルコントロ−ラ
EP3671720B1 (en) Real-time on-chip data transfer system
JPH04108242A (ja) 通信制御装置のデータ転送方式
JPH0218623B2 (zh)
JP2000286855A (ja) 通信システム及び通信機器
US7920433B2 (en) Method and apparatus for storage device with a logic unit and method for manufacturing same
KR101205740B1 (ko) Ｍｏｓｔ 네트워크 장치 및 이를 적용한 ｍｏｓｔ 네트워크
JPH0234501B2 (zh)
JPH069036B2 (ja) 入出力制御装置
JPH064422A (ja) 入出力制御装置
CN117349208A (zh) 基于菊花链帧结构的隔离式串行接口双向通信方法、系统、介质及主控器
CN115086192A (zh) 一种数据处理方法、装置、系统及监控卡

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20221226

Address after: Room 802, Building A, Yankuang Xinda Building, Anzhen Street, Xishan District, Wuxi City, Jiangsu Province 214000

Applicant after: Wuxi Core Optical Interconnect Technology Research Institute Co.,Ltd.

Applicant after: Core Optical Smart Network Integrated Circuit Design (Wuxi) Co.,Ltd.

Address before: Room 802, Building A, Yankuang Xinda Building, Anzhen Street, Xishan District, Wuxi City, Jiangsu Province 214000

Applicant before: Wuxi Core Optical Interconnect Technology Research Institute Co.,Ltd.

GR01 Patent grant
GR01 Patent grant