CN115117110A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

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CN115117110A CN202110675281.0A CN202110675281A CN115117110A CN 115117110 A CN115117110 A CN 115117110A CN 202110675281 A CN202110675281 A CN 202110675281A CN 115117110 A CN115117110 A CN 115117110A
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星野健
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Abstract

本发明的实施方式提供能够谋求电特性的提高的半导体存储装置及半导体存储装置的制造方法。本实施方式的半导体存储装置具有第1布线、第2布线、第1存储层和第1绝缘膜。上述第1绝缘膜沿着上述第2布线的一部分表面及上述第1存储层的表面而设置。上述第1绝缘膜由Si、N及O形成。在上述第3方向上，将上述第1存储层的上述第2布线侧的端面的位置设定为第1位置。将上述第2布线的与上述第1存储层相反侧的端面的位置设定为第2位置。上述第1位置处的上述第1绝缘膜的N与O的原子比(N/O)为1.0以上。上述第2位置处的上述第1绝缘膜的N与O的原子比(N/O)低于1.0。

Description

半导体存储装置及半导体存储装置的制造方法
关联申请
本申请享有以日本专利申请2021-044482号(申请日：2021年3月18日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置及半导体存储装置的制造方法。
背景技术
已知有使用了相变存储器(Phase-Change Memory：PCM)的具有交叉点结构的半导体存储装置。
发明内容
本发明所要解决的课题是提供能够谋求电特性的提高的半导体存储装置及半导体存储装置的制造方法。
本实施方式的半导体存储装置具有第1布线、第2布线、第1存储层和第1绝缘膜。上述第1布线沿第1方向延伸。上述第2布线沿与上述第1方向交叉的第2方向延伸，在与上述第1方向及上述第2方向交叉的第3方向上设置于与上述第1布线不同的位置处。上述第1存储层在上述第3方向上设置于上述第1布线与上述第2布线之间。上述第1绝缘膜沿着上述第2布线的一部分表面及上述第1存储层的表面而设置。上述第1绝缘膜由Si、N及O形成。在上述第3方向上，将上述第1存储层的上述第2布线侧的端面的位置设定为第1位置。将上述第2布线的与上述第1存储层相反侧的端面的位置设定为第2位置。上述第1位置处的上述第1绝缘膜的N与O的原子比(N/O)为1.0以上。上述第2位置处的上述第1绝缘膜的N与O的原子比(N/O)低于1.0。
附图说明
图1是表示第1实施方式的半导体存储装置的概略立体图。
图2是表示第1实施方式的存储器单元的立体图。
图3是沿着图2中所示的存储器单元的A-A′线的剖面图。
图4是沿着图2中所示的存储器单元的B-B′线的剖面图。
图5是表示第1实施方式的存储器单元内的位置与EDX的测定结果的关系的图。
图6是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图7是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图8是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图9是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图10是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图11是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图12是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图13是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图14是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图15是表示第1实施方式的多个存储器单元的制造工序的一个例子的剖面图。
图16是表示第2实施方式的存储器单元的立体图。
图17是沿着图16中所示的存储器单元的A-A’线的剖面图。
图18是沿着图16中所示的存储器单元的B-B’线的剖面图。
图19是表示第3实施方式的存储器单元的立体图。
图20是沿着图19中所示的存储器单元的A-A’线的剖面图。
图21是沿着图19中所示的存储器单元的B-B’线的剖面图。
图22是表示第4实施方式的多个存储器单元的剖面图。
符号的说明
1 半导体存储装置、
11 硅基板、
12 层间绝缘层、
20 第1导电层、
30 存储层、
40 第2导电层、
50 选择器层、
60 第3导电层、
70 衬垫膜、
72 N区域、
73 O区域、
74 边界、
WL 字线、
BL 位线、
MC 存储器单元、
G1 第1位置、
G2 第2位置、
G3 第3位置、
G4 第4位置
具体实施方式
以下，对实施方式的半导体存储装置参照附图进行说明。在以下的说明中，对具有彼此相同或类似的功能的构成标注同一符号。对于具有彼此相同或类似的功能的构成，有时不进行重复说明。另外，本说明书中记载的“平行”、“正交”、“同一”及“同等”分别包含“大致平行”、“大致正交”、“大致同一”及“大致同等”的情况。
本说明书中记载的“连接”并不限定于物理连接的情况，包含被电连接的情况。即，所谓“连接”并不限定于2个构件直接相接触的情况，包括在2个构件之间夹持别的构件的情况。本说明书中记载的“相接触”是指直接相接触。本说明书中记载的“重叠”、“面向”及“相邻”并不限定于2个构件彼此直接相对、或相接触，包括在2个构件之间存在与这两个构件不同的构件的情况。所谓“XX上”是指XX的上方(above)，也包括不与XX相接触的情况。
(第1实施方式)
以下，使用附图对第1实施方式的半导体存储装置1的构成进行说明。图1是表示半导体存储装置1的概略立体图。在以下的说明中，X方向(第2方向)为与硅基板11的表面11a平行的方向，为字线WL延伸的方向。Y方向(第1方向)为与硅基板11的表面11a平行的方向，为与X方向交叉的方向，为位线BL延伸的方向。例如，Y方向与X方向大致正交。Z方向(第3方向)为硅基板11的厚度方向，为与X方向及Y方向交叉的方向。例如，Z方向与X方向及Y方向大致正交。在Z方向上朝下的方向是指沿着Z方向朝向硅基板11的方向。在Z方向上朝上的方向是指沿着Z方向与朝向硅基板11的方向相反的方向。其中，本说明书中所谓的“上”及“下”是为了便于说明的表述，并不规定重力方向。
(半导体存储装置1)
半导体存储装置1例如为使用了相变存储器(Phase-Change Memory：PCM)的所谓交叉点型的半导体存储装置。半导体存储装置1例如具备硅基板11、层间绝缘层12、多个字线WL、多个位线BL和多个存储器单元MC。
在硅基板11的表面11a，形成有驱动半导体存储装置1的驱动电路(未图示)。层间绝缘层12形成于硅基板11的表面11a上，并且覆盖驱动电路。层间绝缘层12例如由硅氧化物(SiO2)等形成。
多个位线BL各自以沿着Y方向的带状形成，沿Y方向(第1方向)延伸。多个位线BL在X方向(第2方向)及Z方向(第3方向)上空开间隔而排列。多个位线BL在与X方向及Y方向交叉的Z方向上设置于与字线WL不同的位置处。沿X方向排列的多个位线BL处于Z方向的同一位置，构成一个位线层25。位线BL由例如钨(W)等形成。位线BL为“第1布线”的一个例子。
多个字线WL各自以沿着X方向的带状形成，沿X方向延伸。多个字线WL在Y方向及Z方向上空开间隔而排列。若详细叙述，则在Y方向上排列的多个字线WL在Z方向上处于同一位置，构成一个字线层27。即，字线(第2布线)WL沿与第1方向交叉的第2方向延伸，在与第1方向及第2方向交叉的第3方向上设置于与位线(第1布线)BL不同的位置。多个字线层27在Z方向上空开间隔而排列。字线WL例如由钨(W)等形成。字线WL为“第2布线”的一个例子。但是，也可以位线BL符合“第2布线”的一个例子，字线WL符合“第1布线”的一个例子。与作为第2布线的字线在Y方向上相邻的字线WL为“第3布线”的一个例子。
位线层25设置于在Z方向上相邻的2个字线层27之间，相对于它们2个字线层27在Z方向上空开间隔。多个字线层27与多个位线层25在Z方向上1层1层地交替配置。
各字线WL的Y方向的宽度及各位线BL的X方向的宽度与半导体存储装置1的最小加工尺寸(minimum feature size)F同等。在各字线层27中相邻的多个字线WL之间、各位线层25中相邻的多个位线BL之间，夹持层间绝缘膜38(参照图3)。
在从Z方向观察的情况下，字线WL及位线BL彼此交叉而配置。在从Z方向观察的情况下，字线WL及位线BL例如彼此正交。在从Z方向观察的情况下，在字线WL与位线BL重叠的重叠部分CP，设置有存储器单元MC。存储器单元MC在Z方向上介于重叠部分CP的字线WL与位线BL之间。即，多个存储器单元MC通过设置于多个重叠部分CP，在X方向、Y方向及Z方向上彼此空开间隔而以三维矩阵状排列。
图2是表示存储器单元MC的立体图。如图2中所示的那样，存储器单元MC由将Z方向设定为长度方向的大致角柱状的支柱31构成。支柱31的一个端面31a在重叠部分CP的整体中与位线BL相接触。支柱31的另一个端面31b在重叠部分CP的整体中与字线WL相接触。需要说明的是，在X方向及Y方向上相邻的存储器单元MC之间，设置有层间绝缘膜38(参照图3)。另外，后述的衬垫膜70(参照图3)将存储器单元MC的周围、字线WL的一部分及位线BL的一部分覆盖。
对于存储器单元MC使用图3及图4进行说明。图3是沿着图2中所示的存储器单元MC的A-A’线的剖面图。另外，图4是沿着图2中所示的存储器单元MC的B-B’线的剖面图。存储器单元MC例如具有第1导电层20、存储层30、第2导电层40、选择器层50、第3导电层60。存储器单元MC被衬垫膜70覆盖，此外在存储器单元MC之间设置有层间绝缘膜38。需要说明的是，将一个存储器单元设定为第1存储器单元MC，将在Y方向上介由层间绝缘膜38而邻接的存储器单元设定为第2存储器单元MCy，将在X方向介由层间绝缘膜38而邻接的存储器单元设定为第3存储器单元MCx。
层间绝缘膜38在Y方向上设置于覆盖第1存储器单元MC的衬垫膜70与覆盖第2存储器单元MCy的衬垫膜70之间。另外，层间绝缘膜38在X方向上设置于覆盖第1存储器单元MC的衬垫膜70与覆盖第3存储器单元MCx的衬垫膜70之间。层间绝缘膜38也可以在Y方向及X方向的宽度中比衬垫膜70厚。另外，在第1存储器单元MC与第2存储器单元MCy之间，覆盖第1存储器单元MC的衬垫膜70的Y方向的宽度、层间绝缘膜38的Y方向的宽度与覆盖第2存储器单元MCy的衬垫膜70的Y方向的宽度之和与第1存储器单元MC的Y方向的宽度相等。在Z方向上，在从与层间绝缘层12相接触的衬垫膜70的表面的位置或与字线WL的上表面相接触的衬垫膜的表面至位线BL的上表面(位线BL的与第1导电层20相反侧的端面)的位置为止之间设置层间绝缘膜38。在层间绝缘膜38与层间绝缘层12之间，存在衬垫膜70。
第1导电层20在Z方向上设置于字线WL与位线BL之间。第1导电层20在Z方向上介于存储层30与位线BL之间。第1导电层20相对于存储层30作为电极具有功能。另外，第1导电层20具有抑制存储层30与位线BL合金化的功能。第1导电层20例如可以为碳(C)、或氮化碳(CN)等，也可以为钨(W)等，也可以为注入有磷(P)等N型的杂质的多晶硅等，也可以为碳化钨(WC)、碳氮化钨(WCN)或硅化碳氮化钨(WCNSi)等其他的导电层。Z方向上的第1导电层20的厚度(例如最大厚度)例如比Z方向上的存储层30的厚度(例如最大厚度)薄。
存储层30通过构成存储层30的材料的状态变化等而存储信息。存储层30例如由PCM形成。在存储层30由PCM形成的情况下，例如由被称为GST的锗(Ge)、锑(Sb)、碲(Te)的硫族化物合金形成。Ge与Sb与Te的组成比例如为2：2：5。存储层30通过比熔融温度低且比晶体化温度高的温度的加热和缓慢的冷却而变成晶体状态，成为低电阻状态。存储层30通过熔融温度以上的加热和急速的冷却而变成无定型状态，成为高电阻状态。Z方向上的存储层30的厚度(例如最大厚度)例如比选择器层50的厚度(例如最大厚度)大，例如比Z方向上的字线WL的厚度小。需要说明的是，第1存储器单元MC中的存储层30为“第1存储层”的一个例子。第2存储器单元MCy中的存储层30为“第3存储层”的一个例子。
即，若施加于存储层30的电压达到规定值，则存储层30的内部的载流子增倍，存储层30的电阻急剧地降低。如果对存储层30施加规定值以上的电压，则大电流流动，产生焦耳热，存储层30的温度上升。如果控制所施加的电压，存储层30的温度被保持于晶体化温度区域中，则存储层30转变成多晶状态，存储层30的电阻下降。如果存储层30成为多晶状态，则即使所施加的电压变成零，也保持多晶状态，存储层30的电阻保持低的状态。若对低电阻状态的存储层30施加高电压而大电流流动，存储层30的温度超过硫族化物合金等的熔点，则存储层30的硫族化物合金熔融。如果所施加的电压急剧地下降，则存储层30被急剧地冷却，存储层30的电阻保持高的状态。
存储层30是维持上述的低电阻状态或高电阻状态的层。存储层30通过被施加电压或供给电流，可采取至少互不相同的2个电阻值作为室温下双稳定状态。通过写入及读出这些2个稳定的电阻值，能够实现至少2值的存储器动作。在使存储层30进行2值的存储器动作的情况下，例如使存储层30的置位状态对应于1，使复位状态对应于0。
第2导电层40被设置于存储层30与选择器层50之间。第2导电层40具有抑制存储层30与选择器层50合金化的功能及将存储层30与选择器层50电连接的功能。第2导电层40例如为碳(C)、氮化碳(CN)等，也可以为钨(W)等，也可以为注入有磷(P)等N型的杂质的多晶硅等，也可以为碳化钨(WC)、碳氮化钨(WCN)或硅化碳氮化钨(WCNSi)等其他的导电层。Z方向上的第2导电层40的厚度(例如最大厚度)例如比Z方向上的存储层30的厚度(例如最大厚度)薄。
选择器层50是作为存储器单元MC的选择元件发挥功能的膜。选择器层50被设置于存储层30与字线(第2布线)WL之间。选择器层50例如也可以为2端子间开关元件。在施加于2端子间的电压为阈值以下的情况下，该开关元件为“高电阻”状态、例如电非导通状态。在施加于2端子间的电压为阈值以上的情况下，开关元件变化为“低电阻”状态、例如电导通状态。开关元件无论电压为哪种极性都可以具有该功能。在该开关元件中包含选自由碲(Te)、硒(Se)及硫(S)构成的组中的至少1种以上的硫族元素。该开关元件也可以包含含有上述硫族元素的化合物即硫族化物。该开关元件除了包含上述元素以外，还可以包含选自由硼(B)、铝(Al)、镓(Ga)、铟(In)、碳(C)、硅(Si)、锗(Ge)、锡(Sn)、砷(As)、磷(P)、锑(Sb)构成的组中的至少1种以上的元素。Z方向上的第2导电层40的厚度(例如最大厚度)例如比Z方向上的存储层30的厚度(例如最大厚度)薄。
第3导电层60被设置于选择器层50与字线WL之间。第3导电层60具有将选择器层50与字线WL电连接的功能。第3导电层60例如可以为碳(C)、氮化碳(CN)等，也可以为钨(W)等，也可以为注入有磷(P)等N型的杂质的多晶硅等，也可以为碳化钨(WC)、碳氮化钨(WCN)或硅化碳氮化钨(WCNSi)等其他的导电层。Z方向上的第3导电层60的厚度(例如最大厚度)例如比Z方向上的存储层30的厚度(例如最大厚度)薄。
衬垫膜70(第1绝缘膜)为将存储器单元MC、字线WL的一部分及位线BL的一部分覆盖的绝缘膜。衬垫膜70如图3及图4中所示的那样将第1导电层20、存储层30、第2导电层40、选择器层50及第3导电层60的周围(X方向及Y方向的周面)覆盖。即，衬垫膜70将存储器单元MC覆盖。另外，衬垫膜70将字线WL的一部分、位线BL的一部分覆盖。具体而言，在图3及图4中，在第3方向上，将靠近位线BL的方向设定为上，将靠近层间绝缘层12的方向设定为下时，衬垫膜70将字线WL及位线BL的上表面及侧面的区域中的未形成有存储器单元MC的区域覆盖。如图3中所示的那样，Y方向上的衬垫膜70的厚度(例如最大厚度)例如为3nm～5nm。
在覆盖第1存储器单元MC的衬垫膜70与覆盖第2存储器单元MCy的衬垫膜70之间，设置层间绝缘层38。Y方向上的与第1存储器单元MC相接触的衬垫膜70的厚度比Y方向上的层间绝缘膜38的厚度薄。另外，X方向上的与第1存储器单元MC相接触的衬垫膜70的厚度比X方向上的层间绝缘膜38的厚度薄。衬垫膜70的厚度恒定，沿着第一存储器单元MC，在Z方向上延伸。衬垫膜70的一部分沿着在第1存储器单元MC与第2存储器单元MCy之间露出的层间绝缘层12的表面而设置。
衬垫膜70为由Si、O及N构成的SiON膜。衬垫膜70在第3方向上具有N区域72和O区域73及边界74(N含量与O含量相等的边界)。在N区域72中，N与O的原子比(N/O)为1.0以上。即，边界74包含于N区域72中。在O区域73中，N与O的原子比(N/O)低于1.0。在第1实施方式中，边界74在第3方向上位于第2导电层40的位线BL侧的端面与第2导电层40的字线WL侧的端面之间。
图5中示出第1实施方式的存储器单元的位置与能量色散型X线分析的结果的关系。图5中的上部的示意图表示存储器单元的位置关系，图5中的下部的图表表示在存储器单元MC中的以虚线表示的方向上进行能量色散型X线分析而得到的结果。在图5中的下部的图表中纵轴表示将单位设定为原子％时的O及N的比率，横轴表示深度。
在第1实施方式中，如图5中所示的那样，在Z方向(第3方向)上，将存储层30的字线WL侧(下侧)的端面中的位置设定为第1位置G1时，第1位置G1处的衬垫膜70的N与O的原子比(N/O)为1.0以上。第1位置G1处的衬垫膜70的N与O的原子比(N/O)也可以为1.5以上。第1位置处的衬垫膜70的N与O的原子比(N/O)也可以为7/3以上。需要说明的是，第1位置G1在第1实施方式中成为存储层30与第2导电层40的界面的位置。
在Z方向上，在将存储层30的位线(第1布线)BL侧的端面(上侧的端面)中的位置设定为第3位置G3时，在Z方向上从第1位置G1至第3位置G3为止的范围内，衬垫膜70的N与O的原子比(N/O)例如为1.0以上。需要说明的是，第3位置G3在第1实施方式中成为第1导电层20与存储层30的界面的位置。
在第1实施方式中，在Z方向上，在将字线(第2布线)WL的与选择器层50相反侧的端面(下侧的端面)的位置设定为第2位置G2时，第2位置G2处的衬垫膜70的N与O的原子比(N/O)低于1.0。第2位置G2处的衬垫膜70的N与O的原子比(N/O)也可以为0.5以下。需要说明的是，第2位置G2在第1实施方式中成为层间绝缘层12与字线WL的界面的位置。
在将第1方向上的衬垫膜70的最小厚度设定为第1距离时，在Z方向上，将从第2位置G2朝向位线BL相距第1距离的位置设定为第4位置G4。在Z方向上从第2位置G2至第4位置G4为止的范围内，衬垫膜70的N与O的原子比(N/O)例如低于1.0。在Z方向上从第2位置G2朝向位线BL，在第1距离的范围内(G2～G4的范围)，衬垫膜70的N与O的原子比(N/O)也可以为0.5以下。
在Z方向上，在从第2位置G2至选择器层50的位线BL侧端面的位置为止的范围内，例如衬垫膜70的N与O的原子比(N/O)例如低于1.0。
衬垫膜70中的Si、N及O的各原子的含量(原子％)可以通过附属于透射型电子显微镜(TEM)的能量色散型X线分光(EDX)来测定。由各元素的含量(原子％)，可以求出上述的原子比。
(半导体存储装置的制造方法)
对半导体存储装置1的制造方法进行说明。图6表示存储器单元MC的制造工序的一个例子，是用于形成字线WL及支柱31的层叠体的剖面图。从图6至图15的各图中的上部是沿着X方向观察时的各制造工序中的构成部件的剖面图。从图6至图15的各图中的下部是沿着Y方向观察时的各制造工序中的构成部件的剖面图。
如图6中所示的那样，将沿X方向及Y方向延伸的层间绝缘层12、第2布线用膜WL1、第3导电膜61、选择器层形成膜51、第2导电膜41、存储层形成膜31、第1导电膜21沿Z方向层叠。第2布线用膜WL1例如为钨(W)。层间绝缘层12例如由SiO2形成。这里，虽然未图示，但层间绝缘层12形成于硅基板11上。
图7表示存储器单元MC的制造工序的一个例子，是表示槽形成工序的剖面图。例如通过图案化，如图7中所示的那样，在Y方向上空开规定的间隔而形成多个槽Gr。多个槽Gr沿X方向延伸，在Z方向上将第2布线用膜WL1、第3导电膜61、选择器层形成膜51、第2导电膜41、存储层形成膜31及第1导电膜21贯通。字线WL、第3导电膜61、选择器层形成膜51、第2导电膜41、存储层形成膜31及第1导电膜21在Y方向上空开间隔被截断成多个。
图8表示存储器单元MC的制造工序的一个例子，是表示SiO膜形成工序的剖面图。例如通过等离子体增强ALD(Plasma-Enhanced Atomic Layer Deposition)法、或CVD(Chemical Vapor Deposition，化学气相沉积)法，如图8中所示的那样，在从Z方向观察而露出的第1导电膜21、存储层形成膜31、第2导电膜41、选择器层形成膜51、第3导电膜61、字线WL上以规定的厚度形成硅氧化膜(SiO膜)75。
图9表示存储器单元MC的制造工序的一个例子，是表示氮化处理工序的剖面图。例如通过等离子体氮化处理，如图9中所示的那样，通过将硅氧化膜(SiO膜)75的一部分氮化而形成N区域72。具体而言，在SiO膜75中，将覆盖字线WL的一部分侧面的部分设定为第1部分，将覆盖存储层30的侧面的部分设定为第2部分时，按照与第1部分相比在第2部分中包含更多的氮的方式对第2部分供给氮。在形成氮化处理工序中，通过调整压力、偏压条件、处理时间，能够将与第1导电层20及存储层30相接触的SiO膜选择性氮化。
图10表示存储器单元MC的制造工序的一个例子，是表示层间绝缘膜形成工序的剖面图。例如通过ALD法或CVD法，如图10中所示的那样，按照将支柱92的整体填埋的方式层叠层间绝缘膜38。层间绝缘膜38例如由SiO2形成。此时，层间绝缘膜38的Z方向的大小大于支柱92的Z方向的大小。
图11表示存储器单元MC的制造工序的一个例子，是表示层间绝缘膜部分除去工序的剖面图。例如通过CMP(Chemical Mechanical Polishing，化学机械抛光)，如图11中所示的那样，直至第1导电膜21开始露出为止，将层间绝缘膜38在Z方向上朝向层间绝缘层12一边研磨一边除去。通过这样的层间绝缘层膜部分除去工序，在Y方向上与字线WL重叠的位置处空开间隔而形成多个支柱31，层间绝缘膜38在Y方向上介于相邻的字线WL及支柱31之间。在Z方向上与字线WL相反侧的层间绝缘膜38及第1导电膜21的端面彼此在同一面上一致，彼此平滑。
图12表示存储器单元MC的制造工序的一个例子，是表示用于形成位线BL的第1布线用膜形成工序的剖面图。例如通过PVD(Physical Vapor Deposition，物理气相沉积)法或CVD法，如图12中所示的那样，在从Z方向上观察而露出的层间绝缘膜38、第1导电膜21的端面层叠第1布线用膜BL1。第1布线用膜BL1例如为钨(W)。
图13表示存储器单元MC的制造工序的一个例子，是表示位线形成工序的剖面图。例如通过图案化，如图13中所示的那样，在X方向上空开规定的间隔，沿Z方向形成多个贯通第3导电膜61、选择器层形成膜51、第2导电膜41、存储层形成膜31、第1导电膜21及第1布线用膜BL1的槽Gr2。由此，形成第1导电层20、存储层30、第2导电层40、选择器层50、第3导电层60。通过这样的位线形成工序，位线BL在X方向上空开规定的间隔而形成多个。
图14表示存储器单元MC的制造工序的一个例子，是表示第二SiO膜形成工序的剖面图。例如通过等离子体增强ALD(Plasma-Enhanced Atomic Layer Deposition)法、或CVD(Chemical Vapor Deposition，化学气相沉积)法，如图14中所示的那样，在从Z方向观察而露出的位线BL、第1导电层20、存储层30、第2导电层40、选择器层50、第3导电层60、字线WL上以规定的厚度形成SiO膜75。
图15表示存储器单元MC的制造工序的一个例子，是表示第2氮化处理工序的剖面图。例如通过等离子体氮化处理，如图15中所示的那样，通过将SiO膜75的一部分氮化而形成N区域72。由此，得到衬垫膜70。
通过进行上述的工序，能够制造图3及图4中所示的存储器单元MC。通过在上述的工序前进行公知的前处理，在上述的工序后进行公知的后处理，形成半导体存储装置1。但是，半导体存储装置1的制造方法并不限定于上述的方法。
接着，对以上说明的第1实施方式的半导体存储装置1的作用效果进行说明。根据半导体存储装置1，由于在第1位置G1处衬垫膜70的N与O的原子比(N/O)为1.0以上，因此能够抑制H2O及O向存储层30的侵入。因此，能够抑制来自层间绝缘膜38的H2O及O对存储层的影响。另外，在第2位置G2处，由于衬垫膜70的N与O的原子比(N/O)低于1.0，因此可得到优异的耐压性，并且能够抑制RC延迟。
以上，对第1实施方式进行了说明。在上述的第1实施方式中，具备第1导电层20、第2导电层40、第3导电层60，但也可以不具备第1导电层20、第2导电层40及第3导电层60。需要说明的是，在没有第1导电层20的情况下，第3位置G3成为位线BL与存储层30的界面。在没有第2导电层40的情况下，第1位置G1成为存储层30与选择器层50的界面。
另外，在第1实施方式中，在第1导电层20与存储层30之间也可以具备未图示的第4导电层。第4导电层例如也可以由钨构成。
在第1实施方式中，与第1导电层20相接触的衬垫膜70的N与O的原子比(N/O)例如也可以为1.0以上。
在第1实施方式的半导体存储装置的制造方法中，SiO膜形成工序及氮化处理工序也可以通过一个装置连续地进行。
(第2实施方式)
接着对第2实施方式进行说明。虽然未图示，但第2实施方式的半导体存储装置与第1实施方式的半导体存储装置1同样地为使用了PCM的所谓交叉点型的半导体存储装置。第2实施方式的半导体存储装置例如具备硅基板11、层间绝缘层12、多个字线WL、多个位线BL和多个存储器单元MC。以下，对于第2实施方式的半导体存储装置的构成部件，仅对与半导体存储装置1的构成部件不同的内容进行说明，与半导体存储装置1的构成部件共同的内容的详细说明省略。
图16是第2实施方式的存储器单元MC2的立体图，图17是沿着图16中所示的存储器单元MC2的A-A’线的剖面图。另外，图18是沿着图16中所示的B-B’线的剖面图。需要说明的是，将一个存储器单元设定为存储器单元MC2，将在Y方向上介由层间绝缘膜38而邻接的存储器单元设定为存储器单元MC2y，将在X方向上介由层间绝缘膜38而邻接的存储器单元设定为存储器单元MC2x。
衬垫膜70a(第1绝缘膜)为将存储器单元MC2、字线WL的一部分及位线BL的一部分覆盖的绝缘膜。衬垫膜70a如图17及图18中所示的那样，将第1导电层20、存储层30、第2导电层40、选择器层50及第3导电层60的周围覆盖。即，衬垫膜70a将存储器单元MC2的周围覆盖。衬垫膜70a将字线WL的一部分、位线BL的一部分覆盖。具体而言，在图17及图18中，在第3方向上，将靠近位线BL的方向设定为上，将靠近层间绝缘层12的方向设定为下时，衬垫膜70a例如将字线WL及位线BL的上表面及侧面中的未形成存储器单元MC的区域覆盖。如图18中所示的那样，Y方向上的衬垫膜70a的厚度(例如最大厚度)例如为3nm～5nm。
在覆盖存储器单元MC2的衬垫膜70a与覆盖存储器单元MC2y的衬垫膜70a之间，设置层间绝缘层38。Y方向上的与存储器单元MC2相接触的衬垫膜70a的厚度比Y方向上的层间绝缘膜38的厚度薄。另外，X方向上的与存储器单元MC2相接触的衬垫膜70a的厚度比X方向上的层间绝缘膜38的厚度薄。衬垫膜70a的厚度恒定，沿着存储器单元MC2，沿Z方向延伸。衬垫膜70a的一部分沿着在存储器单元MC2与存储器单元MC2y之间露出的层间绝缘层12的表面而设置。
衬垫膜70a为由Si、O及N构成的SiON膜。衬垫膜70a在第3方向上具有N区域72和O区域73及边界74(N含量与O含量相等的边界)。在N区域72中，N与O的原子比(N/O)为1.0以上。即，边界74包含于N区域72中。在O区域73中，N与O的原子比(N/O)低于1.0。
在第2实施方式中，在Z方向(第3方向)上，在将存储层30的字线WL侧(第2布线侧)的端面中的位置设定为第1位置G1时，第1位置G1处的衬垫膜70a的N与O的原子比(N/O)为1.0以上。第1位置G1处的衬垫膜70a的N与O的原子比(N/O)也可以为1.5以上。第1位置处的衬垫膜70的N与O的原子比(N/O)也可以为7/3以上。需要说明的是，第1位置G1在第2实施方式中成为存储层30与第2导电层40的界面的位置。
在Z方向上，在将选择器层50的字线(第2布线)WL侧的端面(下侧的端面)中的位置设定为第5位置G5时，在z方向上从第3位置G3至第5位置G5为止的范围内，衬垫膜70a的N与O的原子比(N/O)例如为1.0以上。需要说明的是，第5位置G5在第2实施方式中成为选择器层50与第3导电层60的界面的位置。
在Z方向上，在从字线WL的存储层30侧的端面的位置至第2位置G2为止的范围内，衬垫膜70的N与O的原子比(N/O)低于1.0。其中，字线WL的存储层30侧的端面的位置为第3导电层60与字线WL的界面的位置。
在Y方向上与字线WL的表面相距第2距离以上的范围内，衬垫膜70a的N与O的原子比(N/O)为1.0以上。其中，第2距离为Y方向上的衬垫膜70的最小厚度。
在第2实施方式中，在Z方向上，在将字线(第2布线)WL的与选择器层50相反侧的端面的位置设定为第2位置G2时，在Y方向上与字线WL的表面相距第1距离以内的范围、并且第2位置G2处的衬垫膜70a的N与O的原子比(N/O)低于1.0。第2位置G2处的衬垫膜70a的N与O的原子比(N/O)也可以为0.5以下。需要说明的是，第2位置G2在第2实施方式中成为层间绝缘层12与字线WL的界面的位置。
衬垫膜70a中的Si、N及O的各原子的含量(原子％)与上述同样地可以通过附属于透射型电子显微镜(TEM)的能量色散型X线分光(EDX)进行测定。可以由各元素的含量(原子％)求出上述的原子比。
对第2实施方式的半导体存储装置的存储器单元MC2的制造方法进行说明。第2实施方式的半导体存储装置的存储器单元MC2可以通过除了氮化处理工序以外与半导体存储装置1的制造方法同样的工序来制造。
在第2实施方式的半导体存储装置的制造方法中，氮化处理工序例如通过等离子体氮化处理，将SiO膜75的一部分氮化。在该氮化处理工序中，通过调整压力、偏压条件、处理时间，能够将与第1导电层20、存储层30、第2导电层40及选择器层50相接触的SiO膜选择性氮化。另外，通过控制氮化处理的各向异性，如图17那样能够将与层间绝缘层12相接触的衬垫膜70a的范围氮化。
对以上说明的第2实施方式的半导体存储装置的作用效果进行说明。根据第2实施方式的半导体存储装置，由于在第3位置G3～第5位置G5的范围内衬垫膜70的N与O的原子比(N/O)为1.0以上，因此能够抑制H2O及O向存储层30及选择器层50的侵入。因此，能够进一步抑制来自层间绝缘膜38的H2O及O对存储层的影响。另外，由于在Z方向上，在从字线WL的存储层30侧的端面的位置至第2位置G2为止的范围内，衬垫膜70的N与O的原子比(N/O)低于1.0，因此可得到优异的耐压性，并且能够抑制RC延迟。
(第3实施方式)
接着对第3实施方式进行说明。虽然未图示，但第3实施方式的半导体存储装置与第1实施方式的半导体存储装置1同样地为使用了PCM的所谓交叉点型的半导体存储装置。第3实施方式的半导体存储装置具备例如硅基板11、层间绝缘层12、多个字线WL、多个位线BL和多个存储器单元MC。以下，对于第3实施方式的半导体存储装置的构成部件，仅对与半导体存储装置1的构成部件不同的内容进行说明，与半导体存储装置1的构成部件共同的内容的详细说明省略。
图19是第3实施方式的存储器单元MC3的立体图，图20是沿着图19的存储器单元MC3的A-A’线的剖面图。图21是沿着图19的存储器单元MC3的B-B’线的剖面图。需要说明的是，将一个存储器单元设定为存储器单元MC3，将在Y方向上介由层间绝缘膜38而邻接的存储器单元设定为存储器单元MC3y，将在X方向上介由层间绝缘膜38而邻接的存储器单元设定为存储器单元MC3x。
衬垫膜70b(第1绝缘膜)是将字线WL的一部分、位线BL的一部分及存储器单元MC3覆盖的绝缘膜。衬垫膜70b如图20及图21中所示的那样，将第1导电层20、存储层30、第2导电层40、选择器层50及第3导电层60的周围。即，衬垫膜70b将存储器单元MC3的周围覆盖。衬垫膜70b将字线WL的一部分、位线BL的一部分覆盖。具体而言，在图20及图21中，在第3方向上，将靠近位线BL的方向设定为上，将靠近层间绝缘层12的方向设定为下时，衬垫膜70b例如将字线WL及位线BL的上表面及侧面中未形成有存储器单元MC的区域覆盖。如图20中所示的那样，Y方向上的衬垫膜70b的厚度(例如最大厚度)例如为3nm～5nm。
衬垫膜70b由Si、O及N构成。衬垫膜70b在第3方向上，具有N区域72和O区域73及边界74(N含量与O含量相等的边界)。在N区域72中，N与O的原子比(N/O)为1.0以上。即，边界74包含于N区域72中。在O区域73中，N与O的原子比(N/O)低于1.0。
在覆盖存储器单元MC3的衬垫膜70b与覆盖存储器单元MC3y的衬垫膜70b之间，设置层间绝缘层38。Y方向上的与存储器单元MC3相接触的衬垫膜70b的厚度比Y方向上的层间绝缘膜38的厚度薄。另外，X方向上的与存储器单元MC3相接触的衬垫膜70b的厚度比X方向上的层间绝缘膜38的厚度薄。衬垫膜70b的厚度恒定，沿着存储器单元MC3，沿Z方向延伸。衬垫膜70b的一部分沿着在存储器单元MC3与存储器单元MC3y之间露出的层间绝缘层12的表面而设置。
在第3实施方式中，在Z方向(第3方向)上，在将存储层30的字线WL侧(第2布线侧)的端面中的位置设定为第1位置G1时，第1位置G1处的衬垫膜70b的N与O的原子比(N/O)为1.0以上。第1位置G1处的衬垫膜70b的N与O的原子比(N/O)也可以为1.5以上。第1位置处的衬垫膜70b的N与O的原子比(N/O)也可以为7/3以上。需要说明的是，第1位置G1在第3实施方式中成为存储层30与第2导电层40的界面的位置。
在第3实施方式中，第2位置G2处的衬垫膜70b的N与O的原子比(N/O)低于1.0。第2位置G2处的衬垫膜70b的N与O的原子比(N/O)也可以为0.5以下。需要说明的是，第2位置G2在第3实施方式中成为层间绝缘层12与字线WL的界面的位置。
在Z方向上从第2位置G2至第4位置G4为止的范围内，衬垫膜70b的N与O的原子比(N/O)例如低于1.0。
除第4位置G4以外的在Z方向上从第3位置G3至第4位置G4为止的范围内，衬垫膜70b的N与O的原子比(N/O)例如为1.0以上。
衬垫膜70b中的Si、N及O的各原子的含量(原子％)与上述同样地可以通过附属于透射型电子显微镜(TEM)的能量色散型X线分光(EDX)进行测定。可以由各元素的含量(原子％)求出上述的原子比。
对第3实施方式的半导体存储装置的存储器单元MC3的制造方法进行说明。第3实施方式的半导体存储装置的存储器单元MC3可以通过除了氮化处理工序以外与半导体存储装置1的制造方法同样的工序来制造。
在第3实施方式的半导体存储装置的制造方法中，氮化处理工序例如通过等离子体氮化处理，将SiO膜75的一部分氮化。在该氮化处理工序中，通过调整压力、偏压条件、处理时间，能够将与第1导电层20、存储层30、第2导电层40及选择器层50及字线WL的一部分相接触的SiO膜选择性氮化。
对以上说明的第3实施方式的半导体存储装置的作用效果进行说明。根据第3实施方式的半导体存储装置，由于与第1导电层20、第2导电层40、选择器层50、第3导电层60及字线WL的一部分相接触的衬垫膜70的N与O的原子比(N/O)为1.0以上，因此能够抑制H2O及O向存储层30、选择器层50及字线WL的侵入。因此，能够进一步抑制来自层间绝缘膜38的H2O及O的影响。另外，由于在Z方向上在从第2位置G2至第4位置G4为止的范围内，衬垫膜70的N与O的原子比(N/O)低于1.0，因此可得到优异的耐压性，并且能够抑制RC延迟。
(第4实施方式)
接着对第4实施方式进行说明。虽然未图示，但第4实施方式的半导体存储装置与第1实施方式的半导体存储装置1同样地为使用了PCM的所谓交叉点型的半导体存储装置。第4实施方式的半导体存储装置例如具备硅基板11、层间绝缘层12、多个字线WL、多个位线BL和多个存储器单元MC。以下，对于第4实施方式的半导体存储装置的构成部件，仅对与半导体存储装置1的构成部件不同的内容进行说明，与半导体存储装置1的构成部件共同的内容的详细说明省略。
图22是表示在第4实施方式的半导体存储装置中在Y方向上排列有多个的存储器单元MC的图。如图22中所示的那样将一个存储器单元设定为存储器单元MCA。将夹持存储器单元MCA与层间绝缘膜38而相邻的存储器单元设定为存储器单元MCB。将在Y方向上夹持存储器单元MCB与层间绝缘膜38而邻接的存储器单元中在Y方向上位于与存储器单元MCA相反侧的存储器单元设定为存储器单元MCC。将在Y方向上夹持存储器单元MCC与层间绝缘膜38而邻接的存储器单元中在Y方向上位于与存储器单元MCB相反的方向的存储器单元设定为存储器单元MCD。以下，对于存储器单元MCA的构成部件，在其构成部件的符号的末尾标注A。对于存储器单元MCB的构成部件，在其构成部件的符号的末尾标注B。对于存储器单元MCC的构成部件，在其构成部件的符号的末尾标注C。对于存储器单元MCD的构成部件，在其构成部件的符号的末尾标注D。字线WLB为“第4布线”的一个例子。字线WLC为“第5布线”的一个例子。存储层30B为“第2存储层”的一个例子。将与存储器单元MCA的一个侧面相接触的衬垫膜70设定为衬垫膜70c。将处于存储器单元MCA与存储器单元MCB之间的衬垫膜设定为衬垫膜70d。将处于存储器单元MCB与存储器单元MCC之间的衬垫膜设定为衬垫膜70e。将处于存储器单元MCC与存储器单元MCD之间的衬垫膜设定为衬垫膜70f。将与存储器单元MCD相接触、在Y方向上位于与衬垫膜70f相反侧的衬垫膜设定为衬垫膜70g。衬垫膜70e为“第2绝缘膜”的一个例子。
第4实施方式的半导体存储装置有字线WL的布线间距离窄的布线图案A和布线间距离宽的布线图案B。在布线图案A中，例如字线WL的布线间距离d1为30nm以下。在布线图案B中，例如字线WL的布线间距离d2超过30nm。
在布线图案B中，第1位置G1处的衬垫膜70e的N与O的原子比(N/O)为1.0以上。
在布线图案B中，第2位置G2处的衬垫膜70e的N与O的原子比(N/O)为1.0以上。
在布线图案B中，在Y方向(第1方向)上存在于字线WL间的衬垫膜70e的N与O的原子比(N/O)为1.0以上。这里，所谓“在Y方向上字线WL间”是指介由层间绝缘膜38，在Y方向上相邻的字线(图22中，WLB及WLC)的相对的面中，在将一个面(这里为WLBa)的Y方向上的位置设定为D1，将另一个面(这里为WLCa)的Y方向上的位置设定为D2时，在Y方向上D1～D2的范围。
在布线图案A中，衬垫膜70d的Si、N及O的原子比率的分布例如为与第1实施方式的衬垫膜70同样的分布。
对第4实施方式的半导体存储装置的制造方法进行说明。第4实施方式的半导体存储装置的存储器单元MC3可以通过除了槽形成工序及氮化处理工序以外与半导体存储装置1的制造方法同样的工序来制造。
在槽形成工序中形成多个槽Gr时，通过形成宽度窄的槽和宽度宽的槽，能够形成第4实施方式的半导体存储装置那样的2种布线图案。
在第4实施方式的半导体存储装置的制造方法中，氮化处理工序例如通过等离子体氮化处理，将SiO膜75的一部分氮化。在该氮化处理工序中，通过调整压力、偏压条件、处理时间，在宽度宽的布线图案B中，能够进行在Y方向上存在于字线WL间的衬垫膜的氮化。
对以上说明的第4实施方式的半导体存储装置的作用效果进行说明。根据第4实施方式的半导体存储装置，在布线间距离窄且要求耐压性的布线图案A的区域中，能够兼顾存储层30的保护和耐压性。在布线间距离宽、不要求耐压性的布线图案B的区域中，由于衬垫膜70e被全部氮化，因此可抑制布线的氧化，稳定性更加提高。
以上，对第4实施方式的半导体存储装置进行了说明。在上述的第4实施方式中，对在第2布线间布线间距离不同的情况进行了说明，但即使在第1布线间布线间距离不同的情况下也可以设定为同样的构成。这种情况下，将上述的第4实施方式的记载中第2布线(字线)WL与第1布线(位线)BL置换，将第1方向(Y方向)置换成第2方向(X方向)。
在第4实施方式的半导体存储装置中，作为布线图案A中的衬垫膜70d的组成分布的例子，列举出第1实施方式的组成分布，但也可以设定为第2实施方式或第3实施方式的组成分布。
根据以上说明的至少一个实施方式，具有第1布线、第2布线、第1存储层和第1绝缘膜。上述第1布线沿第1方向延伸。上述第2布线沿与上述第1方向交叉的第2方向延伸，在与上述第1方向及上述第2方向交叉的第3方向上设置于与上述第1布线不同的位置。上述第1存储层在上述第3方向上设置于上述第1布线与上述第2布线之间。上述第1绝缘膜沿着上述第2布线的一部分表面及上述第1存储层的表面而设置。上述第1绝缘膜由Si、N及O形成。在上述第3方向上，将上述第1存储层的上述第2布线侧的端面的位置设定为第1位置。将上述第2布线的与上述第1存储层相反侧的端面的位置设定为第2位置。上述第1位置处的上述第1绝缘膜的N与O的原子比(N/O)为1.0以上。上述第2位置处的上述第1绝缘膜的N与O的原子比(N/O)低于1.0。根据该构成，能够谋求电特性的提高。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些实施方式可以以其他各种方式实施，在不脱离发明的主旨的范围内，可以进行各种省略、置换、变更。这些实施方式和其变形包含于发明的范围、主旨中，同样地包含于权利要求书中记载的发明和其同等的范围内。
例如，本申请的半导体存储装置可以用于具有除了PCM以外还堆栈有MRAM(Magnetoresistive Random Access Memory，磁阻式随机存取存储器)、ReRAM(ResistiveRandom Access Memory，阻变随机存储器)、FeRAM(Ferroelectric Random AccessMemory，铁电随机存取存储器)等单元的结构的半导体存储装置。

Claims (9)

1.一种半导体存储装置，其具备：
第1布线，该第1布线沿第1方向延伸；
第2布线，该第2布线沿与所述第1方向交叉的第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上设置于与所述第1布线不同的位置；
第1存储层，该第1存储层在所述第3方向上设置于所述第1布线与所述第2布线之间；和
第1绝缘膜，该第1绝缘膜沿着所述第2布线的一部分表面及所述第1存储层的表面而设置，其中，
所述第1绝缘膜由Si、N及O形成，
在所述第3方向上，将所述第1存储层的所述第2布线侧的端面的位置设定为第1位置，
将所述第2布线的与所述第1存储层相反侧的端面的位置设定为第2位置时，
所述第1位置处的所述第1绝缘膜的N与O的原子比N/O为1.0以上，
所述第2位置处的所述第1绝缘膜的N与O的原子比N/O低于1.0。
2.根据权利要求1所述的半导体存储装置，其中，在所述第3方向上，将所述存储层的所述第1布线侧的端面中的位置设定为第3位置时，
在所述第3方向上从所述第1位置至所述第3位置为止的范围内，
所述第1绝缘膜的N与O的原子比N/O为1.0以上。
3.根据权利要求2所述的半导体存储装置，其中，所述第1位置处的所述第1绝缘膜的N与O的原子比N/O为7/3以上。
4.根据权利要求3所述的半导体存储装置，其中，将所述第1方向上的所述第1绝缘膜的最小厚度设定为第1距离，
在所述第3方向上，将从所述第2位置朝向所述第1布线相距所述第1距离的位置设定为第4位置时，
在所述第3方向上从所述第2位置至所述第4位置的范围内，
所述第1绝缘膜的N与O的原子比N/O低于1.0。
5.根据权利要求1～4中任一项所述的半导体存储装置，其进一步具备选择器层，所述选择器层在所述第3方向上设置于所述第1布线与所述存储层之间、或在所述第3方向上设置于所述存储层与所述第2布线之间，
在所述第3方向上，在将所述选择器层的所述第2布线侧的端面中的位置设定为第5位置时，
所述第5位置处的所述第1绝缘膜的N与O的原子比N/O为1.0以上。
6.根据权利要求1～4中任一项所述的半导体存储装置，其进一步具备：
第3布线，该第3布线在所述第1方向上设置于与所述第2布线不同的位置，沿所述第2方向延伸；和
第3存储层，该第3存储层在所述第3方向上设置于所述第1布线与所述第3布线之间，
所述第1绝缘膜在所述第2方向上位于所述第2布线与所述第3布线之间。
7.根据权利要求1～4中任一项所述的半导体存储装置，其在所述第3方向上，在从所述第2布线的所述第1存储层侧的端面的位置至所述第2位置为止的范围内，
所述第1绝缘膜的N与O的原子比N/O低于1.0，
将所述第1方向上的所述第1绝缘膜的最小厚度设定为第2距离，
在所述第1方向上，在与所述第2布线的表面相距所述第2距离以上的范围内，
所述第1绝缘膜的N与O的原子比N/O为1.0以上。
8.根据权利要求1～4中任一项所述的半导体存储装置，其具备：
第4布线，该第4布线在所述第1方向上设置于与所述第2布线及所述第3布线不同的位置，沿所述第2方向延伸；
第2存储层，该第2存储层设置于所述第1布线与所述4布线之间；
第5布线，该第5布线在所述第1方向上设置于与所述第2布线、所述第3布线及所述第4布线不同的位置，沿所述第2方向延伸；和
第2绝缘膜，该第2绝缘膜在所述第2方向上位于所述第4布线与所述第5布线之间，沿着所述第4布线的表面及所述第2存储层的表面而设置，其中，
所述第1位置处的所述第2绝缘膜的N与O的原子比N/O为1.0以上，
所述第2位置处的所述第2绝缘膜的N与O的原子比N/O为1.0以上。
9.一种半导体存储装置的制造方法，其中，
在硅基板上形成层间绝缘层，
在所述层间绝缘层上形成布线，
在所述布线上形成存储层，
形成硅氧化膜，所述硅氧化膜包含覆盖所述布线的一部分的侧面的第1部分和覆盖所述存储层的侧面的第2部分，
按照与所述硅氧化膜的所述第1部分相比在所述硅氧化膜的所述第2部分中包含更多的氮的方式，对所述硅氧化膜的第2部分供给氮。
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