CN115117079A - 半导体存储装置及其制造方法 - Google Patents
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Abstract
本发明的实施方式涉及半导体存储装置及其制造方法。实施方式的半导体存储装置具备：沿第一方向排列的第一层间绝缘层及第二层间绝缘层；设置于第一层间绝缘层与第二层间绝缘层之间的栅电极层；沿第一方向延伸且在与第一方向交叉的第二方向上与栅电极层相对向的半导体层；设置于栅电极层与半导体层之间的第一绝缘层；设置于栅电极层与第一绝缘层之间且包含金属元素的电荷积蓄层；设置于栅电极层与电荷积蓄层之间的第二绝缘层；以及设置于电荷积蓄层与第一绝缘层之间且包含锰即Mn、硅即Si和氧即O的第一区域。
Description
本申请基于在2021年03月22日提出申请的在先的日本专利申请第2021-046802号的优先权的利益，且要求该利益，其全部内容通过引用而包含于此。
技术领域
本发明的实施方式涉及半导体存储装置及其制造方法。
背景技术
三维地配置有存储单元的三维NAND闪速存储器，能实现高集成度与低成本。三维NAND闪速存储器的存储单元具备用于保持电荷的电荷积蓄层。为了提高三维NAND闪速存储器的性能，研究了在电荷积蓄层应用包含金属元素的层。在电荷积蓄层应用了包含金属元素的层的情况下，电荷积蓄层所含的金属元素进行扩散，担心三维NAND闪速存储器的可靠性下降。
发明内容
本发明要解决的课题在于，提供一种可靠性提高的半导体存储装置。
实施方式的半导体存储装置具备：第一层间绝缘层及第二层间绝缘层，其沿第一方向排列；栅电极层，其设置于所述第一层间绝缘层与所述第二层间绝缘层之间；半导体层，其沿所述第一方向延伸且在与所述第一方向交叉的第二方向上与所述栅电极层相对向；第一绝缘层，其设置于所述栅电极层与所述半导体层之间；电荷积蓄层，其设置于所述栅电极层与所述第一绝缘层之间且包含金属元素；第二绝缘层，其设置于所述栅电极层与所述电荷积蓄层之间；以及第一区域，其设置于所述电荷积蓄层与所述第一绝缘层之间且包含锰即Mn、硅即Si和氧即O。
根据上述的构成，能够提供可靠性提高的半导体存储装置。
附图说明
图1是实施方式的半导体存储装置。
图2是实施方式的半导体存储装置的存储单元阵列的等价电路图。
图3是实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
图4是实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。
图5是实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。
图6是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图7是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图8是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图9是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图10是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图11是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图12是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图13是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图14是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图15是表示实施方式的半导体存储装置的制造方法的示意剖视图。
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图18是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图19是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图20是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图21是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图22是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图23是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图24是表示实施方式的半导体存储装置的制造方法的示意剖视图。
图25是表示实施方式的半导体存储装置的制造方法的示意剖视图。
具体实施方式
以下，一边参照附图，一边对实施方式进行说明。此外，在以下的说明中，对相同或者类似的构件等标注同一标号，对已经说明过的构件等适当将其说明省略。
另外，在本说明书中，为了方便有时使用“上”或“下”这样的用语。“上”或“下”只不过是表示附图内的相对位置关系的用语，不是规定相对于重力的位置关系的用语。
在构成本说明书中的半导体存储装置的构件的化学组成的定性分析及定量分析中，例如能够使用二次离子质谱分析法(Secondary Ion Mass Spectroscopy：SIMS)、能量色散型X射线光谱法(Energy Dispersive X-ray Spectroscopy：EDX)或电子能量损失光谱法(Electron Energy Loss Spectroscopy：EELS)。另外，在构成半导体存储装置的构件的厚度、构件间的距离等的测定中，例如能够使用透射型电子显微镜(TransmissionElectron Microscope：TEM)。另外，在构成半导体存储装置的构件的构成物质的鉴定、存在比例的大小比较中，例如能够使用透射型电子显微镜、X射线衍射分析(X-rayDiffraction：XRD)、电子束衍射分析(Electron Beam Diffraction：EBD)、X射线光电子能谱分析(X-ray Photoelectron Spectroscopy：XPS)或放射光X射线散射解析(SynchrotronRadiation X-ray Absorption Fine Structure：XAFS)。
实施方式的半导体存储装置具备：第一层间绝缘层及第二层间绝缘层，其沿第一方向排列；栅电极层，其设置于第一层间绝缘层与第二层间绝缘层之间；半导体层，其沿第一方向延伸且在与第一方向交叉的第二方向上与栅电极层相对向；第一绝缘层，其设置于栅电极层与半导体层之间；电荷积蓄层，其设置于栅电极层与第一绝缘层之间且包含金属元素；第二绝缘层，其设置于栅电极层与电荷积蓄层之间；以及第一区域，其设置于电荷积蓄层与第一绝缘层之间且包含锰即Mn、硅即Si和氧即O。
实施方式的半导体存储装置为三维NAND闪速存储器100。三维NAND闪速存储器100在电荷积蓄层应用包含金属元素的层。
图1是实施方式的半导体存储装置的框图。图1表示实施方式的三维NAND闪速存储器100的电路构成。如图1所示，三维NAND闪速存储器100具备存储单元阵列101、字线驱动器电路102、行解码器电路103、感测放大器电路104、列解码器电路105及控制电路106。
图2是实施方式的半导体存储装置的存储单元阵列的等价电路图。图2示意地表示存储单元阵列101内的布线构造。实施方式的存储单元阵列101具备将多个存储单元MC立体配置而成的三维构造。
以下，图2所示的z方向为第一方向的一例。y方向为第二方向的一例。x方向为第三方向的一例。y方向与x方向交叉。z方向与x方向及y方向交叉。例如，x方向与y方向正交。例如，z方向与x方向及y方向正交。此外，与z方向相反的方向也视为第一方向。另外，与y方向相反的方向也视为第二方向。另外，与x方向相反的方向也视为第三方向。
存储单元阵列101，如图2所示具备多个存储单元MC、源极选择晶体管SST、漏极选择晶体管SDT、多条字线WLa、WLb、多条位线BL1～BL4、共用源极线CSL、源极选择栅极线SGS、多条漏极选择栅极线SGD。
多个存储单元MC在z方向上串联连接。多个存储单元MC被连接于源极选择晶体管SST与漏极选择晶体管SDT之间。
存储单元MC存储与积蓄于电荷积蓄层的电荷量相应的数据。根据积蓄于电荷积蓄层的电荷量，存储单元MC的晶体管的阈值电压发生变化。通过晶体管的阈值电压发生变化，晶体管的导通(ON)电流发生变化。例如，如果将阈值电压高且导通电流低的状态定义为数据“0”，将阈值电压低且导通电流高的状态定义为数据“1”，则存储单元MC能够存储“0”与“1”的1位数据。
字线WLa、WLb沿x方向延伸。字线WLa、WLb被连接于存储单元MC的栅电极。字线WLa、WLb控制存储单元MC的栅极电压。
字线WLa与字线WLb被电分离。字线WLa与字线WLa被电连接。字线WLb与字线WLb被电连接。
源极选择晶体管SST被电连接于共用源极线CSL。源极选择晶体管SST由被施加于源极选择栅极线SGS的电压控制。
漏极选择晶体管SDT被连接于BL1～BL4。漏极选择晶体管SDT由被施加于漏极选择栅极线SGD的电压控制。
多条字线WLa、WLb被电连接于字线驱动器电路102。多条位线BL1～BL4被连接于感测放大器电路104。
行解码器电路103具备根据所输入的行地址信号来选择字线WLa、WLb的功能。字线驱动器电路102具备向由行解码器电路103选择的字线WLa、Wlb施加预定电压的功能。
列解码器电路105具备根据所输入的列地址信号来选择位线BL的功能。感测放大器电路104具备向由列解码器电路105选择的位线BL施加预定电压的功能。另外，具备检测在所选择的位线BL中流动的电流或电压并将其放大的功能。
控制电路106具备控制字线驱动器电路102、行解码器电路103、感测放大器电路104、列解码器电路105及未图示的其他的电路的功能。
字线驱动器电路102、行解码器电路103、感测放大器电路104、列解码器电路105等电路，例如由未图示的使用了半导体层的晶体管、布线层构成。
例如，在图2中，在读出存储于由虚线包围的存储单元MC的数据的情况下，向连接于存储单元MC的栅电极的字线WLa施加读出电压。存储单元MC的晶体管成为导通(ON)状态，由此，电流在共用源极线CSL与位线BL1之间流动。基于在共用源极线CSL与位线BL1之间流动的电流，对存储于存储单元MC的数据进行判定。
例如，通过感测放大器电路104对在位线BL1中流动的电流进行放大，通过控制电路106对存储于存储单元MC的数据进行判定。或者，通过感测放大器电路104对位线BL1的电压变化进行放大，通过控制电路106对存储于存储单元MC的数据进行判定。
在图2中，例示了串联连接的存储单元MC为4个且位线为4条的情况，但串联连接的存储单元MC的数量、位线的数量并不限定于4个或4条。
图3、图4为实施方式的半导体存储装置的存储单元阵列的一部分的示意剖视图。图3为存储单元阵列101的xy截面。图3为包含图4的BB’面的截面。图4为存储单元阵列101的yz截面。图4为图3的AA’截面。
在图3及图4中，用虚线包围的区域为一个存储单元MC。在图3及图4中，例示了在y方向上相邻的存储单元MC1与存储单元MC2。
图5为实施方式的半导体存储装置的存储单元阵列的一部分的放大示意剖视图。图5为存储单元阵列101的yz截面。图5为存储单元MC1的截面。
存储单元阵列101具有栅电极层10、半导体层12、隧道绝缘层14、电荷积蓄层16、块绝缘层18、阻挡绝缘层20、阻挡区域22、沟槽绝缘层24、层间绝缘层26及芯绝缘层28。
栅电极层10包括第一栅电极层10a及第二栅电极层10b。阻挡区域22包括第一区域22a、第二区域22b及第三区域22c。层间绝缘层26包括第一层间绝缘层26a及第二层间绝缘层26b。
隧道绝缘层14为第一绝缘层的一例。块绝缘层18为第二绝缘层的一例。阻挡绝缘层20为第三绝缘层的一例。
栅电极层10沿x方向延伸。多个栅电极层10沿y方向排列配置。栅电极层10包括阻挡金属层10x与金属层10y。栅电极层10被设置于层间绝缘层26与层间绝缘层26之间。栅电极层10例如设置于第一层间绝缘层26a与第二层间绝缘层26b之间。
阻挡金属层10x例如为金属氮化物或金属碳化物。阻挡金属层10x例如包含氮化钛。阻挡金属层10x例如为氮化钛。
金属层10y例如为金属。金属层10y例如包含钨(W)。金属层10y例如为钨。
第一栅电极层10a沿x方向延伸。第一栅电极层10a例如与图2所示的字线WLa对应。第一栅电极层10a作为存储单元MC1的晶体管的栅电极发挥功能。第一栅电极层10a包括阻挡金属层10ax和金属层10ay。
第二栅电极层10b沿x方向延伸。第二栅电极层10b设置成在y方向上与第一栅电极层10a分离。第二栅电极层10b在y方向上与第一栅电极层10a相邻。第二栅电极层10b例如与图2所示的字线WLb对应。第二栅电极层10b与第一栅电极层10a电分离。第二栅电极层10b作为存储单元MC2的晶体管的栅电极发挥功能。第二栅电极层10b包括阻挡金属层10bx和金属层10by。
半导体层12沿z方向延伸。半导体层12被设置于栅电极层10的y方向。半导体层12例如设置于第一栅电极层10a与第二栅电极层10b之间。半导体层12例如为圆筒形状。
半导体层12作为存储单元MC的晶体管的沟道发挥功能。
半导体层12例如为多晶的半导体。半导体层12例如包含多晶硅。半导体层12例如为多晶硅。半导体层12的xy平面上的厚度例如为5nm以上且30nm以下。半导体层12的y方向的厚度例如为5nm以上且30nm以下。
隧道绝缘层14被设置于栅电极层10与半导体层12之间。隧道绝缘层14例如包围半导体层12。隧道绝缘层14被设置于电荷积蓄层16与半导体层12之间。隧道绝缘层14被设置于阻挡区域22的第一区域22a与半导体层12之间。
隧道绝缘层14，在向存储单元MC写入数据、擦除存储单元MC的数据时，作为半导体层12与电荷积蓄层16之间的电荷的移动路径而发挥功能。另外，在存储单元MC处于电荷保持状态的情况下，具有阻止半导体层12与电荷积蓄层16之间的电荷的移动的功能。
隧道绝缘层14为绝缘体。隧道绝缘层14例如包含氧化物、氮化物或氮氧化物。隧道绝缘层14例如为氧化物、氮化物或氮氧化物。
隧道绝缘层14例如包含硅(Si)及氧(O)。隧道绝缘层14例如包含氧化硅。隧道绝缘层14例如为氧化硅。
隧道绝缘层14例如包含氮(N)。
隧道绝缘层14的y方向的厚度例如为1nm以上且10nm以下。
电荷积蓄层16被设置于栅电极层10与隧道绝缘层14之间。电荷积蓄层16被设置于块绝缘层18与隧道绝缘层14之间。电荷积蓄层16被设置于块绝缘层18与阻挡区域22的第一区域22a之间。电荷积蓄层16被设置于阻挡绝缘层20与阻挡区域22的第一区域22a之间。
电荷积蓄层16具有积蓄电荷的功能。基于积蓄于电荷积蓄层16的电荷，在存储单元MC存储数据。
电荷积蓄层16为包含金属元素的层。电荷积蓄层16包含选自钛(Ti)、钽(Ta)及铝(Al)中的至少一种金属元素。例如，在电荷积蓄层16所含的金属元素的原子浓度中，上述至少一种金属元素的原子浓度最高。
电荷积蓄层16例如为导电体。电荷积蓄层16例如包含金属、金属氮化物或金属碳化物。电荷积蓄层16例如包含金属、金属氮化物或金属碳化物。
电荷积蓄层16例如包含氮(N)。
电荷积蓄层16例如包含氮化钛。电荷积蓄层16例如以氮化钛为主成分。电荷积蓄层16以氮化钛为主成分是指，在电荷积蓄层16所含的物质中，氮化钛的摩尔比率最高。电荷积蓄层16例如为氮化钛。
电荷积蓄层16例如包含氮化钽。电荷积蓄层16例如以氮化钽为主成分。电荷积蓄层16例如为氮化钽。
电荷积蓄层16例如为氮化铝。电荷积蓄层16例如以氮化铝为主成分。电荷积蓄层16例如为氮化铝。
电荷积蓄层16例如包含锰(Mn)。
电荷积蓄层16的y方向的厚度例如比隧道绝缘层14的y方向的厚度厚。电荷积蓄层16的y方向的厚度例如为2nm以上且20nm以下。
块绝缘层18被设置于栅电极层10与电荷积蓄层16之间。块绝缘层18被设置于栅电极层10与阻挡绝缘层20之间。
块绝缘层18具有阻止栅电极层10与电荷积蓄层16之间的电荷的移动的功能。
块绝缘层18为绝缘体。块绝缘层18例如包含氧化物、氮化物或氮氧化物。块绝缘层18例如为氧化物、氮化物或氮氧化物。
块绝缘层18例如包含铝(Al)及氧(O)。块绝缘层18例如包含氧化铝。
块绝缘层18例如包含硅(Si)及氧(O)。块绝缘层18例如包含氧化硅。
块绝缘层18例如具有层叠构造。块绝缘层18例如具有氧化硅层与设置于氧化硅层的栅电极层10侧的氧化铝层的层叠构造。
块绝缘层18的y方向的厚度例如比隧道绝缘层14的y方向的厚度厚。块绝缘层18的y方向的厚度例如为5nm以上且20nm以下。
阻挡绝缘层20被设置于块绝缘层18与电荷积蓄层16之间。阻挡绝缘层20具有防止电荷积蓄层16所含的金属元素扩散的功能。
阻挡绝缘层20包含硅(Si)及氮(N)。阻挡绝缘层20例如包含氮化硅。阻挡绝缘层20为氮化硅。
阻挡绝缘层20的材料与块绝缘层18的材料不同。
阻挡绝缘层20的y方向的厚度例如比块绝缘层18的y方向的厚度薄。阻挡绝缘层20的y方向的厚度例如为0.5nm以上且3nm以下。
阻挡区域22被设置于电荷积蓄层16与隧道绝缘层14之间。阻挡区域22包括第一区域22a、第二区域22b及第三区域22c。阻挡区域22具有防止电荷积蓄层16所含的金属元素扩散的功能。
第一区域22a被设置于电荷积蓄层16与隧道绝缘层14之间。第一区域22a包含锰(Mn)、硅(Si)和氧(O)。第一区域22a例如包含锰硅酸盐。第一区域22a例如以锰硅酸盐为主成分。第一区域22a例如为锰硅酸盐。第一区域22a的y方向的厚度例如为0.5nm以上且3nm以下。
第二区域22b被设置于电荷积蓄层16与第一层间绝缘层26a之间。第二区域22b例如与阻挡绝缘层20相接。
第二区域22b包含锰(Mn)、硅(Si)和氧(O)。第二区域22b例如包含锰硅酸盐。第二区域22b例如以锰硅酸盐为主成分。第二区域22b例如为锰硅酸盐。第二区域22b的z方向的厚度例如为0.5nm以上且3nm以下。
第三区域22c被设置于电荷积蓄层16与第二层间绝缘层26b之间。第三区域22c例如与阻挡绝缘层20相接。
第三区域22c包含锰(Mn)、硅(Si)和氧(O)。第三区域22c例如包含锰硅酸盐。第三区域22c例如以锰硅酸盐为主成分。第三区域22c例如为锰硅酸盐。第三区域22c的z方向的厚度例如为0.5nm以上且3nm以下。
沟槽绝缘层24例如包含硅(Si)及氧(O)。沟槽绝缘层24例如包含氧化硅。沟槽绝缘层24例如为氧化硅。
沟槽绝缘层24被设置于在y方向上相邻的栅电极层10之间。例如，被设置于第一栅电极层10a与第二栅电极层10b之间。
沟槽绝缘层24例如为氧化物、氮氧化物或氮化物。沟槽绝缘层24例如包含氧化硅或氧化铝。沟槽绝缘层24例如为氧化硅或氧化铝。
层间绝缘层26在z方向上排列。例如，第一层间绝缘层26a和第二层间绝缘层26b在z方向上排列。被设置于在z方向上相邻的栅电极层10之间。栅电极层10在z方向上被两层层间绝缘层26夹持。例如，如图5所示，在第一层间绝缘层26a的z方向上设置有栅电极层10。另外，在栅电极层10的z方向上设置有第二层间绝缘层26b。
层间绝缘层26例如为氧化物、氮氧化物或氮化物。层间绝缘层26例如包含硅(Si)及氧(O)。层间绝缘层26例如包含氧化硅。层间绝缘层26例如为氧化硅。第一层间绝缘层26a和第二层间绝缘层26b例如包含硅(Si)及氧(O)。第一层间绝缘层26a和第二层间绝缘层26b例如包含氧化硅。第一层间绝缘层26a和第二层间绝缘层26b例如为氧化硅。层间绝缘层26的z方向的厚度例如为5nm以上且30nm以下。
芯绝缘层28被半导体层12包围。芯绝缘层28沿z方向延伸。芯绝缘层28例如为圆柱形状。
芯绝缘层28例如为氧化物、氮氧化物或氮化物。芯绝缘层28例如包含氧化硅。芯绝缘层28例如为氧化硅。
接下来，对实施方式的半导体存储装置的制造方法的一例进行说明。
实施方式的半导体存储装置的制造方法包括：交替地反复形成第一绝缘膜和第二绝缘膜；形成贯穿第一绝缘膜和第二绝缘膜的第一开口部；相对于第一绝缘膜选择性地除去在第一开口部的内表面露出的第二绝缘膜的部分；在除去了第二绝缘膜的部分形成包含金属元素的第一膜；在第一膜之上形成第三绝缘膜；在第一开口部内的第三绝缘膜之上形成半导体膜；形成贯穿第一绝缘膜和第二绝缘膜的第二开口部；经由第二开口部，相对于第一绝缘膜选择性地除去第二绝缘膜，使第一膜露出；在除去了第二绝缘膜的部分以与第一膜相接的方式形成包含铜(Cu)和锰(Mn)的第一金属膜；在形成了第一金属膜后进行第一热处理，在第一膜与第三绝缘膜之间形成包含锰(Mn)的区域；除去第一金属膜，在除去了第一金属膜的部分形成第四绝缘膜；以及在除去了第一金属膜的部分的第四绝缘膜之上形成第二金属膜。
图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24及图25是表示实施方式的半导体存储装置的制造方法的示意剖视图。图6至图25是表示三维NAND闪速存储器100的存储单元阵列101的制造方法的一例的图。
图6至图25为存储单元阵列101的yz截面。
最开始，在未图示的半导体基板之上，交替地反复层叠第一氧化硅膜51和第一氮化硅膜52(图6)。第一氧化硅膜51为第一绝缘膜的一例。第一氮化硅膜52为第二绝缘膜的一例。
第一氧化硅膜51及第一氮化硅膜52例如通过化学气相沉积法(CVD(ChemicalVapor Deposition)法)形成。第一氧化硅膜51的一部分最终成为层间绝缘层26。
接下来，在第一氧化硅膜51和第一氮化硅膜52形成存储沟槽55(图7)。存储沟槽55贯穿第一氧化硅膜51和第一氮化硅膜52。
存储沟槽55例如通过光刻法和反应离子蚀刻法(RIE(Reactive Ion Etching)法)形成。
接下来，通过第二氧化硅膜56将存储沟槽55中填埋(图8)。第二氧化硅膜56例如通过CVD法形成。第二氧化硅膜56最终成为沟槽绝缘层24。
接下来，形成贯穿第二氧化硅膜56、第一氧化硅膜51及第一氮化硅膜52的存储孔57(图9)。存储孔57为第一开口部的一例。存储孔57例如通过光刻法与RIE法形成。
接下来，将在存储孔57的内表面露出的第一氮化硅膜52的部分相对于第一氧化硅膜51选择性地除去(图10)。使第一氮化硅膜52在y方向上后退。第一氮化硅膜52例如通过湿蚀刻法除去。第一氮化硅膜52例如使用磷酸溶液进行蚀刻。然后，将第一氮化硅膜52的表面氧化，形成未图示的氧化层。
接下来，在存储孔57中，形成第一氮化钛膜58(图11)。第一氮化钛膜58为第一膜的一例。第一氮化钛膜58例如通过CVD法形成。
接下来，将存储孔57的内表面的第一氧化硅膜51之上的第一氮化钛膜58除去(图12)。第一氮化钛膜58例如通过RIE法除去。
第一氮化钛膜58残留于除去了第一氮化硅膜52的凹部。第一氮化钛膜58形成于除去了第一氮化硅膜52的部分。第一氮化钛膜58最终成为电荷积蓄层16。
接下来，在存储孔57内的第一氮化钛膜58之上，形成第三氧化硅膜59。第三氧化硅膜59为第三绝缘膜的一例。第三氧化硅膜59例如通过CVD法形成。第三氧化硅膜59最终成为隧道绝缘层14。
接下来，在存储孔57的内表面的第三氧化硅膜59上，形成多晶硅膜60(图13)。多晶硅膜60为半导体膜的一例。多晶硅膜60例如通过CVD法形成。多晶硅膜60最终成为半导体层12。
接下来，通过第四氧化硅膜61将存储孔57中填埋(图14)。第四氧化硅膜61例如通过CVD法形成。第四氧化硅膜61最终成为芯绝缘层28。
接下来，在第一氧化硅膜51和第一氮化硅膜52形成狭缝沟槽62(图15)。狭缝沟槽62为第二开口部的一例。狭缝沟槽62贯穿第一氧化硅膜51和第一氮化硅膜52。此外，狭缝沟槽62被设置于存储单元阵列101的端部。
接下来，经由狭缝沟槽62将第一氮化硅膜52相对于第一氧化硅膜51选择性地除去。第一氮化硅膜52例如通过湿蚀刻法除去。第一氮化硅膜52例如使用磷酸溶液蚀刻。然后，将未图示的氧化层通过湿蚀刻法除去，使第一氮化钛膜58露出(图16)。
接下来，在除去了第一氮化硅膜52的部分以与第一氮化钛膜58相接的方式形成包含锰的铜膜63(图17)。铜膜63为第一金属膜的一例。铜膜63例如通过CVD法形成。
接下来，在狭缝沟槽62的内表面的铜膜63之上，形成第五氧化硅膜64。第五氧化硅膜64为第五绝缘膜的一例。
接下来，进行锰扩散退火(图18)。锰扩散退火为第一热处理的一例。锰扩散退火在例如在包含氩及氢的气氛中进行。锰扩散退火的温度例如为350℃以上且500℃以下。
通过锰扩散退火，在第一氮化钛膜58与第三氧化硅膜59之间形成包含锰的区域65。区域65也形成于第一氮化钛膜58与第一氧化硅膜51之间及铜膜63与第一氧化硅膜51之间。
锰在第一氮化钛膜58中扩散，在第一氮化钛膜58与第三氧化硅膜59之间形成包含锰的区域65。包含锰的区域65为锰硅酸盐。通过在狭缝沟槽62的内表面的铜膜63之上形成第五氧化硅膜64，而促进第一氮化钛膜58中的锰的扩散。
锰通过形成区域65而停止扩散。换言之，区域65被自对准地形成于第一氮化钛膜58与第三氧化硅膜59之间。区域65被自对准地形成于第一氮化钛膜58与第一氧化硅膜51之间。
接下来，除去狭缝沟槽62的内表面的第五氧化硅膜64(图19)。第五氧化硅膜64例如通过湿蚀刻法除去。第五氧化硅膜64例如使用稀氢氟酸除去。
接下来，进行剩余锰排出退火(图20)。剩余锰排出退火是第二热处理的一例。剩余锰排出退火例如在包含氩及氢的气氛中进行。剩余锰排出退火例如为350℃以上且500℃以下。
通过剩余锰排出退火，在狭缝沟槽62的内表面的铜膜63之上，形成包含锰的氧化物膜66。氧化物膜66通过热处理炉内的残留氧与残留于铜膜63中的剩余的锰进行反应而形成。通过剩余锰排出退火，残留于铜膜63中的剩余的锰被除去。
接下来，除去氧化物膜66(图21)。氧化物膜66例如通过湿蚀刻法除去。氧化物膜66例如使用稀氢氟酸除去。
接下来，除去铜膜63(图22)。铜膜63例如通过湿蚀刻法除去。由于剩余的锰被除去，所以铜膜63例如能够通过使用了氨的处理进行蚀刻。
接下来，将第一氧化硅膜51之上的、包含锰的区域65除去(图23)。区域65在对铜膜63进行蚀刻时，变质为枝晶(dendrite)状的氢氧化物。变质了的区域65例如通过湿蚀刻法除去。变质了的区域65例如使用稀盐酸除去。此外，对于第一氮化钛膜58与第三氧化硅膜59之间的区域65，由于第一氮化钛膜58成为保护膜，不会暴露于铜膜63的蚀刻液，所以区域65不会变质而作为锰硅酸盐残存。
接下来，在第一氮化钛膜58之上，形成第二氮化硅膜67及氧化硅和氧化铝的层叠膜68(图24)。层叠膜68为第四绝缘膜的一例。第二氮化硅膜67及层叠膜68例如通过CVD法形成。第二氮化硅膜67最终成为阻挡绝缘层20。层叠膜68最终成为块绝缘层18。
接下来，进行结晶化退火。结晶化退火是第三热处理的一例。结晶化退火例如在氩气氛中进行。结晶化退火的温度比锰扩散退火的温度高。结晶化退火的温度例如为900℃以上且1100℃以下。通过结晶化退火，例如，层叠膜68所含的铝进行结晶。
接下来，在层叠膜68之上，形成第二氮化钛膜69及钨膜70。第二氮化钛膜69为第二金属膜的一例。第二氮化钛膜69及钨膜70例如通过CVD法形成。
接下来，除去狭缝沟槽62的内表面的第二氮化钛膜69及钨膜70。第二氮化钛膜69及钨膜70例如通过湿蚀刻法除去。第二氮化钛膜69及钨膜70例如使用混合酸除去。第二氮化钛膜69最终成为栅电极层10的阻挡金属层10x。钨膜70最终成为栅电极层10的金属层10y。
然后，狭缝沟槽62例如通过未图示的氧化硅膜填埋。
通过以上的制造方法，制造出实施方式的三维NAND闪速存储器100的存储单元阵列101。
此外，作为上述制造方法的变形例，作为第一金属膜，除了包含锰的铜膜63外，也能够应用包含锰的膜和铜膜的层叠膜。在该情况下，例如，以与第一氮化钛膜58相接的方式，通过CVD法形成金属锰膜。然后，在金属锰膜之上形成铜膜。
在与上述制造方法同样地形成了区域65后，将铜膜63除去。然后，使用表面活性剂而相对于第一氮化钛膜58选择性地除去第一氮化钛膜58之上的金属锰膜。然后，通过与上述制造方法同样的方法制造存储单元阵列101。
接下来，对实施方式的半导体存储装置及半导体存储装置的制造方法的作用及效果进行说明。
将存储单元三维地配置而成的三维NAND闪速存储器能够实现高集成度与低成本。三维NAND闪速存储器的存储单元具备用于保持电荷的电荷积蓄层。为了提高三维NAND闪速存储器的性能，研究了在电荷积蓄层应用包含金属元素的层。例如，通过在电荷积蓄层应用包含金属元素的层，能够期待降低数据的写入电压，实现工作电压的低电压化。
另一方面，在电荷积蓄层应用了包含金属元素的层的情况下，电荷积蓄层所含的金属元素扩散，担心三维NAND闪速存储器的可靠性下降。特别地，例如担心使块绝缘层结晶化的结晶化退火等高温退火时的金属元素的扩散。
例如，电荷积蓄层所含的金属元素向隧道绝缘层扩散，担心隧道绝缘层的漏电流增大、隧道绝缘层的绝缘耐压下降。如果隧道绝缘层的漏电流增大，则例如产生电荷保持特性的劣化。另外，例如，电荷积蓄层所含的金属元素向块绝缘层扩散，担心块绝缘层的漏电流增大、块绝缘层的绝缘耐压下降。
实施方式的三维NAND闪速存储器100在电荷积蓄层16与隧道绝缘层14之间设置有阻挡区域22。在电荷积蓄层16与隧道绝缘层14之间，设置有阻挡区域22的第一区域22a。第一区域22a为包含锰(Mn)、硅(Si)和氧(O)的区域。第一区域22a例如为锰硅酸盐。对于第一区域22a，相对于金属元素的扩散阻挡性高，抑制电荷积蓄层16所含的金属元素向隧道绝缘层14扩散。
另外，实施方式的三维NAND闪速存储器100在电荷积蓄层16与第一层间绝缘层26a之间设置有阻挡区域22的第二区域22b。进而，在电荷积蓄层16与第二层间绝缘层26b之间，设置有阻挡区域22的第三区域22c。对于第二区域22b及第三区域22c，相对于金属元素的扩散阻挡性高，抑制电荷积蓄层16所含的金属元素经由第一层间绝缘层26a或第二层间绝缘层26b而向隧道绝缘层14扩散。
根据实施方式的三维NAND闪速存储器100，通过具备阻挡区域22，能抑制电荷积蓄层16所含的金属元素向隧道绝缘层14扩散。由此，能够实现可靠性提高的三维NAND闪速存储器100。
实施方式的三维NAND闪速存储器100在电荷积蓄层16与块绝缘层18之间设置有阻挡绝缘层20。阻挡绝缘层20包含硅(Si)及氮(N)。阻挡绝缘层20例如为氮化硅。阻挡绝缘层20防止电荷积蓄层16所含的金属元素向块绝缘层18扩散。
根据实施方式的三维NAND闪速存储器100，通过具备阻挡绝缘层20，能抑制电荷积蓄层16所含的金属元素向块绝缘层18扩散。由此，能够实现可靠性提高的三维NAND闪速存储器100。
对于实施方式的三维NAND闪速存储器100，电荷积蓄层16由阻挡区域22与阻挡绝缘层20包围，由此能够有效地抑制金属元素从电荷积蓄层16扩散。
根据存储单元具备充足的电荷积蓄量的观点，电荷积蓄层16的y方向的厚度优选为2nm以上，更优选为3nm以上。根据存储单元的微细化的观点，电荷积蓄层16的y方向的厚度优选为20nm以下，更优选为10nm以下。
从制造容易、耐氧化性高、电荷积蓄量也大的方面考虑，电荷积蓄层16优选为氮化钛或氮化钽。
从增大电荷积蓄量的观点考虑，电荷积蓄层16优选包含锰(Mn)。
根据实施方式的三维NAND闪速存储器100的制造方法，能够将阻挡区域22自对准地形成在电荷积蓄层16与隧道绝缘层14之间。因此，能够稳定地制造可靠性提高的三维NAND闪速存储器100。
在实施方式中，以作为沟道发挥功能的半导体层12被设置于被电分离的两层栅电极层10之间的存储单元阵列构造为例进行了说明。但是，三维NAND闪速存储器的存储单元阵列构造并不限定于实施方式的存储单元阵列构造。例如，也能够采用作为沟道发挥功能的半导体层贯穿板状的栅电极层并由栅电极层包围的存储单元阵列构造。
以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。例如，也可以将一个实施方式的构成物质置换或变更为其他的实施方式的构成物质。这些实施方式及其变形包含在发明的范围、宗旨内，并且包含在权利要求书所记载的发明及其等同的范围内。
Claims (18)
1.一种半导体存储装置，具备：
第一层间绝缘层及第二层间绝缘层，其沿第一方向排列；
栅电极层，其设置于所述第一层间绝缘层与所述第二层间绝缘层之间；
半导体层，其沿所述第一方向延伸且在与所述第一方向交叉的第二方向上与所述栅电极层相对向；
第一绝缘层，其设置于所述栅电极层与所述半导体层之间；
电荷积蓄层，其设置于所述栅电极层与所述第一绝缘层之间且包含金属元素；
第二绝缘层，其设置于所述栅电极层与所述电荷积蓄层之间；以及
第一区域，其设置于所述电荷积蓄层与所述第一绝缘层之间且包含锰即Mn、硅即Si和氧即O。
2.根据权利要求1所述的半导体存储装置，还具备：
第二区域，其设置于所述电荷积蓄层与所述第一层间绝缘层之间且包含锰即Mn、硅即Si和氧即O；和
第三区域，其设置于所述电荷积蓄层与所述第二层间绝缘层之间且包含锰即Mn、硅即Si和氧即O。
3.根据权利要求1或2所述的半导体存储装置，还具备：
第三绝缘层，其设置于所述第二绝缘层与所述电荷积蓄层之间且包含硅即Si及氮即N。
4.根据权利要求1所述的半导体存储装置，
所述金属元素为选自钛即Ti、钽即Ta及铝即Al中的至少一种金属元素。
5.根据权利要求1所述的半导体存储装置，
所述电荷积蓄层包含氮即N。
6.根据权利要求1所述的半导体存储装置，
所述电荷积蓄层包含锰即Mn。
7.根据权利要求1所述的半导体存储装置，
所述电荷积蓄层的第二方向上的厚度为2nm以上。
8.根据权利要求1所述的半导体存储装置，
所述电荷积蓄层的所述第二方向上的厚度比所述第一绝缘层的所述第二方向上的厚度厚。
9.根据权利要求1所述的半导体存储装置，
所述第一绝缘层包含硅即Si及氧即O。
10.根据权利要求1所述的半导体存储装置，
所述第二绝缘层包含铝即Al及氧即O。
11.根据权利要求1所述的半导体存储装置，
所述第一层间绝缘层和所述第二层间绝缘层包含硅即Si及氧即O。
12.一种半导体存储装置的制造方法，包括：
交替地反复形成第一绝缘膜和第二绝缘膜；
形成贯穿所述第一绝缘膜和所述第二绝缘膜的第一开口部；
相对于所述第一绝缘膜选择性地除去在所述第一开口部的内表面露出的所述第二绝缘膜的部分；
在除去了所述第二绝缘膜的部分形成包含金属元素的第一膜；
在所述第一膜之上形成第三绝缘膜；
在所述第一开口部内的所述第三绝缘膜之上形成半导体膜；
形成贯穿所述第一绝缘膜和所述第二绝缘膜的第二开口部；
经由所述第二开口部，相对于所述第一绝缘膜选择性地除去所述第二绝缘膜，使所述第一膜露出；
在除去了所述第二绝缘膜的部分以与所述第一膜相接的方式形成包含铜即Cu和锰即Mn的第一金属膜；
在形成了所述第一金属膜后进行第一热处理，在所述第一膜与所述第三绝缘膜之间形成包含锰即Mn的区域；
除去所述第一金属膜，在除去了所述第一金属膜的部分形成第四绝缘膜；以及
在除去了所述第一金属膜的部分的所述第四绝缘膜之上形成第二金属膜。
13.根据权利要求12所述的半导体存储装置的制造方法，
所述金属元素为选自钛即Ti、钽即Ta及铝即Al中的至少一种金属元素。
14.根据权利要求12或13所述的半导体存储装置的制造方法，
所述第一膜包含氮即N。
15.根据权利要求12所述的半导体存储装置的制造方法，包括：
在形成了所述第一金属膜之后且在所述第一热处理之前，在所述第一金属膜之上形成第五绝缘膜；和
在所述第一热处理之后，除去所述第五绝缘膜。
16.根据权利要求15所述的半导体存储装置的制造方法，包括：
在除去所述第五绝缘膜之后且除去所述第一金属膜之前，进行第二热处理，在所述第一金属膜之上形成包含锰即Mn的氧化物膜；和
在除去所述第一金属膜之前，除去所述氧化物膜。
17.根据权利要求12所述的半导体存储装置的制造方法，包括：
在形成所述第四绝缘膜之后且形成所述第二金属膜之前，进行温度比所述第一热处理的温度高的第三热处理。
18.根据权利要求12所述的半导体存储装置的制造方法，
所述第一金属膜为包含锰即Mn的膜和包含铜即Cu的膜的层叠膜。
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