CN115114221B - 基于异构多核架构的数据处理系统及方法 - Google Patents
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Abstract
本申请公开基于异构多核架构的数据处理系统，系统包括：多核处理器、FPGA以及内存模块；多核处理器与内存模块通过连接，FPGA与多核处理器与内存模块连接，其中多核处理器包括控制核、应用核以及共享内存区；FPGA根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输，FPGA包括CPU‑FPGA低速数据通路、CPU‑FPGA高速数据通路以及FPGA高带宽通路；内存模块包括控制核内存区、配置片区、应用核内存区以及FPGA内存区。本申请数据处理系统基于异构多核架构，采用模块化设计，高低速数据传输通路完全独立，极大降低了系统开发及调试难度。本申请还相应公开一种基于异构多核架构的数据处理方法。
Description
技术领域
本申请涉及航天测控技术领域，尤其涉及一种基于异构多核架构的数据处理系统及方法。
背景技术
航天器综合电子系统具有数据总量大、数据类型多样且数据准确性要求高等特点，航天器数据传输系统作为航天器综合电子系统的数据传输与处理的关键部分，需具备数据采集功能的同时还需具备高实时性处理能力及高可靠性。随着航天技术的快速发展，基于航天器综合电子系统的应用形式也越来越多样化，由此产生的数据多样性对航天器数据传输系统也提出了更高的要求。
传统的航天器数据传输系统采用的FPGA架构存储资源相对有限，在计算需保存大量数据时，数据交互带宽极大限制了FPGA并行计算优势，导致执行效率低下且开发周期过长，不利于产品的快速迭代。
而现有基于异构架构的航天器数据传输系统所处理的数据形式过于单一，无法满足数据速率多样及实时性要求，不能很好的适应航天器综合电子系统及其相似的数据传输场景，同时兼容移植性较低，不能根据需求变更进行快速裁切或切换主控。
发明内容
本申请的实施方式提供的基于异构多核架构的数据处理系统及方法，采用模块化设计，高低速数据传输通路完全独立，通路本身低耦合，可根据应用场景的不同可以进行灵活的裁切，能够覆盖现有架构下所有数据传输形式，支持各卫星测控体制下的不同传输带宽的需求。
本申请一方面提供一种基于异构多核架构的数据处理系统，包括：多核处理器、FPGA以及内存模块；所述多核处理器与所述内存模块连接，所述FPGA与所述多核处理器与所述内存模块连接，其中所述多核处理器包括控制核、应用核以及共享内存区；所述FPGA根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输，所述FPGA包括CPU-FPGA低速数据通路、CPU-FPGA高速数据通路以及FPGA高带宽通路；所述内存模块包括控制核内存区、配置片区、应用核内存区以及FPGA内存区。
进一步地，所述应用核内存区包括多个一级数据池以及应用核程序运行空间，所述应用核接收来自上位机的更新数据及重构数据后将所述更新数据及重构数据存储至所述配置片区并通知所述控制核读取所述更新数据及重构数据；所述控制核接收所述应用核的通知后从所述配置片区读取所述更新数据及重构数据，并控制所述应用核完成程序更新与控制所述FPGA完成重构。
进一步地，所述CPU-FPGA低速数据通路包括低速数传通路与低速控制通路，所述低速数传通路中的低速读/写数据区通过低速读写控制单元与多通路信息处理单元连接；所述低速控制通路中的低速控制交互单元通过低速读写控制单元与多通路信息处理单元连接。
进一步地，所述CPU-FPGA高速数据通路包括高速控制通路与高速数传通路；所述高速控制通路包括高速多通路控制单元、与所述高速多通路控制单元连接的高速控制交互单元与数据池状态交互单元以及与所述高速多通路控制单元连接的多通路信息处理单元；所述高速数传通路包括依次连接的以转发或只写模式运行的自定义IP、二级数据池、分发单元、三级同步数据池以及多通路信息处理单元。
进一步地，所述FPGA高宽带通路包括以读写模式运行的自定义IP以及与所述自定义IP连接的多通路信息处理单元。
本申请另一方面提供一种基于异构多核架构的数据处理方法，应用于前述的系统，包括步骤：
S10：控制应用核完成程序更新：启动应用核以及控制核，所述应用核接收来自上位机的
更新数据，并将所述更新数据注入所述应用核内存区的配置片区，应用核进入事件等待状态，控制核启动所述应用核的程序切换流程，读取所述配置片区内的更新数据并搬运至应用核指定启动位置，将所述应用核从事件等待状态重新唤醒完成程序更新；
S20：控制 FPGA进行重构：所述应用核接收来自上位机的FPGA重构数据，并同步注入所述配置片区；所述应用核对所述FPGA重构数据进行数据一致性维护，并通过共享外设中断方式通知所述控制核，所述控制核向所述FPGA完成FPGA重构数据的注入，所述FPGA完成重构；
S30：根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输。
进一步地，数据通路包括CPU-FPGA低速数据通路、CPU-FPGA高速数据通路以及FPGA高带宽通路；当所述待处理数据为高速率时，所述待处理数据进入CPU-FPGA高速数据通路进行控制与传输处理；当所述待处理数据为低速率时，所述待处理数据进入CPU-FPGA低速数据通路进行控制与传输处理；当所述待处理数据为FPGA数据，所述待处理数据进入FPGA高带宽通路进行控制与传输处理。
进一步地，CPU-FPGA低速数据通路包括低速控制通路与低速数传通路；CPU-FPGA高速数据通路包括高速控制通路与高速数传通路；所述FPGA高带宽通路包括以读写模式运行的自定IP以及与所述自定义IP连接的多通路信息处理单元。
进一步地，当待处理数据进入CPU-FPGA高速数据通路进行控制与处理时，由所述多通路信息处理单元主控，自定义IP进入只写模式，应用核维护一级数据池为乒乓数据池状态，并定时通过数据池状态交互单元向多通路信息处理单元报告所述一级数据池状态，所述多通路信息处理单元判断自身数据满足需求时向高速多通路控制单元报告需求通路，并启动自定义IP直接读取一级数据池中的数据至分发单元，数据在三级同步数据池进行数据同步后进入相应通路数据处理单元。
进一步地，当所述待处理数据进入CPU-FPGA高速数据通路进行控制与处理时，由所述应用核主控，自定义IP进行转发模式，一级数据池中的数据通过自定义IP直接写入分发单元的二级数据池，分发单元根据高速多通路控制单元输出的通路指令，将二级数据池中的数据搬运至三级同步数据池并进行数据同步后进入多通路信息处理单元。
进一步地，当所述待处理数据进入CPU-FPGA低速数据通路进行控制与处理时，所述应用核将FPGA下行低速率数据接收至数据池，在应用核空闲时写入低速读/写数据区，同时向低速控制交互单元发出共享外设中断以通知多通路信息处理单元进行数据读取；上行数据由FPGA写入低速读/写数据区，低速控制交互单元同步产生中断信号通知应用核，所述应用核通过UDP服务器完成数据的转发。
进一步地，当所述待处理数据进入FPGA高带宽通路时，所述自定义IP进入读写模式；所述应用核向多通路信息处理单元报告一级数据池状态，所述多通路信息处理单元根据自身数据需求，向自定义IP发出数据请求，所述自定义IP接收到数据请求后从FPGA内存区读取数据存入自定义IP内部并进行跨时钟数据同步，同步后的数据送入多通路信息处理单元。
本申请相比于现有技术具有如下有益效果：
（1）采用模块化设计，高低速数据传输通路完全独立，通路本身低耦合，可根据应用场景的不同可以进行灵活的裁切，在高速场景下可省略低速通路（反之亦然），降低了系统复杂度，带来资源量、功耗同比下降等诸多优势；在复杂应用场景下，高低速多通路极低的耦合度极大降低了系统开发及调试难度，压缩了研发周期;
（2）提供CPU、FPGA多方控制模式以及多模式通信形式，数据传输控制可根据需求独立选择，FPGA与CPU均可作为数据主控方进行多端通信；用于扩展FPGA存储资源的通路以及高速通路实现服用，模式选择参数化，实现FPGA资源灵活利用;
（3）相较于现有方法扩展性及兼容性都具有较大范围的提升，可作为平台性系统扩展移植，针对基于异构架构的数据处理系统提供了一套完备的数据处理方式，使产品开发可以将聚焦于算法迭代层面，大大降低产品开发成本。
附图说明
图1为本申请一实施方式提供的基于异构多核架构的系统架构示意图；
图2为本申请一实施方式提供的基于异构多核架构的系统具体结构示意图；
图3为本申请一实施方式提供的基于异构多核架构数据处理方法流程图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都应当属于本申请保护的范围。
以下将结合说明书附图和具体实施方式对本申请做进一步详细说明。
应理解，本申请实施方式中的多核架构即为结合两种或多种不同类型的中央处理器(Central Processing Unit，简称为“CPU”)或控制器架构的芯片。异构体现为架构体系下具有主从结构的不同结构处理模块，主核负责资源分配、任务调度以及对从核的管理；从核负责具体任务的执行。本申请提供ARM-FPGA异构体系下各核心带宽按需动态调整、控制权按需分配的一种数据处理方法及系统，其中FPGA为现场可编程逻辑门阵列（FieldProgrammable GateArrays，简称为“FPGA”），多核处理器指ARM架构CPU及其外部高速缓冲及总线等外围设备。
所谓异构多核架构包含两个部分：其一为同构双核架构的双ARM的控制核与应用核，其二为FPGA，这两部分共同组成异构多核架构系统。请参阅图1，图1为本申请实施方式提供的基于异构多核架构的数据处理系统结构示意图。所述系统包括多核处理器、FPGA以及内存模块；多核处理器与所述内存模块连接，FPGA与所述多核处理器与所述内存模块连接。其中多核处理器包括控制核、应用核以及共享内存区；FPGA根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输，FPGA包括CPU-FPGA低速数据通路、CPU-FPGA高速数据通路以及FPGA高带宽通路，每条通路由其对应的1-n条通道组成。内存模块包括控制核内存区、配置片区、应用核内存区以及FPGA内存区。
请一并参阅图2，图2为本申请一实施方式提供的基于异构多核架构的系统具体结构示意图。应用核内存区包括多个一级数据池以及应用核程序运行空间，应用核程序运行空间用于为应用核的程序运行提供内存空间。应用核接收来自上位机的更新数据及重构数据后将更新数据及重构数据存储至配置片区；控制核接收应用核的通知后从所述配置片区读取所述更新数据及重构数据，并控制所述应用核完成程序更新与控制FPGA完成重构。控制核程序运行空间为控制核的程序运行提供内存空间。
CPU-FPGA低速数据通路包括低速控制通路与低速数传通路，低速数传通路中的低速读/写数据区通过低速读写控制单元与多通路信息处理单元连接；所述低速控制通路中的低速控制交互单元通过低速读写控制单元与多通路信息处理单元连接。
FPGA高宽带通路包括以读写模式运行的自定义IP以及与所述自定义IP连接的多通路信息处理单元，其IP指设计中的具有知识产权的软核（Intellectual Property，简称为“IP”）；
CPU-FPGA高速数据通路包括高速控制通路与高速数传通路；所述高速控制通路包括高速多通路控制单元、与所述高速多通路控制单元连接的高速控制交互单元与数据池状态交互单元以及与所述高速多通路控制单元连接的多通路信息处理单元；所述高速数传通路包括依次连接的以转发或只写模式运行的自定义IP、二级数据池、分发单元、三级同步数据池以及多通路信息处理单元。
图3为本申请实施方式提供的基于异构多核架构数据处理方法流程图，所述方法包括步骤：
S10：控制应用核完成程序更新：启动应用核以及控制核，所述应用核接收来自上位机的
更新数据，并将所述更新数据注入配置片区，应用核进入事件等待状态，控制核启动所述应用核的程序切换流程，读取所述配置片区内的更新数据并搬运至应用核指定启动位置，将所述应用核从事件等待状态重新唤醒完成程序更新；
S20：控制 FPGA进行重构：所述应用核接收来自上位机的FPGA重构数据，并同步注入所述配置片区；所述应用核对所述FPGA重构数据进行数据一致性维护，并通过共享外设中断方式通知所述控制核，所述控制核向所述FPGA完成FPGA重构数据的注入，所述FPGA完成重构；
在步骤S20中，在所述控制核向所述FPGA完成FPGA重构数据的注入前，还包括按照FPGA配置文件需求启动AES/HMAC引擎。
此时的更新数据相对独立于FPGA，FPGA只作为数据的使用方，控制由应用核与控制核完成，应用核与控制核的事件触发机制通过共享外设中断实现，即中断互斥。如此实现公共资源的单独访问，保证在应用核运行的应用程序与在控制核运行控制程序软件系统的稳定运行，保证了数据及指令的准确性，相较于一般共享内存的数据传递方式更为高效稳定。同时由于共享内存区的存在，在出现数据实时性异常时，本系统提供的应用核与控制核的共享内存区的数据一致性维护手段，保证了实时数据的准确获取。
S30：根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输。
具体地，所述数据通路包括CPU-FPGA低速数据通路、CPU-FPGA高速数据通路以及FPGA高带宽通路。当所述待处理数据为高速率时，所述待处理数据进入CPU-FPGA高速数据通路进行控制与传输处理；当所述待处理数据为低速率时，所述待处理数据进入CPU-FPGA低速数据通路进行控制与传输处理；当所述待处理数据为FPGA数据，所述待处理数据进入FPGA高带宽通路进行控制与传输处理。
在业务量的增加的情况下应用核性能会减少，如果在裸核的情况下，任务调度时间粒度大，此时需要FPGA获取一部分数据控制权来减轻CPU压力。在此模式下，当待处理数据进入CPU-FPGA高速数据通路进行控制与处理时，由所述多通路信息处理单元主控，自定义IP进入只写模式。应用核维护一级数据池为乒乓数据池状态，并定时通过数据池状态交互单元向多通路信息处理单元报告所述一级数据池状态，所述多通路信息处理单元判断自身数据满足需求时向高速多通路控制单元报告需求通路，并启动自定义IP直接读取一级数据池中的数据至分发单元，数据在三级同步数据池进行数据同步后进入相应通路数据处理单元。本方式的控制方式简单，能够节省FPGA资源，减少软件开发周期，适合数据转发量巨大的情况。对于本模式应用核仅需在一级数据池满空时向多通路信息处理单元报告相应数据，其余时刻应用核脱离控制。FPGA控制逻辑根据多通路信息处理单元需求进行相应的DDR读取。
另一实施方式中，在对FPGA资源量要求低，数据控制集成要求较高时，当所述待处理数据进入CPU-FPGA高速数据通路进行控制与处理时，由所述应用核主控，自定义IP进行转发模式。一级数据池中的数据通过自定义IP从一级数据池直接写入分发单元的二级数据池，分发单元根据高速多通路控制单元输出的通路指令，将二级数据池中的数据搬运至三级同步数据池并进行数据同步后进入多通路信息处理单元。
对于本模式，自定义IP初始传输启动由应用核以及FPGA双方控制，应用核定时通过中断配合高速控制交互单元向多通路信息处理单元报告一级数据池数据量，当所述数据池中数据量达到阈值时，多通路信息处理单元向分发模块及高速控制交互单元发送通路仲裁结果，高速控制交互单元根据结果发出共享外设中断来向应用核进行通路数据请求。应用核接收此中断再次判断一级数据池数据量，满足传输标准时，自定义IP启动数据搬运。数据搬运启动后，多通路信息处理单元脱离数据控制，仅通过高速控制交互单元向应用核提供通路类型，由应用核完全主控数据搬运。自定义IP的传输启动及传输状态通过中断形式向应用核报告。多通路请求来源于对多通路信息处理单元的输出的仲裁结果，所述结果同步送入三级同步数据池及通过高速控制通路报告应用核，形成内部控制回环。应用核将一级数据池数据量定时报告PC，实现数据控制外环，两级回环控制配合完成本申请系统速率自适应的高速数据转发通路。
本申请中高速数据通路通过三级缓冲的形式，实现了PC-CPU-FPGA的实时数据处理，FPGA作为数据源参与部分控制，双ARM的控制核与应用核作为主控进行数据维护和调度，不同应用形式下可进行参数化通路切换。数据传输核心引擎均采用FPGA自定义IP，该IP具备转发、只写两种模式，转发模式由应用核和FPGA参与控制，只写模式由FPGA完全获取控制权。
在一个实施方式中，当所述待处理数据进入CPU-FPGA低速数据通路进行控制与处理时，所述应用核将低速率数据接收至一级数据池，在应用核空闲时写入低速读/写数据区，同时向低速控制交互单元发出共享外设中断以通知FPGA进行数据读取；上行数据由FPGA写入低速读/写数据区，低速控制交互单元同步产生中断信号通知应用核，所述应用核通过UDP服务器完成数据的转发。
在一个实施方式中，当所述待处理数据进入FPGA高带宽通路时，所述自定义IP进入读写模式；所述应用核向多通路信息处理单元报告一级数据池状态，所述多通路信息处理单元根据自身数据需求，向自定义IP发出数据请求，所述自定义IP接收到数据请求后从FPGA内存区读取数据存入自定义IP内部并进行跨时钟数据同步，同步后的数据送入多通路信息处理单元。
本申请提供基于异构多核架构的数据处理系统及方法，相较于现有技术，具有如下有益效果：
（1）采用模块化设计，高低速数据传输通路完全独立，通路本身低耦合，根据应用场景的不同可以进行灵活的裁切，在高速场景下可省略低速通路（反之亦然），降低了系统复杂度，带来资源量、功耗同比下降等诸多优势；在复杂应用场景下，高低速多通路极低的耦合度极大降低了系统开发及调试难度，压缩了研发周期;
（2）提供CPU、FPGA多方控制模式以及多模式通信形式，数据传输控制可根据需求独立选择，FPGA与CPU均可作为数据主控方进行多端通信；用于扩展FPGA存储资源的通路以及高速通路实现服用，模式选择参数化，实现FPGA资源灵活利用;
（3）相较于现有方法扩展性及兼容性都具有较大范围的提升，可作为平台性系统扩展移植，针对基于异构架构的数据处理系统提供了一套完备的数据处理方式，使产品开发可以将聚焦于算法迭代层面，大大降低产品开发成本。
虽然本申请已以较佳实施方式揭示如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围的情况下，都可利用上述揭示的技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施方式。因此，凡是未脱离本申请技术方案的内容，依据本申请技术实质对以上实施方式所做的任何简单修改、等同变化及修饰，均应落在本申请技术方案保护的范围内。
Claims (11)
1.一种基于异构多核架构的数据处理系统，其特征在于，包括多核处理器、FPGA以及内存模块；所述多核处理器与所述内存模块连接，所述FPGA与所述多核处理器与所述内存模块连接，其中所述多核处理器包括控制核、应用核以及共享内存区；所述FPGA根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输，所述FPGA包括CPU-FPGA低速数据通路、CPU-FPGA高速数据通路以及FPGA高带宽通路；所述内存模块包括控制核内存区、配置片区、应用核内存区以及FPGA内存区，所述应用核内存区包括多个一级数据池以及应用核程序运行空间，所述应用核接收来自上位机的更新数据及重构数据后将所述更新数据及重构数据存储至所述配置片区并通知所述控制核读取所述更新数据及重构数据；所述控制核接收所述应用核的通知后从所述配置片区读取所述更新数据及重构数据，并控制所述应用核完成程序更新与控制所述FPGA完成重构。
2.根据权利要求1所述的系统，其特征在于，所述CPU-FPGA低速数据通路包括低速数传通路与低速控制通路，所述低速数传通路中的低速读/写数据区通过低速读写控制单元与多通路信息处理单元连接；所述低速控制通路中的低速控制交互单元通过低速读写控制单元与多通路信息处理单元连接。
3.根据权利要求1所述的系统，其特征在于，所述CPU-FPGA高速数据通路包括高速控制通路与高速数传通路；所述高速控制通路包括高速多通路控制单元、与所述高速多通路控制单元连接的高速控制交互单元与数据池状态交互单元以及与所述高速多通路控制单元连接的多通路信息处理单元；所述高速数传通路包括依次连接的以转发或只写模式运行的自定义IP、二级数据池、分发单元、三级同步数据池以及多通路信息处理单元。
4.根据权利要求1所述的系统，其特征在于，所述FPGA高宽带通路包括以读写模式运行的自定义IP以及与所述自定义IP连接的多通路信息处理单元。
5.一种基于异构多核架构的数据处理方法，应用于权利要求1-4任一所述的系统，其特征在于，包括步骤：
S10：控制应用核完成程序更新：启动应用核以及控制核，所述应用核接收来自上位机的更新数据，并将所述更新数据注入所述配置片区，所述应用核进入事件等待状态，控制核启动所述应用核的程序切换流程，读取所述配置片区内的更新数据并搬运至应用核指定启动位置，将所述应用核从事件等待状态重新唤醒完成程序更新；
S20：控制FPGA进行重构：所述应用核接收来自上位机的FPGA重构数据，并同步注入所述配置片区；所述应用核对所述FPGA重构数据进行数据一致性维护，并通过共享外设中断方式通知所述控制核，所述控制核向所述FPGA完成FPGA重构数据的注入，所述FPGA完成重构；
S30：根据待处理数据的速率，选择对应带宽数据通路完成相应带宽数据传输。
6.根据权利要求5所述的方法，其特征在于，所述数据通路包括CPU-FPGA低速数据通路、CPU-FPGA高速数据通路以及FPGA高带宽通路；当所述待处理数据为低速率时，所述待处理数据进入CPU-FPGA低速数据通路进行控制与传输处理；当所述待处理数据为高速率时，所述待处理数据进入CPU-FPGA高速数据通路进行控制与传输处理；当所述待处理数据为FPGA数据，所述待处理数据进入FPGA高带宽通路进行控制与传输处理。
7.根据权利要求6所述的方法，其特征在于，所述CPU-FPGA低速数据通路包括低速控制通路与低速数传通路；所述CPU-FPGA高速数据通路包括高速控制通路与高速数传通路；所述FPGA高带宽通路包括以读写模式运行的自定义 IP以及与所述自定义IP连接的多通路信息处理单元。
8.根据权利要求7所述的方法，其特征在于，当所述待处理数据进入CPU-FPGA高速数据通路进行控制与处理时，由所述多通路信息处理单元主控，自定义IP进入只写模式，应用核维护一级数据池为乒乓数据池状态，并定时通过数据池状态交互单元向多通路信息处理单元报告所述一级数据池状态，所述多通路信息处理单元判断自身数据满足需求时向高速多通路控制单元报告需求通路，并启动自定义IP直接读取一级数据池中的数据至分发单元，数据在三级同步数据池进行数据同步后进入相应通路数据处理单元。
9.根据权利要求7所述的方法，其特征在于，当所述待处理数据进入CPU-FPGA高速数据通路进行控制与处理时，由所述应用核主控，自定义IP进行转发模式，一级数据池中的数据通过自定义IP直接写入分发单元的二级数据池，分发单元根据高速多通路控制单元输出的通路指令，将二级数据池中的数据搬运至三级同步数据池进行数据同步后进入多通路信息处理单元。
10.根据权利要求7所述的方法，其特征在于，当所述待处理数据进行入CPU-FPGA低速数据通路进行控制与处理时，所述应用核将低速率数据接收至一级数据池，在应用核空闲时写入低速读/写数据区，同时向低速控制交互单元发出共享外设中断以通知多通路信息处理单元进行数据读取；上行数据由多通路信息处理单元写入低速读/写数据区，低速控制交互单元同步产生中断信号通知应用核，所述应用核通过UDP服务器完成数据的转发。
11.根据权利要求7所述的方法，其特征在于，当所述待处理数据进入FPGA高带宽通路时，所述自定义IP进入读写模式；所述应用核向多通路信息处理单元报告一级数据池状态，所述多通路信息处理单元根据自身数据需求，向自定义IP发出数据请求，所述自定义IP接收到数据请求后从FPGA内存区读取数据存入自定义IP内部并进行跨时钟数据同步，同步后的数据送入多通路信息处理单元。
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2022
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