CN115084165B - 阵列基板、显示面板和显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板、显示面板和显示装置，该阵列基板包括衬底，有源层和多层金属层，阵列基板中形成有多个像素电路，像素电路包括驱动晶体管、第一初始化晶体管和第二初始化晶体管；多层金属层至少包括沿第一方向延伸的第一金属走线和沿第二方向延伸的第二金属走线，第一金属走线和第二金属走线位于不同层，第一初始化晶体管连接于第一金属走线和驱动晶体管的栅极之间，用于将第一金属走线上的第一初始化电压传输至驱动晶体管的栅极；第二初始化晶体管连接于第二金属走线和发光元件之间，用于将第二金属走线上的第二初始化电压传输至发光元件。本发明提供的技术方案能够提高驱动电流的稳定性，以改善显示亮度的均一性和显示色偏的问题。

Description

阵列基板、显示面板和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示面板和显示装置。
背景技术
随着显示技术的发展，人们对于显示装置的性能要求越来越高。
目前，显示面板中的像素电路普遍存在漏电问题，这将引起显示亮度的变化，导致人眼容易识别到显示画面的异常现象，影响了显示装置的显示效果。
发明内容
本发明提供了一种阵列基板、显示面板和显示装置，以改善显示画面的显示效果。
根据本发明的一方面，提供了一种阵列基板，包括：衬底；
层叠设置于所述衬底一侧的有源层和多层金属层，所述阵列基板中形成有多个像素电路，所述像素电路包括驱动晶体管、第一初始化晶体管和第二初始化晶体管；
其中，所述多层金属层至少包括沿第一方向延伸的第一金属走线和沿第二方向延伸的第二金属走线，所述第一金属走线和所述第二金属走线位于不同层，所述第一初始化晶体管连接于所述第一金属走线和所述驱动晶体管的栅极之间，用于将所述第一金属走线上的第一初始化电压传输至所述驱动晶体管的栅极，所述第二初始化晶体管连接于所述第二金属走线和发光元件之间；所述第二初始化晶体管用于将所述第二金属走线上的第二初始化电压传输至发光元件；所述第一方向和所述第二方向相交，且均垂直于所述阵列基板的厚度方向。
可选地，所述第一金属走线包括呈多列排布的第一子金属走线和第二子金属走线，其中，每个所述第一子金属走线呈一列设置，多个所述第二子金属走线呈一列排布；
所述第一初始化晶体管连接于所述第一子金属走线和所述驱动晶体管的栅极之间；
所述第二初始化晶体管连接所述第二子金属走线。
可选地，所述第二子金属走线和所述第一子金属走线连接形成网状；或者所述第二子金属走线和所述第一子金属走线绝缘设置。
可选地，所述第一金属走线的一端连接所述第二金属走线，所述第一金属走线的另一端连接所述第一初始化晶体管和所述第二初始化晶体管；所述第一初始化晶体管和所述第二初始化晶体管经所述第一金属走线间接连接至所述第二金属走线；所述第二初始化电压复用为所述第一初始化电压。
可选地，所述多层金属层还包括第三金属走线和第四金属走线，分别为第一扫描线和第二扫描线；所述第三金属走线和所述第四金属走线均沿第二方向延伸，所述第二金属走线在所述衬底上的垂直投影位于所述第三金属走线在所述衬底上的垂直投影和所述第四金属走线在所述衬底上的垂直投影之间；所述第三金属走线与所述有源层交叠形成所述第一初始化晶体管，所述第四金属走线与所述有源层交叠形成所述第二初始化晶体管；
或者，所述第三金属走线包括第一主体部和第一分支部，所述第四金属走线包括第二主体部和第二分支部，所述第一主体部和所述第二主体部沿第二方向延伸，所述第一分支部和所述第二分支部沿第一方向延伸，所述第一分支部与所述有源层交叠形成所述第一初始化晶体管，所述第二主体部与所述有源层交叠形成所述第二初始化晶体管；
优选地，第n行所述像素电路对应的所述第四金属走线复用为第n+1行所述像素电路对应的所述第三金属走线，其中，n为大于或等于1的整数。
可选地，所述像素电路还包括第一漏电补偿晶体管和第二漏电补偿晶体管，所述第一漏电补偿晶体管的第二极与所述驱动晶体管的栅极连接，所述第一漏电补偿晶体管的第一极与所述第二漏电补偿晶体管的第二极连接，所述第二漏电补偿晶体管的第一极与所述第一初始化晶体管连接；
所述多层金属层包括第一金属层、第二金属层和第三金属层，所述第一金属层包括所述驱动晶体管的栅极，所述第二金属层包括所述第二金属走线，所述第三金属层包括所述第一金属走线。
可选地，所述多层金属层还包括第五金属走线，所述第五金属走线为第三扫描线，且与所述第一金属走线和所述第二金属走线均不同层设置；
所述第五金属走线在所述衬底上的垂直投影位于所述第二金属走线在所述衬底上的垂直投影的一侧，且不交叠，所述第五金属走线与所述有源层交叠分别形成所述第一漏电补偿晶体管和所述第二漏电补偿晶体管。
可选地，所述像素电路还包括第一存储电容，所述第一存储电容连接于所述第二金属走线和所述第二漏电补偿晶体管的第二极之间；所述第二金属走线与所述有源层交叠形成所述第一存储电容。
可选地，所述多层金属层还包括沿第二方向延伸的第六金属走线和第七金属走线，分别为第四扫描线和第五扫描线；所述第六金属走线与所述有源层交叠分别形成数据写入晶体管和阈值补偿晶体管，所述第七金属走线与所述有源层交叠分别形成第一发光控制晶体管和第二发光控制晶体管。
可选地，所述多层金属层还包括沿第二方向延伸的第五金属走线，所述第五金属走线为第三扫描线；所述第二金属走线在所述衬底上的垂直投影位于所述第五金属走线在所述衬底上的垂直投影和所述第六金属走线在所述衬底上的垂直投影之间；或者，所述第五金属走线在所述衬底上的垂直投影位于所述第二金属走线在所述衬底上的垂直投影和所述第六金属走线在所述衬底上的垂直投影之间；
优选地，所述第五金属走线在所述衬底上的垂直投影位于所述第二金属走线在所述衬底上的垂直投影靠近所述驱动晶体管的栅极在所述衬底上的垂直投影一侧。
可选地，所述像素电路还包括第一电压写入控制晶体管，所述第一电压写入控制晶体管和所述数据写入晶体管串联连接于所述数据线和所述驱动晶体管的第一极之间；
形成所述数据写入晶体管的所述有源层沿第一方向延伸并与所述第五金属走线交叠，且通过过孔与数据线连接，所述第五金属走线与所述有源层交叠形成所述第一电压写入控制晶体管；
优选地，所述第六金属走线上的扫描信号的扫描频率与所述第一初始化晶体管栅极接入的扫描信号、以及所述第二初始化晶体管栅极接入的扫描信号的扫描频率均高于预设高扫描频率。
可选地，所述像素电路还包括第二电压写入控制晶体管，所述第二电压写入控制晶体管连接于所述驱动晶体管的第二极和所述第二漏电控制晶体管的第二极之间；
与所述第二金属走线交叠的所述有源层沿第一方向延伸并与所述第五金属走线交叠，形成所述第二电压写入控制晶体管。
可选地，第一初始化电压小于或等于所述第二初始化电压。
根据本发明的另一方面，提供了一种显示面板，包括本发明任意实施例所提供的阵列基板。
根据本发明的另一方面，提供了一种显示装置，包括本发明任意实施例所提供的显示面板。
本发明实施例提供的技术方案，在衬底上层叠设置有源层和多层金属层，其中，多层金属层至少包括沿第一方向延伸的第一金属走线和沿第二方向延伸的第二金属走线，第一金属走线和第二金属走线位于不同层，第一初始化晶体管连接于第一金属走线和驱动晶体管的栅极之间，用于将第一金属走线上的第一初始化电压传输至驱动晶体管的栅极，第二初始化晶体管连接于第二金属走线和发光元件之间；第二初始化晶体管用于将第二金属走线上的第二初始化电压传输至发光元件。本发明实施例提供的技术方案通过不同层设置的第一金属走线和第二金属走线可以分别向对应的第一初始化晶体管和第二初始化晶体管提供相应的初始化电压，以调节驱动晶体管栅极和发光元件阳极的电位状态，从而提高驱动电流的稳定性，以改善显示亮度的均一性和显示色偏的问题。此外，通过在有限的版图空间内设置第一金属走线和第二金属走线不同层，可以提高版图空间利用率，优化版图结构，有利于提高显示PPI。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板的俯视结构示意图；
图2为本发明实施例提供的一种阵列基板的剖面结构示意图；
图3为本发明实施例提供的一种像素电路的结构示意图；
图4为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图5为本发明实施例提供的另一种像素电路的结构示意图；
图6为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图7为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图8为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图9为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图10为本发明实施例提供的一种像素电路的驱动时序波形图；
图11为本发明实施例提供的另一种像素电路的驱动时序波形图；
图12为本发明实施例提供的另一种像素电路的结构示意图；
图13为本发明实施例提供的另一种像素电路的驱动时序波形图；
图14为本发明实施例提供的另一种像素电路的驱动时序波形图；
图15为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图16为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图17为本发明实施例提供的另一种像素电路的结构示意图；
图18为本发明实施例提供的另一种阵列基板的结构示意图；
图19为本发明实施例提供的另一种阵列基板的结构示意图；
图20为本发明实施例提供的另一种阵列基板的结构示意图；
图21为本发明实施例提供的另一种阵列基板的结构示意图；
图22为本发明实施例提供的另一种阵列基板的结构示意图；
图23为本发明实施例提供的另一种像素电路的结构示意图；
图24为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图25为本发明实施例提供的另一种像素电路的结构示意图；
图26为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图27为本发明实施例提供的另一种像素电路的结构示意图；
图28为本发明实施例提供的另一种阵列基板的俯视结构示意图；
图29为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本发明实施例提供的一种阵列基板的俯视结构示意图，图2为本发明实施例提供的一种阵列基板的剖面结构示意图，具体可为图1所述阵列基板沿剖线AA’剖切得到的剖面结构；图3为本发明实施例提供的一种像素电路的结构示意图，参考图1-图3，本发明实施例提供的阵列基板包括：衬底21；层叠设置于衬底21一侧的有源层10和多层金属层，阵列基板中形成有多个像素电路，像素电路包括驱动晶体管T1、第一初始化晶体管T2和第二初始化晶体管T3。
其中，多层金属层至少包括沿第一方向延伸的第一金属走线11和沿第二方向延伸的第二金属走线12，第一金属走线11和第二金属走线12位于不同层，第一初始化晶体管T2连接于第一金属走线11和驱动晶体管T1的栅极之间，用于将第一金属走线11上的第一初始化电压Vref1传输至驱动晶体管T1的栅极，第二初始化晶体管T3连接于第二金属走线12和发光元件D1之间；第二初始化晶体管T3用于将第二金属走线12上的第二初始化电压Vref2传输至发光元件D1；第一方向和第二方向相交，且均垂直于阵列基板的厚度方向。
具体地，衬底21可以用于为阵列基板提供保护和支撑的作用，其中，衬底21可以是聚酰亚胺(PI)、聚萘二甲酸乙二醇酯(PEN)或者聚对苯二甲酸乙二醇酯(PET)等材料形成的柔性衬底，也可以为玻璃等材料形成硬质衬底。在衬底21一侧依次设置有有源层10和多层金属层，多层金属层之间通过绝缘层相互隔离，例如，多层金属层包括第一金属层M1、第二金属层M2和第三金属层M3，有源层10与第一金属层M1之间设置有第一层间绝缘层22，第一金属层M1与第二金属层M2之间设置有第二层间绝缘层23，第二金属层M2与第三金属层M3之间设置有第三层间绝缘层24，在第三金属层M3远离衬底21一侧还设置有第四层间绝缘层25。其中，有源层10可以由多晶硅、金属氧化物等材料形成。
阵列基板上形成有多个像素电路，用于产生驱动电流，以驱动与像素电路连接的发光元件D1发光。像素电路至少由薄膜晶体管形成，薄膜晶体管至少包括驱动晶体管T1、第一初始化晶体管T2和第二初始化晶体管T3，其中，第一初始化晶体管T2用于对驱动晶体管T1的栅极电位进行初始化，第二初始化晶体管T3用于对发光元件D1的阳极电位进行初始化。这里，数据线Data上的数据电压通过数据写入晶体管T4、驱动晶体管T1和阈值补偿晶体管T5写入至驱动晶体管T1的栅极，并存储在存储电压Cst上，实现数据写入以及阈值补偿功能，当第一发光控制晶体管T6和第二发光控制晶体管T7导通时，驱动晶体管T1产生驱动电流，驱动发光元件D1发光。
在本实施例中，第一初始化电压Vref1由第一金属走线11提供，第二初始化电压Vref2由第二金属走线12提供，其中第一金属走线11沿第一方向延伸，第二金属走线12沿第二方向延伸。这里，第一方向可以是Y方向，第二方向可以是X方向，X方向和Y方向均垂直于阵列基板的厚度方向(即Z方向)。结合图1和图2，第一金属走线11和第二金属走线12分别由多层金属层中的不同层金属形成，例如，第一金属走线11位于第三金属层M3，第二金属走线12位于第二金属层M2，第一金属走线11向第一初始化晶体管T2传输第一初始化电压Vref1，第二金属走线12向第二初始化晶体管T3传输第二初始化电压Vref2。由此可以通过不同层设置的第一金属走线11和第二金属走线12分别向驱动晶体管T1的栅极和发光元件D1的阳极提供对应的初始化电压，以加强对驱动晶体管T1的阈值补偿效果，提高驱动电流的均一性，以及降低发光元件D1的寄生电容对驱动电流的影响，以减小色偏问题。同时，还能够优化版图结构，有利于提高版图的空间利用率，提高显示PPI。
当然，第一金属走线11和第二金属走线12还可以向驱动晶体管T1的栅极和发光元件D1的阳极提供相同的初始化电压，通过驱动时序控制该像素电路，以加强对驱动晶体管T1的阈值补偿效果，提高驱动电流的均一性，以及降低发光元件D1的寄生电容对驱动电流的影响，以减小色偏问题，其具体工作原理将在以下实施例中进行描述。
本发明实施例提供的技术方案，在衬底上层叠设置有源层和多层金属层，其中，多层金属层至少包括沿第一方向延伸的第一金属走线和沿第二方向延伸的第二金属走线，第一金属走线和第二金属走线位于不同层，第一初始化晶体管连接于第一金属走线和驱动晶体管的栅极之间，用于将第一金属走线上的第一初始化电压传输至驱动晶体管的栅极，第二初始化晶体管连接于第二金属走线和发光元件之间；第二初始化晶体管用于将第二金属走线上的第二初始化电压传输至发光元件。本发明实施例提供的技术方案通过不同层设置的第一金属走线和第二金属走线可以分别向对应的第一初始化晶体管和第二初始化晶体管提供相应的初始化电压，以调节驱动晶体管栅极和发光元件阳极的电位状态，从而提高驱动电流的稳定性，以改善显示亮度的均一性和显示色偏的问题。此外，通过在有限的版图空间内设置第一金属走线和第二金属走线不同层，可以提高版图空间利用率，优化版图结构，有利于提高显示PPI。
继续参考图1，第一金属走线11包括呈多列排布的第一子金属走线111和第二子金属走线112，其中，每个第一子金属走线111呈一列设置，多个第二子金属走线112呈一列排布；第一初始化晶体管T2连接于第一子金属走线111和驱动晶体管T1的栅极之间；第二初始化晶体管T3连接第二子金属走线112。
其中，多层金属层还包括第三金属走线13和第四金属走线14，第三金属走线13和第四金属走线14可以均位于第一金属层，第三金属走线13与有源层10交叠形成第一初始化晶体管T2，第四金属走线14与有源层10交叠形成第二初始化晶体管T3。这里，第三金属走线13与有源层10交叠形成的晶体管用于本行像素电路相邻的上一行像素电路中的第二初始化晶体管T3。
具体地，单条第一子金属走线111沿第一方向呈一列排列，多条第二子金属走线112沿第一方向呈一列排布，第一子金属走线111和第二子金属走线112相互绝缘。第一初始化晶体管T2的一端与第一子金属走线111连接，另一端与驱动晶体管T1的栅极连接，第一子金属走线111用于向第一初始化晶体管T2提供第一初始化电压Vref1。第二初始化晶体管T3的一端与第二子金属走线112的一端连接，第二子金属走线112的另一端与第二金属走线12连接，第二初始化晶体管T3的另一端与发光元件D1的阳极连接，这里，第二子金属走线112起到转接的作用，以将第二金属走线12提供的第二初始化电压Vref2传输至第二初始化晶体管T3的一端。
由于第一金属走线11和第二金属走线12不同层，因此第一金属走线11上的第一初始化电压Vref1和第二金属走线12上的第二初始化电压Vref2可以不同。示例性地，在本实施例中，第一初始化电压Vref1可以小于第二初始化电压Vref2。由于第一初始化电压Vref1较小，能够将驱动晶体管T1的栅极电压拉至较低电位，使得驱动晶体管T1的栅极电位完全复位，针对不同的像素电路，能够保证数据电压能够完全写入至驱动晶体管T1的栅极，从而加强对驱动晶体管T1的阈值补偿效果，有利于改善驱动电流的均一性，改善残影问题。在对发光元件D1阳极初始化时，适当提高第二初始化电压Vref2，能够减小发光元件D1的寄生电容对驱动电流的影响，从而有利于减少亮度偏差引起的色偏问题。
进一步地，图4为本发明实施例提供的另一种阵列基板的俯视结构示意图，具体示出了阵列像素电路的部分结构，结合图1和图4，第一子金属走线111沿Y方向延伸，并与上下行对应的像素电路的第一子金属走线111连接在一起，形成竖线，每个第一子金属走线111均呈一列排布。第二金属走线12沿X方向延伸，并与左右列对应的像素电路的第二金属走线12连接在一起，形成横线。第二子金属走线112沿Y方向延伸，并与第二金属走线12连接，通过有源层10连接至第二初始化晶体管T3，由此多个第二子金属走线112呈一列排布。其中，单个像素电路的具体结构如虚线框内所示。
在本实施例中，上下相邻两行像素电路对应的第三金属走线13或第四金属走线14可以共用，即第n行像素电路对应的第四金属走线14可以复用为第n+1行像素电路对应的第三金属走线13。例如，第n行像素电路的第四金属走线14与第n+1行像素电路的第三金属走线13重合。也即第n行的第二扫描线用作第n+1行的第一扫描线，由于节省版图空间，形成较高的PPI。
图5为本发明实施例提供的另一种像素电路的结构示意图，参考图5，像素电路还包括第一漏电补偿晶体管T8和第二漏电补偿晶体管T9，第一漏电补偿晶体管T8连接于驱动晶体管T1的栅极和第二漏电补偿晶体管T9的第二极之间，第二漏电补偿晶体管T9的第一极与第一初始化晶体管T2连接。其中，第一漏电补偿晶体管T8和第二漏电补偿晶体管T9的栅极连接同一扫描线，用于在数据写入完成时，关断驱动晶体管T1的漏电路径，降低漏电流，保持驱动晶体管T1的栅极电位稳定。
继续参考图5，像素电路还包括第一存储电容C1，第一存储电容C1与第二漏电补偿晶体管T9的第二极连接，用于存储第二漏电补偿晶体管T9的第二极的电位。具体地，当第一漏电补偿晶体管T8由导通变为关断时，第一漏电补偿晶体管T8的栅极与驱动晶体管T1的栅极之间的寄生电容发生耦合作用，将驱动晶体管T1的栅极电位耦合，使得驱动晶体管T1的栅极电位与第一漏电补偿晶体管T8第一极电位相近(驱动晶体管T1的栅极与第一漏电补偿晶体管T8的第二极连接，第一漏电补偿晶体管T8的第一极与第二漏电补偿晶体管T9的第二极连接)，因此，第一漏电补偿晶体管T8第一极和第二极之间的电压差较小，使得第一漏电补偿晶体管T8的漏电流较小，有利于维持驱动晶体管T1的栅极电位稳定。
图6为本发明实施例提供的另一种阵列基板的俯视结构示意图，其中，图6中未示出第二存储电容C2。参考图5和图6，多层金属层包括第一金属层M1、第二金属层M2和第三金属层M3，第一金属层M1包括驱动晶体管T1的栅极、第三金属走线13、第四金属走线14，第二金属层M2包括第二金属走线12，第三金属层M3包括第一金属走线11。多层金属层还包括第五金属走线15，用作第三扫描线EMB，其中，第五金属走线15与第一金属走线11和第二金属走线12均不同层。例如，第五金属走线15位于第一金属层M1。第五金属走线15在衬底上的垂直投影与第二金属走线12在衬底上的垂直投影不交叠，第五金属走线15与有源层10交叠分别形成第一漏电补偿晶体管T8和第二漏电补偿晶体管T9。第二金属走线12与第一存储电容C1连接，第一存储电容C1可以由第二金属走线12与有源层10交叠形成，有利于节省版图空间。
继续参考图5和图6，多层金属层还包括沿第二方向延伸的第六金属走线16和第七金属走线17，分别为第四扫描线S3和第五扫描线EM；其中，第六金属走线16与有源层10交叠分别形成数据写入晶体管T4和阈值补偿晶体管T5，第七金属走线17与有源层10交叠分别形成第一发光控制晶体管T6和第二发光控制晶体管T7。与第六金属走线16交叠形成数据写入晶体管T4的有源层10通过过孔连接至数据线Data，与第七金属走线17交叠形成第一发光控制晶体管T6的有源层10通过过孔与第一电源线VDD连接(图中未示出第二电源线VSS)。
在上述各实施例中，第一金属走线11和第二金属走线12之间无电性连接，也即第一子金属走线111和第二子金属走线112之间相互绝缘，可以单独调节第一初始化电压Vref1和第二初始化电压Vref2。
当然，第一金属走线11和第二金属走线12也可以连接在一起，形成网状结构。图7为本发明实施例提供的另一种阵列基板的俯视结构示意图，在上述各技术方案的基础上，参考图7，可选地，第二子金属走线112和第一子金属走线111连接形成网状。也就是说，第一子金属走线111与第二子金属走线112连接在一起，由于第二子金属走线112还与第二金属走线12连接，因此，第一金属走线11和第二金属走线12相互连接，形成横竖网状结构。此时，第一初始化电压Vref1等于第二初始化电压Vref2，即第二初始化电压Vref2可以复用为第一初始化电压Vref1。
图8为本发明实施例提供的另一种阵列基板的俯视结构示意图，参考图5和图8，可选地，第一金属走线11的一端连接第二金属走线12，第一金属走线11的另一端连接第一初始化晶体管T2和第二初始化晶体管T3。与图7所示版图结构不同之处在于，图8所示版图结构不存在第一子金属走线111，通过第一金属走线11实现第二金属走线12与第一初始化晶体管T2和第二初始化晶体管T3的连接，也就是说，第一初始化晶体管T2和第二初始化晶体管T3经第一金属走线11间接地连接至第二金属走线12，第二金属走线12上的第二初始化电压Vref2分别通过第一初始化晶体管T2和第二初始化晶体管T3传输至驱动晶体管T1的栅极和发光元件D1的阳极。此时第二初始化电压Vref2即为第一初始化电压Vref1。在本实施例中，由于不存在传输第一初始化电压Vref1的竖线(第一子金属线111)，因此可以获得更大的透光率。
其中，图8中各晶体管的位置与图6相同，在此不再赘述。
图9为本发明实施例提供的另一种阵列基板的俯视结构示意图，其中图9所示的版图结构与图8所示版图结构的不同之处在于，有源层10的结构不同。参考图9，第二漏电补偿晶体管T9形成于第一漏电补偿晶体管T8的左侧。第三金属走线13包括第一主体部131和第一分支部132，第四金属走线14包括第二主体部141和第二分支部142，第一主体部131和第二主体部141沿第二方向延伸，第一分支部132和第二分支部142沿第一方向延伸。形成第二漏电补偿晶体管T9的有源层10沿第一方向向上延伸，之后向第二方向延伸与第三金属走线13的第一分支部132交叠形成第一初始化晶体管T2，第三金属走线13的第一主体部131与有源层10交叠形成上一行像素电路的第二初始化晶体管T3。第四金属走线14的第二主体部141与沿第一方向延伸的有源层10交叠形成本行像素电路的第二初始化晶体管T3，第四金属走线14的第二分支部142与沿第二方向延伸的有源层10形成下一行像素电路的第一初始化晶体管T2。其中，图9所示像素电路的原理与图8和图6所示像素电路的原理相同，其具体工作过程将在后续描述中详细介绍。
在上述各技术方案中，第二金属走线12在衬底21上的垂直投影位于第五金属走线15在衬底21上的垂直投影和第六金属走线16在衬底21上的垂直投影之间，且第五金属走线15均位于第二金属走线12远离驱动晶体管T1的一侧。
图10为本发明实施例提供的一种像素电路的驱动时序波形图，图11为本发明实施例提供的另一种像素电路的驱动时序波形图，适用于图5所示像素电路，其中图11具体示出了插黑阶段的驱动时序。参考图5、图10和图11，本实施例仅以各晶体管为P型晶体管为例进行说明，在其他实施例中，各晶体管可以为N型晶体管。本发明实施例提供的像素电路的工作过程至少包括初始化阶段t1、数据写入阶段t2、电压归一化阶段t3、发光阶段t4和插黑阶段t5。
在初始化阶段t1，第一扫描线S1上传输的第一扫描信号为低电平，第二扫描线S2上传输的第二扫描信号为高电平，第三扫描线EMB上传输的第三扫描信号为低电平，第四扫描线S3上传输的第四扫描信号为高电平，第五扫描线EM上传输的第五扫描信号为高电平。因此，第一初始化晶体管T2、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9导通，第一初始化电压Vref1传输到驱动晶体管T1的栅极，实现对驱动晶体管T1栅极电位的初始化。
在数据写入阶段t2，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号为低电平，第三扫描线EMB上传输的第三扫描信号为低电平，第四扫描线S3上传输的第四扫描信号为低电平，第五扫描线EM上传输的第五扫描信号为高电平。因此，数据写入晶体管T4、阈值补偿晶体管T5、第二初始化晶体管T3、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9导通，数据线Data上的数据电压写入至驱动晶体管T1的栅极，当驱动晶体管T1的栅极电压达到Vdata+Vth时，驱动晶体管T1关断，该电压存储在第一存储电容C1和第二存储电容C2上，其中Vdata为数据电压，Vth为驱动晶体管的阈值电压。同时，第二初始化电压Vref2通过第二初始化晶体管T3写入至发光元件D1的阳极，实现对发光元件D1阳极电位的初始化。此时，驱动晶体管T1的栅极电压不等于第一存储电容C1上的存储电压。
在电压归一化阶段t3，第三扫描线EMB上传输的第三扫描信号由低电平跳变为高电平，在驱动晶体管T1栅极的寄生电容的耦合作用下，驱动晶体管T1的栅极电压被拉高至与第一存储电容C1上存储的电压相近，因此第一漏电补偿晶体管T8第一极和第二极之间的电压差较小，使得第一漏电补偿晶体管T8的漏电流较小，从而能够维持驱动晶体管T1栅极电压稳定。
在发光阶段t4，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号为高电平，第三扫描线EMB上传输的第三扫描信号为高电平，第四扫描线S3上传输的第四扫描信号为高电平，第五扫描线EM上传输的第五扫描信号为低电平。因此，第一发光控制晶体管T6和第二发光控制晶体管T7导通，驱动晶体管T1产生驱动电流，驱动发光元件D1发光。由于驱动晶体管T1的栅极电压能够长时间保持稳定，因此能够保证驱动电流的均一性，改善显示画面的残影问题。
当第五扫描线EM上传输的第五扫描信号由低电平跳变为高电平时，像素电路进入插黑阶段t5，在插黑阶段t5，第三扫描线EMB上传输的第三扫描信号一直为高电平，第一漏电补偿晶体管T8和第二漏电补偿晶体管T9处于关断状态。
第四扫描线S3上传输的第四扫描信号维持高电平，第一扫描线S1上传输的第一扫描信号和第二扫描线S2上传输的第二扫描信号的低电平相继到达，由于第一漏电补偿晶体管T8和第二漏电补偿晶体管T9处于关断状态，第一初始化电压Vref1不会写入到驱动晶体管T1的栅极，只有第二初始化电压Vref2写入到发光元件D1的阳极，对发光元件D1的阳极电位进行复位。
当插黑阶段t5结束后，第五扫描线EM上传输的第五扫描信号由高电平跳变为低电平，发光元件D1继续发光。
在本实施例中，插黑阶段可以进行多次，通过设置插黑阶段，并通过在插黑阶段对发光元件D1的阳极电位进行复位，能够完全将人眼容易感知到的低频亮度成分转换为不容易被感知到的高频亮度成分，从而改善显示画面闪烁现象。
图12为本发明实施例提供的另一种像素电路的结构示意图，参考图12，在上述各技术方案的基础上，可选地，像素电路还包括第一电压写入控制晶体管T10，第一电压写入控制晶体管T10和数据写入晶体管T4串联连接于数据线Data和驱动晶体管T1的第一极之间，第一电压写入控制晶体管T10的栅极接入第三扫描线EMB上传输的第三扫描信号。
当驱动晶体管T1的第一极和第二极处的寄生电容较小时，可以采用图11所示的驱动时序对图12所示像素电路进行驱动。这里，可以设置第四扫描线S3上传输的第四扫描信号和第二扫描线S2上传输的第二扫描信号相同，使得第四扫描线S3上传输的第四扫描信号在插黑阶段t5内同样存在脉冲，从而提高第四扫描线S3上传输的第四扫描信号的扫描频率。在本实施例中，数据写入晶体管T4栅极接入的扫描信号的扫描频率与所述第一初始化晶体管T2栅极接入的扫描信号、以及所述第二初始化晶体管T3栅极接入的扫描信号的扫描频率均高于预设高扫描频率。其中，预设高扫描频率可以为60Hz，扫描频率高于该预设高扫描频率的信号均为高频信号。换句话说，第一扫描线S1、第二扫描线S2和第四扫描线S3上的扫描信号均为高频信号。
当然，在其他实施例中，预设高扫描频率还可以为75Hz、100Hz或者120Hz等，本实施例对此不进行具体限制。
在插黑阶段t5内，由于第一电压写入控制晶体管T10关断，即使阈值补偿晶体管T5和数据写入晶体管T4响应第四扫描信号导通，第一漏电补偿晶体管T8的第一极的电压也不会发生较大变化，第一漏电补偿晶体管T8的第二极和第一极之间仍能保持较小的电压差，因此第一漏电补偿晶体管T8能够维持较低的漏电流。由于第四扫描线S3上传输的第四扫描信号、第一扫描线S1上传输的第一扫描信号和第二扫描线S2上传输的第二扫描信号均为高频信号，因此第一扫描信号、第二扫描信号和第四扫描信号可以由同一组栅极驱动电路产生，有利于实现窄边框设计。
当驱动晶体管T1的第一极和第二极处的寄生电容较大时，可以采用双脉冲驱动的方式对驱动晶体管T1的亚阈值进行补偿，图13为本发明实施例提供的另一种像素电路的驱动时序波形图，图14为本发明实施例提供的另一种像素电路的驱动时序波形图，其中图14具体示出了插黑阶段的驱动时序，图13和图14所示驱动时序适用于图12所示的像素电路。该像素电路的具体工作过程如下：
在第一阶段t11(对应初始化阶段)，第一扫描线S1上传输的第一扫描信号为低电平，第二扫描线S2上传输的第二扫描信号为高电平，第三扫描线EMB上传输的第三扫描信号为低电平，第四扫描线S3上传输的第四扫描信号为高电平，第五扫描线EM上传输的第五扫描信号为高电平。因此，第一初始化晶体管T2、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9导通，第一初始化电压Vref1传输到驱动晶体管T1的栅极，实现对驱动晶体管T1栅极电位的初始化。
在第二阶段t12(对应数据写入阶段)，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号为低电平，第三扫描线EMB上传输的第三扫描信号为低电平，第四扫描线S3上传输的第四扫描信号为低电平，第五扫描线EM上传输的第五扫描信号为高电平。因此，数据写入晶体管T4、阈值补偿晶体管T5、第二初始化晶体管T3、第一电压写入控制晶体管T10、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9导通，数据线Data上的数据电压写入至驱动晶体管T1的栅极，当驱动晶体管T1的栅极电压达到Vdata+Vth时，驱动晶体管T1关断，该电压存储在第一存储电容C1和第二存储电容C2上，其中Vdata为数据电压，Vth为驱动晶体管的阈值电压。同时，第二初始化电压Vref2通过第二初始化晶体管T3写入至发光元件D1的阳极，实现对发光元件D1阳极电位的初始化。此时，驱动晶体管T1的栅极电压不等于第一存储电容C1上的存储电压。
在第三阶段t13，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号为高电平，第四扫描线S3上传输的第四扫描信号为高电平，第五扫描线EM上传输的第五扫描信号为高电平。当第三扫描线EMB上传输的第三扫描信号变为高电平时，第一电压写入控制晶体管T10关断，存储在驱动晶体管T1第一极的数据电压继续向第二极充电，经过一段时间后，驱动晶体管T1进入亚阈值区。应当理解的是，驱动晶体管T1的亚阈值摆幅越大，其第二极的电压越高。
在第四阶段t14，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号为高电平，第三扫描线EMB上传输的第三扫描信号为高电平，第四扫描线S3上传输的第四扫描信号为低电平，第五扫描线EM上传输的第五扫描信号为高电平。因此，数据写入晶体管T4和阈值补偿晶体管T5导通，驱动晶体管T1的第二极与第一漏电补偿晶体管T8的第一极连通。此时，由于第一电压写入控制晶体管T10关断，数据线Data上的数据电压不会写入至驱动晶体管T1。
在第五阶段t15，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号为高电平，第三扫描线EMB上传输的第三扫描信号为低电平，第四扫描线S3上传输的第四扫描信号为高电平，第五扫描线EM上传输的第五扫描信号为高电平。因此，第一电压写入控制晶体管T10、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9导通，驱动晶体管T1的栅极和第一漏电补偿晶体管T8的第一极之间连通。最终，驱动晶体管T1的栅极电压随着驱动晶体管T1的亚阈值摆幅增大而略微增大，从而能够起到补偿亚阈值摆幅的作用，进而改善低灰阶下显示不均的现象。
在第六阶段t16(对应发光阶段)，第一扫描线S1上传输的第一扫描信号为高电平，第二扫描线S2上传输的第二扫描信号高低电平，第三扫描线EMB上传输的第三扫描信号为高电平，第四扫描线S3上传输的第四扫描信号为高电平，第五扫描线EM上传输的第五扫描信号为低电平。因此，第一发光控制晶体管T6和第二发光控制晶体管T7导通，驱动晶体管T1产生驱动电流，驱动发光元件D1发光。
当第五扫描线EM上传输的第五扫描信号由低电平变为高电平时，发光元件D1熄灭，像素电路进入第七阶段t17(对应插黑阶段)，第四扫描线S3上传输的第四扫描信号维持高电平，第一扫描线S1上传输的第一扫描信号和第二扫描线S2上传输的第二扫描信号的低电平相继到达。当第一扫描信号为低电平时，第一初始化晶体管T2导通，但是由于第二漏电补偿晶体管T9和第一漏电补偿晶体管T8关断，因此第一初始化电压Vref1不会传输至驱动晶体管T1的栅极，不会对像素电路的正常工作造成影响。当第二扫描信号为低电平时，第二初始化晶体管T3导通，第二初始化电压Vref2传输至发光元件D1的阳极，实现对发光元件D1阳极电位的初始化。
当插黑阶段结束后，第五扫描线EM上传输的第五扫描信号由高电平跳变为低电平，发光元件D1继续发光。
图15为本发明实施例提供的另一种阵列基板的俯视结构示意图，具体为对应图12所示像素电路的俯视结构示意图，参考图15，形成数据写入晶体管T4的有源层10沿第一方向向上延伸，并与第五金属走线15交叠形成第一电压写入控制晶体管T10，且该有源层10通过过孔与数据线Data连接。其他各晶体管的连接结构与图6所示像素电路的版图结构相同，在此不再赘述。
图16为本发明实施例提供的另一种阵列基板的俯视结构示意图，在图15所示版图结构的基础上，可以将第一子金属走线111与第二子金属走线112连接在一起，使得第二金属走线12和第一子金属走线111连接形成网状结构，有利于信号的传输。当然，通过第一金属走线11实现第二金属走线12与第一初始化晶体管T2和第二初始化晶体管T3的连接，也就是说，第一初始化晶体管T2和第二初始化晶体管T3经第一金属走线11间接地连接至第二金属走线12，第二金属走线12上的第二初始化电压Vref2分别通过第一初始化晶体管T2和第二初始化晶体管T3传输至驱动晶体管T1的栅极和发光元件D1的阳极。由于不存在传输第一初始化电压Vref1的竖线(第一子金属线111)，因此可以获得更大的透光率，具体连接结构可以参考图8所示版图结构。
图17为本发明实施例提供的另一种像素电路的结构示意图，参考图17，在上述各技术方案的基础上，可选地，像素电路还包括第二电压写入控制晶体管T11，第二电压写入控制晶体管T11连接于驱动晶体管T1的第二极和第二漏电控制晶体管T9的第二极之间。其中，第二电压写入控制晶体管T11可以为双栅晶体管，也可以为单栅晶体管。
在本实施例中，第二电压写入控制晶体管T11与第一漏电补偿晶体管T8连接同一扫描信号，因此，该像素电路同样适用于图10和图11所示的驱动时序，也适用于图13和图14所示驱动时序。且由于第二电压写入控制晶体管T11和阈值补偿晶体管T5串联连接，在插黑阶段，由于第五扫描线EM上传输的第五扫描信号一直为高电平，第二电压写入控制晶体管T11、第二漏电补偿晶体管T9和第一漏电补偿晶体管T8关断一直处于关断状态，因此即使数据写入晶体管T2和阈值补偿晶体管T5导通，也不会将数据电压写入至驱动晶体管T1的栅极，能够保证像素电路正常工作。因此，第二扫描线S2上传输的第二扫描信号可以设置为高频信号，与第一扫描信号和第四扫描信号可以由同一组栅极驱动电路产生，有利于实现窄边框设计。
图18为本发明实施例提供的另一种阵列基板的结构示意图，具体为图17所示像素电路对应的版图结构，参考图18，通过优化有源层10的结构，使得第五金属走线15与有源层10交叠部分分别形成第二电压写入控制晶体管T11(包括第一子晶体管T11-1和第二子晶体管T11-2)、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9，在有限的空间内，提高了版图的空间利用率。
图19为本发明实施例提供的另一种阵列基板的结构示意图，具体为图17所示像素电路对应的另一种版图结构，参考图19，第一子金属走线111与第二子金属走线112连接在一起，由于第二子金属走线112还与第二金属走线12连接，因此，第一金属走线11和第二金属走线12相互连接，形成横竖网状结构。此时，尽管不能单独调节第一初始化电压Vref1和第二初始化电压Vref2，但可以通过驱动时序(如图13所示双脉冲时序)来改善驱动晶体管T1的阈值补偿效果，进而实现改善驱动电流不均一的问题，以提高显示效果。
图20为本发明实施例提供的另一种阵列基板的结构示意图，具体为图17所示像素电路对应的另一种版图结构，参考图20，第三金属走线13包括第一主体部131和第一分支部132，第四金属走线14包括第二主体部141和第二分支部142，第一主体部131和第二主体部141沿第二方向延伸，第一分支部132和第二分支部142沿第一方向延伸。形成第二漏电补偿晶体管T9的有源层10沿第一方向向上延伸，之后向第二方向延伸与第三金属走线13的第一分支部132交叠形成第一初始化晶体管T2，第三金属走线13的第一主体部131与有源层10交叠形成上一行像素电路的第二初始化晶体管T3。第四金属走线14的第二主体部141与沿第一方向延伸的有源层10交叠形成本行像素电路的第二初始化晶体管T3，第四金属走线14的第二分支部142与沿第二方向延伸的有源层10形成下一行像素电路的第一初始化晶体管T2。这里，通过第二子金属走线112实现第二金属走线12与第一初始化晶体管T2和第二初始化晶体管T3的连接，无需设置第一子金属走线111，使得版图结构中不存在单独传输第一初始化电压Vref1的竖线，因此可以获得更大的透光率。
图21为本发明实施例提供的另一种阵列基板的结构示意图，图22为本发明实施例提供的另一种阵列基板的结构示意图，分别为图17所示像素电路对应的另一种版图结构，这里，第二电压写入控制晶体管T11为单栅晶体管。参考图21和图22，二者的区别仅在于第一漏电补偿晶体管T8和第二漏电补偿晶体管T9的形成位置相反，其他结构完全相同。在本实施例中，第五金属走线15在衬底上的垂直投影位于第六金属金走线16在衬底上的垂直投影和第二金属走线12在衬底上的垂直投影之间，这样设置的好处在于，能够使得第一漏电补偿晶体管T8与驱动晶体管T1的栅极之间的距离较短，也即驱动晶体管T1的栅极的漏电路径较短，有利于降低其他信号对驱动晶体管T1栅极的电位的耦合作用，能够减少各像素电路之间的串扰问题。
图23为本发明实施例提供的另一种像素电路的结构示意图，图24为本发明实施例提供的另一种阵列基板的俯视结构示意图，其中，图24为对应图23所示像素电路的版图结构，参考图23和图24，在上述各技术方案的基础上，像素电路可以同时包括第一电压写入控制晶体管T10和第二电压写入控制晶体管T11，且第一电压写入控制晶体管T10、第二电压写入控制晶体管T11、第一漏电补偿晶体管T8和第二漏电补偿晶体管T9均连接第五金属走线(第三扫描线EMB)。图24与图21所示版图结构的区别在于，在图24中，形成数据写入晶体管T4的有源层10沿第一方向向上延伸，并与第五金属走线15交叠形成第一电压写入控制晶体管T10。其他结构的相关描述可参考对图21的描述，在此不再赘述。
图25为本发明实施例提供的另一种像素电路的结构示意图，图26为本发明实施例提供的另一种阵列基板的俯视结构示意图，其中，图26为对应图25所示像素电路的版图结构，参考图25和图26，在图23所示像素电路的基础上，可以去掉阈值补偿晶体管T5，以第二电压写入控制晶体管T11复用为阈值补偿晶体管T5，有利于减小晶体管的数量，减小版图的占用空间。
继续参考图26，在本实施例中，第二金属走线12在衬底上的垂直投影位于第五金属走线15在衬底上的垂直投影和第六金属走线16在衬底上的垂直投影之间，且第五金属走线15在衬底上的垂直投影位于第二金属走线12在衬底上的垂直投影靠近驱动晶体管T1的栅极在衬底上的垂直投影的一侧，由此可以使得第五金属走线15与有源层10交叠形成的第一漏电补偿晶体管T8与驱动晶体管T1的栅极之间的距离进一步缩短，有利于降低其他信号对驱动晶体管T1栅极的电位的耦合作用，能够减少各像素电路之间的串扰问题。
在本实施例中，在图26所示的版图结构中，第一金属走线11也可以与第二金属走线12连接在一起形成网状结构，或者去掉第一金属走线11，采用第二金属走线12为第一初始化晶体管T2和第二初始化晶体管T3提供初始化电压，其具体连接关系在此不再赘述，可以参考上述任意实施例中的相关描述。
图27为本发明实施例提供的另一种像素电路的结构示意图，图28为本发明实施例提供的另一种阵列基板的俯视结构示意图，其中，图28为对应图27所示像素电路的版图结构，参考图27和图28，在图23所示像素电路的基础上，通过改变有源层10的结构，可以将阈值补偿晶体管T5设置为双栅晶体管，以进一步减小驱动晶体管T1的栅极的漏电流。例如，第六金属走线16与有源层10交叠分别形成阈值补偿晶体管T5(包括第三子晶体管T5-1和第四子晶体管T5-2)和数据写入晶体管T4。
其中，图28仅示出了第一金属走线11和第二金属走线12连接在一起的情况，第一金属走线11和第二金属走线12相互绝缘设置的情况可以参考上述任意实施例中的相关描述，不再赘述。
本发明实施例提供的阵列基板，结合像素电路的结构、驱动时序以及版图布局，可以降低驱动晶体管的栅极漏电，有利于稳定驱动电流，从而提高显示画面的均一性。同时，通过分层设置第一金属走线和第二金属走线，可以使得第一金属走线和第二金属走线传输不同的电压，以独立调节驱动晶体管的栅极电位和发光元件的阳极电位，从而使得改善低灰阶色偏与低频闪烁之间不再相互制约，并且还能够改善残影问题，从而大大提高显示效果。且由于第一金属走线和第二金属走线不同层，因此可以在有限的空间内对第一金属走线和第二金属走线进行布局，有利于提高版图空间的利用率。
可选地，本发明实施例还提供了一种显示面板，包括本发明任意实施例所提供的阵列基板，因此该显示面板同样具备上述任意实施例所描述的有益效果。
可选地，本发明实施例还提供了一种显示装置，包括上述实施例提供的显示面板，因此该显示装置同样具备上述任意实施例所描述的有益效果。图29为本发明实施例提供的一种显示装置的结构示意图，在本实施例中，该显示装置可以是手机，也可以为任何具有显示功能的电子产品，包括但不限于以下类别：电视机、笔记本电脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。
应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发明中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本发明的技术方案所期望的结果，本文在此不进行限制。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (18)

1.一种阵列基板，其特征在于，包括：
衬底；
层叠设置于所述衬底一侧的有源层和多层金属层，所述阵列基板中形成有多个像素电路，所述像素电路包括驱动晶体管、第一初始化晶体管和第二初始化晶体管；
其中，所述多层金属层至少包括沿第一方向延伸的第一金属走线和沿第二方向延伸的第二金属走线，所述第一金属走线和所述第二金属走线位于不同层，所述第一初始化晶体管连接于所述第一金属走线和所述驱动晶体管的栅极之间，用于将所述第一金属走线上的第一初始化电压传输至所述驱动晶体管的栅极；所述第二初始化晶体管连接于所述第二金属走线和发光元件之间，所述第二初始化晶体管用于将所述第二金属走线上的第二初始化电压传输至发光元件；所述第一方向和所述第二方向相交，且均垂直于所述阵列基板的厚度方向；
所述多层金属层还包括第三金属走线和第四金属走线，分别为第一扫描线和第二扫描线；所述第三金属走线和所述第四金属走线均沿第二方向延伸，所述第二金属走线在所述衬底上的垂直投影位于所述第三金属走线在所述衬底上的垂直投影和所述第四金属走线在所述衬底上的垂直投影之间；所述第三金属走线与所述有源层交叠形成所述第一初始化晶体管，所述第四金属走线与所述有源层交叠形成所述第二初始化晶体管。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一金属走线包括呈多列排布的第一子金属走线和第二子金属走线，其中，每个所述第一子金属走线呈一列设置，多个所述第二子金属走线呈一列排布；
所述第一初始化晶体管连接于所述第一子金属走线和所述驱动晶体管的栅极之间；
所述第二初始化晶体管连接所述第二子金属走线。
3.根据权利要求2所述的阵列基板，其特征在于，所述第二子金属走线和所述第一子金属走线连接形成网状；或者所述第二子金属走线和所述第一子金属走线绝缘设置。
4.根据权利要求3所述的阵列基板，其特征在于，
所述第一金属走线的一端连接所述第二金属走线，所述第一金属走线的另一端连接所述第一初始化晶体管和所述第二初始化晶体管；
所述第一初始化晶体管和所述第二初始化晶体管经所述第一金属走线间接连接至所述第二金属走线；
所述第二初始化电压复用为所述第一初始化电压。
5.根据权利要求1所述的阵列基板，其特征在于，
所述第三金属走线包括第一主体部和第一分支部，所述第四金属走线包括第二主体部和第二分支部，所述第一主体部和所述第二主体部沿第二方向延伸，所述第一分支部和所述第二分支部沿第一方向延伸，所述第一分支部与所述有源层交叠形成所述第一初始化晶体管，所述第二主体部与所述有源层交叠形成所述第二初始化晶体管。
6.根据权利要求5所述的阵列基板，其特征在于，
第n行所述像素电路对应的所述第四金属走线复用为第n+1行所述像素电路对应的所述第三金属走线，其中，n为大于或等于1的整数。
7.根据权利要求1-6任一项所述的阵列基板，其特征在于，所述像素电路还包括第一漏电补偿晶体管和第二漏电补偿晶体管，所述第一漏电补偿晶体管的第二极与所述驱动晶体管的栅极连接，所述第一漏电补偿晶体管的第一极与所述第二漏电补偿晶体管的第二极连接，所述第二漏电补偿晶体管的第一极与所述第一初始化晶体管连接；
所述多层金属层包括第一金属层、第二金属层和第三金属层，所述第一金属层包括所述驱动晶体管的栅极，所述第二金属层包括所述第二金属走线，所述第三金属层包括所述第一金属走线。
8.根据权利要求7所述的阵列基板，其特征在于，所述多层金属层还包括第五金属走线，所述第五金属走线为第三扫描线，且与所述第一金属走线和所述第二金属走线均不同层设置；
所述第五金属走线在所述衬底上的垂直投影位于所述第二金属走线在所述衬底上的垂直投影的一侧，且所述第五金属走线在所述衬底上的垂直投影与所述第二金属走线在所述衬底上的垂直投影不交叠，所述第五金属走线与所述有源层交叠分别形成所述第一漏电补偿晶体管和所述第二漏电补偿晶体管。
9.根据权利要求8所述的阵列基板，其特征在于，所述像素电路还包括第一存储电容，所述第一存储电容连接于所述第二金属走线和所述第二漏电补偿晶体管的第二极之间；
所述第二金属走线与所述有源层交叠形成所述第一存储电容。
10.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述多层金属层还包括沿第二方向延伸的第六金属走线和第七金属走线，分别为第四扫描线和第五扫描线；
所述第六金属走线与所述有源层交叠分别形成数据写入晶体管和阈值补偿晶体管，所述第七金属走线与所述有源层交叠分别形成第一发光控制晶体管和第二发光控制晶体管。
11.根据权利要求10所述的阵列基板，其特征在于，所述多层金属层还包括沿第二方向延伸的第五金属走线，所述第五金属走线为第三扫描线；
所述第二金属走线在所述衬底上的垂直投影位于所述第五金属走线在所述衬底上的垂直投影和所述第六金属走线在所述衬底上的垂直投影之间；或者，所述第五金属走线在所述衬底上的垂直投影位于所述第二金属走线在所述衬底上的垂直投影和所述第六金属走线在所述衬底上的垂直投影之间。
12.根据权利要求11所述的阵列基板，其特征在于，所述第五金属走线在所述衬底上的垂直投影位于所述第二金属走线在所述衬底上的垂直投影靠近所述驱动晶体管的栅极在所述衬底上的垂直投影一侧。
13.根据权利要求11所述的阵列基板，其特征在于，所述像素电路还包括第一电压写入控制晶体管，所述第一电压写入控制晶体管和所述数据写入晶体管串联连接于数据线和所述驱动晶体管的第一极之间；
形成所述数据写入晶体管的所述有源层沿第一方向延伸并与所述第五金属走线交叠，且通过过孔与数据线连接，所述第五金属走线与所述有源层交叠形成所述第一电压写入控制晶体管。
14.根据权利要求13所述的阵列基板，其特征在于，所述第六金属走线上的扫描信号的扫描频率与所述第一初始化晶体管栅极接入的扫描信号、以及所述第二初始化晶体管栅极接入的扫描信号的扫描频率均高于预设高扫描频率。
15.根据权利要求8所述的阵列基板，其特征在于，所述像素电路还包括第二电压写入控制晶体管，所述第二电压写入控制晶体管连接于所述驱动晶体管的第二极和所述第二漏电补偿晶体管的第二极之间；
与所述第二金属走线交叠的所述有源层沿第一方向延伸并与所述第五金属走线交叠，形成所述第二电压写入控制晶体管。
16.根据权利要求1所述的阵列基板，其特征在于，第一初始化电压小于或等于所述第二初始化电压。
17.一种显示面板，其特征在于，包括如权利要求1-16任一项所述的阵列基板。
18.一种显示装置，其特征在于，包括如权利要求17所述的显示面板。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240017216A (ko) * 2022-07-28 2024-02-07 삼성디스플레이 주식회사 화소 회로 및 이를 포함하는 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832229A (zh) * 2012-08-31 2012-12-19 京东方科技集团股份有限公司 发光器件的像素电路及驱动方法和显示装置
CN106935198A (zh) * 2017-04-17 2017-07-07 京东方科技集团股份有限公司 一种像素驱动电路、其驱动方法及有机发光显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104751804A (zh) * 2015-04-27 2015-07-01 京东方科技集团股份有限公司 一种像素电路、其驱动方法及相关装置
CN105590955A (zh) * 2015-12-25 2016-05-18 昆山国显光电有限公司 像素电路及其驱动方法和有源矩阵有机发光显示器
CN111403465B (zh) * 2020-03-30 2022-10-21 昆山国显光电有限公司 阵列基板、显示面板和显示装置
CN216488063U (zh) * 2021-07-30 2022-05-10 京东方科技集团股份有限公司 显示基板及显示装置
CN113823639B (zh) * 2021-09-09 2024-02-27 武汉天马微电子有限公司 显示面板及显示装置
CN113838424B (zh) * 2021-09-27 2023-04-18 武汉华星光电半导体显示技术有限公司 一种显示面板
CN114005400B (zh) * 2021-10-29 2024-02-27 昆山国显光电有限公司 像素电路和显示面板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832229A (zh) * 2012-08-31 2012-12-19 京东方科技集团股份有限公司 发光器件的像素电路及驱动方法和显示装置
CN106935198A (zh) * 2017-04-17 2017-07-07 京东方科技集团股份有限公司 一种像素驱动电路、其驱动方法及有机发光显示面板

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