CN115035934A - 存储器装置及其操作方法 - Google Patents

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CN115035934A CN202110293503.2A CN202110293503A CN115035934A CN 115035934 A CN115035934 A CN 115035934A CN 202110293503 A CN202110293503 A CN 202110293503A CN 115035934 A CN115035934 A CN 115035934A
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Abstract

本发明公开了一种存储器装置及其操作方法。存储器装置包括：一存储器阵列，具有多个存储器单元；多个位线，耦接至该存储器阵列；多个字线，耦接至该存储器阵列；以及多个电导可控单元，耦接至该存储器阵列，其中，这些存储器单元的一存储器单元群组与这些电导可控单元的至少一电导可控单元形成一逻辑运算单元，该逻辑运算单元的一逻辑运算功能由该至少一电导可控单元的一等效电导而决定。

Description

存储器装置及其操作方法
技术领域
本发明是有关于一种具有存储器内运算(Computing in Memory)功能的存储器装置及其操作方法。
背景技术
存储器内运算(Computing in Memory)技术可应用于人工智能(AI，Artificialintelligence)加速器架构。存储器内进行数据数据的运算，而所得到的运算结果传送至处理器。故而，相较之下，存储器内运算技术可以低功耗、高效率的方式，在终端装置上进行AI功能。
为更加降低功率消耗并提高整合度(integrability)，现已利用电阻式开关(resistive switch)来当成CIM的逻辑运算单元。目前已发展施加不同的电压来切换逻辑运算单元的逻辑操作功能。然而，多电压操作架构将增加计算过程与周边电路的复杂度。
发明内容
根据本发明一实例，提出一种存储器装置，包括：一存储器阵列，具有多个存储器单元；多个位线，耦接至该存储器阵列；多个字线，耦接至该存储器阵列；以及多个电导可控单元，耦接至该存储器阵列，其中，这些存储器单元的一存储器单元群组与这些电导可控单元的至少一电导可控单元形成一逻辑运算单元，该逻辑运算单元的一逻辑运算功能由该至少一电导可控单元的一等效电导而决定。
根据本发明一实例，提出一种存储器装置的操作方法，包括：选择该存储器装置的多个存储器单元的一存储器单元群组与至少一电导可控单元以形成一逻辑运算单元；以及控制该至少一电导可控单元的一等效电导以决定该逻辑运算单元的一逻辑运算功能。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1A与图1B绘示根据本发明两实施例的存储器装置的逻辑运算单元的电路架构图。
图2显示电阻式开关的电压-电流特征图。
图3A至图3E分别显示根据本发明实施例的电导可控单元C的多个可能实施。
图4显示根据本发明一实施例的电压波形图。
图5显示根据本发明一实施例的存储器装置的逻辑运算单元的电路架构图。
图6显示进行NOR运算的信号波形图。
图7A显示进行逻辑运算
Figure BDA0002978185330000021
S的逻辑运算单元的电路架构图；图7B显示进行逻辑运算
Figure BDA0002978185330000022
S的逻辑栅示意图；图7C显示进行逻辑运算
Figure BDA0002978185330000023
S的信号波形图。
图8A至图8G显示根据本发明多个实施例的存储器装置的电路示意图。
【符号说明】
100A、100B：逻辑运算单元
A、B与Y：电阻式开关
C：电导可控单元
WL1～WL6：字线
BL：位线
Taccess：存取晶体管
T1～T5：晶体管
RW：电阻式开关
S：选择器
TA、TB、TY、TC、TY1、TY2、TS：晶体管
P1～P6：时序
800A～800G：存储器装置
810：存储器阵列
BL1～BLN：位线
WL1～WLM：字线
820：存储器单元
GCL、GCL1～GCLP、GWL、GTL、GTL1～GTLP：控制线
具体实施方式
本发明的技术用语是参照本领域的习惯技术用语，如本发明对部分用语有加以说明或定义，该部分用语的解释系以本发明的说明或定义为准。本发明的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本领域技术人员可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。
请参照图1A与图1B，其绘示根据本发明两实施例的存储器装置的逻辑运算单元的电路架构图。
在图1A中，逻辑运算单元100A包括：电阻式开关A、B与Y，以及电导可控单元(conductance controllable unit)C。
电阻式开关A、B与Y并联。电阻式开关A的一端耦接至字线WL1，另一端耦接至位线BL。电阻式开关B的一端耦接至字线WL2，另一端耦接至位线BL。电阻式开关Y的一端耦接至字线WL3，另一端耦接至位线BL。电导可控单元C的一端耦接至位线BL，另一端则接地。
在图1B中，逻辑运算单元100B包括：电阻式开关A、B与Y，电导可控单元C，以及存取晶体管Taccess。存取晶体管Taccess在本发明实施例中乃是选择性元件。
存取晶体管Taccess的一端(如漏极端)耦接至位线BL，其另一端(如源极端)耦接至感应放大器(未示出)，其控制端(如栅极端)则接收栅极控制电压(未示出)。存取晶体管Taccess乃是用以提供读取电流/读取电压，以读取或改变电阻式开关的电导状态。
在本发明实施例中，如图1A与图1B所示，通过改变电导可控单元C的等效电导，可控制逻辑运算单元100A与100B的操作功能，在此以逻辑运算单元100A与100B的操作功能具有NAND逻辑运算与NOR逻辑运算为例做说明，但当知本发明并不受限于此。
在本发明实施例中，当电导可控单元C具有一第一等效电导值时，逻辑运算单元100A与100B的操作功能被控制为第一逻辑运算(例如是NAND逻辑运算)；以及，当电导可控单元C具有一第二等效电导值时，逻辑运算单元100A与100B的操作功能被控制为第二逻辑运算(例如是NOR逻辑运算)，其中，该第一等效电导值高于该第二等效电导值。例如但不受限于，该第一等效电导值是该第二等效电导值的2倍。
在本发明实施例中，电阻式开关A、B也可称为输入单元，其存储在逻辑操作前的输入数据；而电阻式开关Y也可称为输出单元，其存储在逻辑操作后的输出数据。
此外，电阻式开关A、B，以及电导可控单元C可视为组成分压单元，其决定位线BL上的位线电压Vint，也决定电阻式开关Y的最终状态。细节将于底下说明之。
图2显示电阻式开关的电压-电流特征图。如图2所示，当电阻式开关的跨压高于一设定电压VSET时，则电阻式开关从高阻抗状态(High resistance state，HRS)改变为低阻抗状态(Low resistance state，LRS)；相反地，当电阻式开关的逆向跨压高于一复位电压时，则电阻式开关从低阻抗状态改变为高阻抗状态。
在本发明实施例中，将电阻式开关的低阻抗状态与高阻抗状态分别设定为逻辑1与逻辑0。GHRS与GLRS分别是电阻式开关处于高阻抗状态与低阻抗状态下的电导值，其中GHRS＜＜GLRS。
在图1A与图1B中，输入电压Vi乃是施加至字线WL1与WL2，亦即，输入电压Vi乃是施加至电阻式开关A与B。输出电压Vo乃是施加至字线WL3，亦即，输出电压Vo乃是施加至电阻式开关Y。此外，电阻式开关Y的初始状态为高阻抗状态。
通过分压定律可得知，位线电压Vint可表示如下。
当电阻式开关A与B皆为低阻抗状态时，位线电压Vint可表示为：Vint＝Vi×(GLRS)/(GLRS+0.5GL)，其中，GL代表电导可控单元C的电导值。
当电阻式开关A与B之一为低阻抗状态而另一为高阻抗状态时，位线电压Vint可表示为：Vint＝Vi×(GLRS)/(GLRS+GL)。
当电阻式开关A与B皆为高阻抗状态时，位线电压Vint可表示为：Vint＝0V。
如果要编程电阻式开关Y的话，则电阻式开关Y的跨压要大于设定电压VSET。也就是说，当输出电压Vo与设定电压VSET之间差值(Vo-VSET)高于位线电压Vint的话，则电阻式开关Y可被编程(从高阻抗状态改变为低阻抗状态)。
NAND逻辑运算
在本发明实施例中，当输出电压Vo与设定电压VSET之间差值(Vo-VSET)介于Vi×(GLRS)/(GLRS+0.5GL)与Vi×(GLRS)/(GLRS+GL)之间的话，则(1)当电阻式开关A与B的至少一者为高阻抗状态时，电阻式开关Y会被编程(电阻式开关Y的状态为低阻抗状态(Y＝0))；以及(2)当电阻式开关A与B皆为低阻抗状态时，电阻式开关Y不会被编程(电阻式开关Y的状态为高阻抗状态(Y＝1))。
也就是说，在这种情况下，电阻式开关A、B与Y的逻辑状态之间的关系(如下述表1)可表示如下：
A B Y
0 0 1
0 1 1
1 0 1
1 1 0
表1
故而，在此情况下，逻辑运算单元100A与100B的操作功能具有NAND逻辑运算。
NOR逻辑运算
在另一情况中，在本发明实施例中，当输出电压Vo与设定电压VSET之间差值(Vo-VSET)介于Vi×(GLRS)/(GLRS+GL)与0之间的话，则(1)当电阻式开关A与B皆为高阻抗状态时，电阻式开关Y会被编程(电阻式开关Y的状态为低阻抗状态(Y＝0))；(2)当电阻式开关A与B之一为高阻抗状态而另一为低阻抗状态时，电阻式开关Y不会被编程(电阻式开关Y的状态为高阻抗状态(Y＝1))；以及(3)当电阻式开关A与B皆为低阻抗状态时，电阻式开关Y不会被编程(电阻式开关Y的状态为高阻抗状态(Y＝1))。
也就是说，在这种情况下，电阻式开关A、B与Y的逻辑状态之间的关系(如下述表2)可表示如下：
A B Y
0 0 1
0 1 0
1 0 0
1 1 0
表2
故而，在此情况下，逻辑运算单元100A与100B的操作功能具有NOR逻辑运算。
另外，为让Vi×(GLRS)/(GLRS+0.5GL)与Vi×(GLRS)/(GLRS+GL)之间有最大差值以将得到较佳结果，电导可控单元C的电导值GL可设定为
Figure BDA0002978185330000061
但当知本发明不受限于此。电导可控单元C的电导值GL可设定为其他适当数值。
综上所述可得知，在本发明实施例中，当
Figure BDA0002978185330000062
时(GL为其最佳值)，Vo-VSET＝(1/2)×Vi(但当知本发明不受限于此)，则当电阻式开关A与B的至少一者为高阻抗状态时，电阻式开关Y才会被编程，亦即此时的逻辑运算单元100A与100B的操作功能具有NAND逻辑运算。
如果控制电导可控单元C的电导值GL为其最佳值的一半
Figure BDA0002978185330000063
Figure BDA0002978185330000064
时，则当电阻式开关A与B两者皆为高阻抗状态时，电阻式开关Y才会被编程，亦即此时的逻辑运算单元100A与100B的操作功能被切换至NOR逻辑运算。
也就是说，在本发明实施例中，通过控制电导可控单元C的电导值GL，可让逻辑运算单元100A与100B的操作功能切换于NAND逻辑运算与NOR逻辑运算之间。
现请参照图3A至图3E，其分别显示根据本发明实施例的电导可控单元C的多个可能实施。
在图3A中，电导可控单元C由晶体管T1所组成。在图3A中，让晶体管T1处于线性区以调整电导可控单元C等效电导值。施加更大的栅极电压至晶体管T1的栅极可让电导可控单元C等效电导值变小，反之亦然。
在图3B中，电导可控单元C由浮接栅极晶体管(floating-gate transistor)T2与晶体管T3所组成。晶体管T3可提供漏极电流以编程或擦除浮接栅极晶体管T2，从而可改变浮接栅极晶体管T2在线性区的等效电导值。此外，在逻辑运算期间，晶体管T3会被关闭。
在图3C中，电导可控单元C由电阻式开关RW与晶体管T4所组成。晶体管T4提供电流或电压以控制电阻式开关RW的电性值。同样地，在逻辑运算期间，晶体管T4会被关闭。
在图3D中，电导可控单元C由多端晶体管T5所组成，其中，多端晶体管T5的一端未必要接地。
在图3E中，电导可控单元C由电阻式开关RW与串接的选择器(selector)S所组成。在本发明实施例中，选择器可实施为单极性二极管(unipolar diode)、双极性二极管(bipolar diode)、，十八烷基三氯硅烷(OTS)、金属-绝缘-金属-薄膜(绝缘可为氧化铝(Al2O3)，过渡金属氧化物(transition metal oxides)等)、金属绝缘过渡材质(VOx，NbOx)等。
由图3A至图3E可看出，在本发明实施例中，电导可控单元C可为易失性元件或非易失性元件。电导可控单元C可为单一晶体管、浮接栅极晶体管、铁电随机存取存储器(Ferroelectric RAM，FeRAM或FRAM)等。
此外，在本发明一可能实施例中，电导可控单元C可为2端元件或多端元件，其中一端未必要接地。
图4显示根据本发明一实施例的电压波形图。在图4中，Vread代表在读取电阻式开关Y所要施加至字线WL1～WL3的读取电压。输入电压Vi的脉冲宽度要足够来对位线BL进行充电，而输出电压Vo的施加时间则是在输入电压Vi的施加时间内。读取电压Vread与输入电压Vi要足够小，以避免改变电阻式开关A、B与Y的状态。
在本发明一可能实施例中，设定电压VSET可为0.5V至3V之间，输入电压Vi可为0.1V至2V之间，输出电压Vo可为0.3V至5V之间，读取电压Vread可为0.02V至1V之间。此乃用于举例说明，并非用于限制本发明。
图5显示根据本发明一实施例的存储器装置的逻辑运算单元的电路架构图。在图5中，逻辑运算单元还包括晶体管TA、TB与TY。晶体管TA耦接于字线WL1与电阻式开关A之间。晶体管TR耦接于字线WL2与电阻式开关B之间。晶体管TY耦接于字线WL3与电阻式开关Y之间。电导可控单元C则由晶体管TC所实施。
在底下，以对电阻式开关A与B的逻辑状态进行NOR逻辑运算(Y＝NOR(A，B))为例做说明，其中，以A＝1而B＝0为例做说明。
图6显示进行NOR运算的信号波形图。
在图6中，在时序P1中，导通晶体管TA且在字线WL1上施加高电平电压，如此可以编程电阻式开关A(A＝1)；关闭晶体管TB，如此不编程电阻式开关B(B＝0)；关闭晶体管TY、导通晶体管Taccess以对位线BL进行充电。
在时序P2中，导通晶体管TA、TB与TY；对字线WL1～WL3施加高电平电压，且让电导可控单元C的初始电导调整为低电导值以进行NOR逻辑运算。在时序P2时，电阻式开关Y的状态将为：Y＝NOR(A，B)＝NOR(1，0)＝0。
在时序P3中，读取电阻式开关Y的状态。故而，在时序P3中，关闭晶体管TA、TB；导通晶体管TY与Taccess；以及将电导可控单元C的电导调整为高电导值GL(GL＞＞GHRS)；施加小的读取电压Vread至字线WL3以通过存取晶体管Taccess来读出电流，以得到电阻式开关Y的逻辑状态。
在本发明一实施例中，通过加入更多的电阻式开关可以扩张逻辑运算单元，以执行用户定义的逻辑运算。在底下以进行逻辑运算
Figure BDA0002978185330000081
S为例做说明，但当知本发明并不受限于此。
图7A显示进行逻辑运算
Figure BDA0002978185330000082
S的逻辑运算单元的电路架构图；图7B显示进行逻辑运算
Figure BDA0002978185330000083
S的逻辑栅示意图；图7C显示进行逻辑运算
Figure BDA0002978185330000084
S的信号波形图。为进行
Figure BDA0002978185330000085
S，可分成3个步骤：第一个步骤进行Y1＝NOR(A，B)；第二个步骤进行Y2＝NOR(Y1，S)；第三个步骤进行Y＝NAND(Y1，Y2)。于图7A中，S、Y1与Y2乃是电阻式开关。
于时序P4中，导通晶体管TA、TB、TY1且施加高电平电压于位线WL1、WL2与WL4，并令电导可控单元C的电导值为低电导值，如此可以进行Y1＝NOR(A，B)。
于时序P5中，导通晶体管TY1、TY2、TS且施加高电平电压于位线WL3、WL4与WL5，并令电导可控单元C的电导值为低电导值，如此可以进行Y2＝NOR(Y1，S)。
于时序P6中，导通晶体管TY1、TY2、TY且施加高电平电压于位线WL4、WL5与WL6，并令电导可控单元C的电导值为高电导值，如此可以进行Y＝NAND(Y1，Y2)。
通过上述说明，本发明实施例可以组合所需要的逻辑运算单元，以执行用户定义逻辑运算。
请参考图8A至图8G，其显示根据本发明多个实施例的存储器装置的电路示意图。
如图8A所示，存储器装置800A包括存储器阵列810，多个位线BL1～BLN(N为正整数)，多个字线WL1～WLM(M为正整数)，以及至少一电导可控单元C。存储器阵列810耦接至这些位线BL1～BLN、这些字线WL1～WLM，以及至少一电导可控单元C。存储器阵列810包括多个存储器单元820，其中，这些存储器单元820可由上述电阻式开关(如电阻式开关A、B与Y)所实施。亦即，这些存储器单元820的一存储器单元群组(如电阻式开关A、B与Y)与该至少一电导可控单元可形成一逻辑运算单元。或者是，在本发明其他可能实施例中，各这些存储器单元820可由上述电阻式开关(如电阻式开关A、B与Y)串联选择器或晶体管所实施。在图8A中，控制各这些存储器单元820的选择器或晶体管的多条控制线(未示出)可以并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。
如图8B所示，存储器装置800B包括存储器阵列810，位线BL1～BLN，字线WL1～WLM，以及至少一电导可控单元C。在图8B中，这些电导可控单元C的电导值由同一电导控制线(conductance control line)GCL所控制，以同步调整这些电导可控单元C的电导；该电导控制线GCL并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。
如图8C所示，存储器装置800C包括存储器阵列810，位线BL1～BLN，字线WL1～WLM，以及至少一电导可控单元C。在图8C中，控制这些电导可控单元C的这些电导控制线GCL1～GCLP(P为正整数)彼此独立(亦即不相连)，以独立调整这些电导可控单元C的电导；这些电导控制线GCL1～GCLP并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。
如图8D所示，存储器装置800D包括存储器阵列810，位线BL1～BLN，字线WL1～WLM，以及至少一电导可控单元C。在图8D中，这些电导可控单元C的电导值由同一电导控制线GCL所控制，以同步调整这些电导可控单元C的电导；该电导控制线GCL并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。此外，存储器装置800D还包括电导字线(conductance word line)GWL，连接至这些电导可控单元C的晶体管的漏极电导字线GWL并联于位线BL1～BLN或者并联于字线WL1～WLM。
如图8E所示，存储器装置800E包括存储器阵列810，位线BL1～BLN，字线WL1～WLM，以及至少一电导可控单元C。在图8E中，控制这些电导可控单元C的这些电导控制线GCL1～GCLP彼此独立(亦即不相连)，以独立调整这些电导可控单元C的电导；这些电导控制线GCL1～GCLP并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。此外，存储器装置800E还包括电导字线GWL，连接至这些电导可控单元C的晶体管的漏极，电导字线GWL并联于位线BL1～BLN或者并联于字线WL1～WLM。
如图8F所示，存储器装置800F包括存储器阵列810，位线BL1～BLN，字线WL1～WLM，以及至少一电导可控单元C。在图8F中，这些电导可控单元C的电导值由单一电导控制线GCL所控制，以同步调整这些电导可控单元C的电导；该电导控制线GCL并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。此外，存储器装置800F还包括电导字线GWL，连接至这些电导可控单元C的晶体管的漏极，电导字线GWL并联于位线BL1～BLN或者并联于字线WL1～WLM。此外，存储器装置800F还包括电导调整线GTL(conductance-tuning line)，连接至这些电导可控单元C的这些浮接栅极晶体管的这些栅极，电导调整线GTL并联于位线BL1～BLN或者并联于字线WL1～WLM。
如图8G所示，存储器装置800G包括存储器阵列810，位线BL1～BLN，字线WL1～WLM，以及至少一电导可控单元C。在图8G中，控制这些电导可控单元C的这些电导控制线GCL1～GCLP可以独立(不相连)。存储器装置800G还包括多条电导调整线GTL1～GTLP，连接至这些电导可控单元C的这些浮接栅极晶体管的这些栅极。这些电导控制线GCL1～GCLP并联于位线BL1～BLN或者并联于字线WL1～WLM，从而形成半交叉型(semi-crossbar)阵列。电导调整线GTL1～GTLP并联于位线BL1～BLN或者并联于字线WL1～WLM。从而可以独立调整这些电导可控单元C的电导。此外，存储器装置800G还包括电导字线GWL，连接至这些电导可控单元C的晶体管的漏极，电导字线GWL并联于位线BLI～BLN或者并联于字线WL1～WLM。
在本发明一可能实施例中，电阻式开关可为电阻式存储器随机存取(Resistiverandom-access memory，RRAM，包括金属氧化物电阻式存储器随机存取Metal OxideResistive Memory(OxRAM)、导电桥接随机存取存储器(conductive-bridging RAM，CBRAM)等)，相变化存储器(Phase change memory，PCM)，自旋转移矩磁阻式随机存取存储器(Spin-transfer Torque MRAM，STT-MRAM)，自旋轨道转矩磁阻式随机存取存储器(Spin-Orbit Torque MRAM，SOT-RAM)等，此皆在本发明精神范围内。
在本发明一可能实施例中，存储器内运算(Computing in Memory)逻辑运算单元可重复排列以扩大为大面积阵列。甚至，该阵列的制造可为2维或3维结构。对于阵列的操作可以取决于客户特殊要求、电阻式开关(选择性包括选择器及/或晶体管)，以及电路类型(交叉型(crossbar)或半交叉型(semi-crossbar))等，这些皆在本发明精神范围内。
本发明上述实施例公开一种具有存储器内运算功能的存储器装置及应用其操作方法，其系以电阻式开关当成存储器单元。存储器装置所能执行的逻辑运算功能(NAND与NOR)可通过控制这些电导可控单元的这些电导而切换。故而，本发明上述实施例具有简化计算复杂度与周边电路复杂度的优点。
至此，已经结合附图对本公开实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储器装置，其中，包括：
一存储器阵列，具有多个存储器单元；
多个位线，耦接至该存储器阵列；
多个字线，耦接至该存储器阵列；以及
多个电导可控单元，耦接至该存储器阵列，
其中，这些存储器单元的一存储器单元群组与这些电导可控单元的至少一电导可控单元形成一逻辑运算单元，该逻辑运算单元的一逻辑运算功能由该至少一电导可控单元的一等效电导而决定。
2.根据权利要求1所述的存储器装置，其中，
这些存储器单元为多个电阻式开关；
该存储器单元群组的多个输入单元与该至少一电导可控单元形成一分压单元，以决定这些位线的一耦接位线的一位线电压及决定该存储器单元群组的一输出单元的一逻辑状态；
当该至少一电导可控单元具有一第一等效电导值时，该逻辑运算单元的该逻辑运算功能为一第一逻辑运算；以及
当该至少一电导可控单元具有一第二等效电导值时，该逻辑运算单元的该逻辑运算功能为一第二逻辑运算，其中，该第一等效电导值高于该第二等效电导值。
3.根据权利要求2所述的存储器装置，其中，该第一逻辑运算为NAND逻辑运算，该第二逻辑运算为NOR逻辑运算。
4.根据权利要求1所述的存储器装置，其中，该逻辑运算单元还包括：
一存取晶体管，耦接至该存储器单元群组，用以提供一读取电流或一读取电压，以读取该存储器单元群组的一输出单元的一状态。
5.根据权利要求1所述的存储器装置，其中，该电导可控单元由下列任意组合所构成：一晶体管、一浮接栅极晶体管、一电阻式开关、一多端晶体管与一选择器。
6.根据权利要求1所述的存储器装置，其中，
这些电导可控单元被同步控制；或者
这些电导可控单元被独立控制。
7.一种存储器装置的操作方法，其中，包括：
选择该存储器装置的多个存储器单元的一存储器单元群组与至少一电导可控单元以形成一逻辑运算单元；以及
控制该至少一电导可控单元的一等效电导以决定该逻辑运算单元的一逻辑运算功能。
8.根据权利要求7所述的存储器装置的操作方法，其中：
各这些存储器单元为一电阻式开关；
控制该至少一电导可控单元的该等效电导具有一第一等效电导值以执行该逻辑运算单元的该逻辑运算功能为一第一逻辑运算；以及
控制该至少一电导可控单元的该等效电导具有一第二等效电导值以执行该逻辑运算单元的该逻辑运算功能为一第二逻辑运算，其中，该第一等效电导值高于该第二等效电导值。
9.根据权利要求8所述的存储器装置的操作方法，其中，
该第一逻辑运算为NAND逻辑运算，该第二逻辑运算为NOR逻辑运算；以及
这些电导可控单元被同步控制，或者这些电导可控单元被独立控制。
10.根据权利要求8所述的存储器装置的操作方法，其中，还包括：由该逻辑运算单元的一存取晶体管提供一读取电流或一读取电压，以读取该存储器单元群组的一输出单元的一状态。
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