CN114999931A - 一种提高芯片对位精度的板级扇出型封装方法 - Google Patents

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王建彬
查晓刚
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Abstract

本发明提供一种提高芯片对位精度的板级扇出型封装方法，通过获取基板特征图形及芯片特征图形的第一图像，进行定位处理，获取芯片特征图形相对于基板特征图形的初始位置信息，并结合具有芯片特征图形的第二图像，进行数据处理，获取芯片特征图形相对于基板特征图形的实际位置信息，并修正原始曝光图形资料中有关芯片特征图形相对于基板特征图形的理论位置信息，以获取修正后的曝光图形资料，而后对感光介质层进行曝光处理，形成显露金属盘的连接通孔，从而可实现精准对位，减少制造成本，提高封装的生产良率和产能，提高产业经济效益，有效促进FOPLP产业的发展。

Description

一种提高芯片对位精度的板级扇出型封装方法
技术领域
本发明属于半导体封装技术领域，涉及一种提高芯片对位精度的板级扇出型封装方法。
背景技术
扇出型封装是先进封装最具代表性的技术之一，随着其向多芯片、3D SiP等方向发展，正越来越多地被应用在5G、AIoT和HPC等领域中。
扇出型封装有两大分支：晶圆级扇出型封装(FOWLP)和板级扇出型封装(FOPLP)。作为后起之秀的板级封装，由于面板的大尺寸和更高的载具使用率，使得板级封装具有成本低、产能高的优势，带来了远高于晶圆级扇出型封装的规模经济效益，而作为其核心的RDL(Redistribution Layer，重布线层)技术，也得到了业界更多的关注。
RDL技术的核心是沉积金属层和介质层并形成相应的金属布线图形，来对芯片的I/O端口进行重新布局，将其布置到新的、节距占位可更为宽松的区域。其中，能制作高品质的精细线路是RDL的强项，但是板级RDL的制备仍然面临巨大挑战，如要想实现基于埋芯片和RDL的PLP模组，埋芯片时，填充塑封材料的工艺步骤无法避免芯片位移(Die shift)，这将导致连接孔与芯片的金属盘(Pad)存在位置偏差，影响RDL与芯片Pad的对位互连；其次，有机基板在固化时，存在涨缩和变形，会影响RDL外引脚与芯片内引脚的连接；以及贴片机在贴装芯片时，不仅容置芯片的空腔(Cavity)存在尺寸偏差，设备也存在一定的精度误差。这些都将导致RDL与芯片Pad的对位精度低的问题，使得对位精度无法保证，会引起崩孔、短路、开路等问题，影响产品质量。
因此，提供一种提高芯片对位精度的板级扇出型封装方法，以采用合适的方法检测与修正板级封装中的Die shift问题，提高芯片对位精度，做到线-孔-盘精准互连，提高产品质量，减少报废率，是非常有必要的。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高芯片对位精度的板级扇出型封装方法，用于解决现有技术中板级扇出型封装芯片的对位问题。
为实现上述目的及其他相关目的，本发明提供一种提高芯片对位精度的板级扇出型封装方法，包括以下步骤：
提供基板，所述基板包括相对的第一面及第二面，所述基板具有基板特征图形，且所述基板中形成有空腔；
提供临时载片，将所述临时载片键合于所述基板的第一面，以覆盖所述空腔的一面；
提供芯片，将所述芯片置于所述空腔中，所述芯片的有源面与所述临时载片相接触，且所述芯片的有源面具有芯片特征图形；
形成封装层，所述封装层填充所述空腔；
去除所述临时载片，显露所述芯片的有源面；
获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理，获取所述芯片特征图形相对于所述基板特征图形的初始位置信息，并结合具有所述芯片特征图形的第二图像，进行数据处理，获取所述芯片特征图形相对于所述基板特征图形的实际位置信息；
结合所述芯片特征图形相对于所述基板特征图形的实际位置信息，修正原始曝光图形资料中有关所述芯片特征图形相对于所述基板特征图形的理论位置信息，获取修正后的曝光图形资料；
于所述基板的第一面上形成感光介质层，结合修正后的曝光信息进行曝光，于所述感光介质层中形成显露位于所述芯片的有源面上的金属盘的连接通孔；
形成与所述金属盘相接触的重布线层。
可选地，所述基板特征图形包括贯穿所述基板的通孔特征图形。
可选地，所述基板上包括多个贴片模块，且所述基板特征图形包括对应整条基板的基板特征图形及对应每个所述贴片模块的模块特征图形。
可选地，获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理的步骤包括：采用摄像机获取所述基板的基板特征图形进行基板定位、获取所述贴片模块的模块特征图形进行贴片模块定位，以及获取所述芯片的芯片特征图形进行芯片定位的步骤。
可选地，在将所述芯片置于所述空腔前，通过摄像机获取具有所述芯片特征图形的所述第二图像。
可选地，对所述感光介质层进行曝光时采用分区曝光法。
可选地，形成的所述连接通孔位于所述金属盘的上方，且所述连接通孔的孔径不大于所述金属盘的尺寸。
可选地，所述基板包括有机载板。
可选地，所述芯片特征图形包括位于所述芯片的有源面上的所述金属盘。
可选地，还包括在所述重布线层上形成金属焊球的步骤。
如上所述，本发明的提高芯片对位精度的板级扇出型封装方法，通过获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理，获取所述芯片特征图形相对于所述基板特征图形的初始位置信息，并结合具有所述芯片特征图形的第二图像，进行数据处理，获取所述芯片特征图形相对于所述基板特征图形的实际位置信息，并修正原始图形资料中有关所述芯片特征图形相对于所述基板特征图形的理论位置信息，以获取修正后的曝光图形资料，而后对位于所述芯片上的所述感光介质层进行曝光处理，形成显露位于所述芯片的有源面上的金属盘的连接通孔，从而可有效规避因Die shift带来的崩盘后果，减少制造成本，提高封装的生产良率和产能；减少因Die shift所产生的成本浪费，提高产业经济效益；采用扇出型封装技术，可以制作较薄的封装结构，且供应链较短，可有效促进FOPLP产业的发展。
附图说明
图1显示为本发明实施例中将芯片置于空腔后的结构示意图。
图2显示为本发明实施例中通过摄像机获取芯片特征图形的第二图像的示意图。
图3显示为本发明实施例中形成封装层后的结构示意图。
图4显示为本发明实施例中去除临时载片采用摄像机进行定位操作的示意图。
图5显示为图4中基板的俯视结构示意图。
图6显示为本发明实施例中形成感光介质层后的结构示意图。
图7显示为本发明实施例中进行曝光形成连接通孔后的结构示意图。
图8显示为本发明实施例中形成重布线层及金属焊球后的结构示意图。
元件标号说明
100 基板
101 基板特征图形
102 模块特征图形
103 贴片模块
200 空腔
300 临时载片
400 芯片
401 金属盘
402 芯片中心位置
500 摄像机
600 封装层
700 感光介质层
800 连接通孔
900 重布线层
110 金属焊球
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
本实施例提供一种提高芯片对位精度的板级扇出型封装方法，包括以下步骤：
参阅图1，首先执行步骤S1，提供基板100，所述基板100包括相对的第一面及第二面，所述基板100具有基板特征图形，且所述基板100中形成有空腔200。
具体的，本实施例中，所述基板100采用有机载板，但所述基板100的种类并非局限于此。其中，可使用激光切割的方式在蚀刻-显影-去膜工艺后在有机载板上制作出放置芯片400的所述空腔。所述空腔的尺寸与所述芯片400相匹配，只需在所述芯片400的尺寸上每单边各加5-100μm即可，如本实施例中所述芯片400的尺寸为10×10mm，所述空腔的尺寸为所述芯片400的尺寸每单边各加5-100μm，关于所述芯片400的种类、尺寸及所述空腔的尺寸，具体可根据需要进行选择，此处不作过分限制。
作为示例，所述基板特征图形可包括贯穿所述基板100的通孔特征图形。
具体的，本实施例中，所述基板特征图形采用贯穿所述基板100的通孔特征图形，但并非局限于此，也可采用位于所述基板100上的其他特殊标记进行定位，此处不作过分限制。
进一步的，如图5，本实施中，所述基板100可包括多个贴片模块103，且优选所述基板特征图形包括对应整条基板的基板特征图形101及对应每个所述贴片模块103的模块特征图形102，以通过所述基板特征图形进行基板定位，通过所述芯片特征图形进行芯片定位，以便于实现精准对位操作。
接着，执行步骤S2，提供临时载片300，将所述临时载片300键合于所述基板100的第一面，以覆盖所述空腔200的一面。
具体的，本实施例中，所述临时载片300采用胶带(Tape)，但所述临时载片300的种类并非局限于此，可根据需要进行选择，通过所述胶带可封闭所述空腔200的一面，为后续所述芯片400贴装提供支撑。
接着，执行步骤S3，提供芯片400，将所述芯片400置于所述空腔200中，所述芯片400的有源面与所述临时载片300相接触，且所述芯片400的有源面具有芯片特征图形。
具体的，所述芯片400的有源面指具有金属盘401的一面，本实施例中，所述芯片400的有源面上的所述芯片特征图形直接采用位于所述芯片400上的所述金属盘401，以通过所述金属盘401实现对所述芯片的定位操作，但所述芯片特征图形的种类并非局限于此，具体可根据需要进行选择。其中，在贴片机将所述芯片400放入所述空腔200中时，由于贴片机本身的设备精度误差(最好的贴片机精度为±5μm)，所述芯片400会产生初次位移。
参阅图2，本实施例中，在将所述芯片400置于所述空腔200前，可通过摄像机500如CCD摄像机获取具有所述芯片特征图形的第二图像，并存储与存储器中如电脑，以便于后续比对应用，但获取具有所述芯片特征图形的所述第二图像的方法并非局限于此，如也可在拾取所述芯片400前通过摄像机获取等，此处不作过分限制。
接着，如图3，执行步骤S4，形成封装层600，所述封装层600填充所述空腔200。
具体的，将所述芯片400放进所述空腔200后，需要压合绝缘材料如ABF进行塑封，以形成填充所述空腔200的所述封装层600。由于模流阻力以及塑封材料、基板100和所述临时载片300之间的热膨胀系数的不一致性，在对塑封材料的加热过程中，会导致所述芯片400产生Die shift，从而在固化过程中，由于材料的热膨胀性质的不同，会造成所述芯片400的二次位移。
接着，如图4，执行步骤S5，去除所述临时载片300，显露所述芯片400的有源面。
具体的，翻转所述基板100，使得所述临时载片300即Tape面朝上，再去除Tape，这时所述芯片400的有源面朝上，可露出所述芯片400上的特征图形，即所述金属盘401。
接着，执行步骤S6，获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理，获取所述芯片特征图形相对于所述基板特征图形的初始位置信息，并结合具有所述芯片特征图形的第二图像，进行数据处理，获取所述芯片特征图形相对于所述基板特征图形的实际位置信息。
其中，获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理的步骤包括：采用摄像机获取所述基板100的基板特征图形进行基板定位、获取所述贴片模块103的模块特征图形进行贴片模块定位，以及获取所述芯片400的芯片特征图形进行芯片定位的步骤。
具体的，可采用CCD摄像机对整个所述基板100进行所述基板特征图形101的识别，所述基板特征图形101为位于所述基板100的四角上的较大的孔，以进行关于所述基板100的初次定位。初次定位完成后，再对所述贴片模块103四周的所述模块特征图形102进行CCD扫描，抓取图形，进行关于所述贴片模块103的二次定位。其中，优选所述模块特征图形103的孔径小于所述基板特征图形101，以节约所述基板100的空间利用率。接着，将所述模块特征图形102与所述芯片特征图形，即所述金属盘401进行比对，同时参考贴片前获得的所述芯片特征图形的第二图像，通过计算与修正，最后输出所述芯片特征图形相对于所述基板特征图形的实际位置信息，如根据所述基板100中的所述芯片400的分布，自动生成有关所述芯片400的芯片中心位置402的坐标等。
接着，执行步骤S7，结合所述芯片特征图形相对于所述基板特征图形的实际位置信息，修正原始曝光图形资料中有关所述芯片特征图形相对于所述基板特征图形的理论位置信息，获取修正后的曝光图形资料。
具体的，对于所述芯片400的定位，通常是根据客户方获取芯片上的芯片特征图形进行编程，以定位芯片中心位置坐标，这个中心并非芯片的几何中心，而是芯片的图形分布的编程计算中心，原始的曝光图形资料的图形就是编程的理想化的位置和中心位置等，而实际上芯片位置在工艺过程中发生了偏移，会造成对位偏差。因此，本实施例通过CCD扫描后获得的所述芯片特征图形相对于所述基板特征图形的实际位置信息后，与原始的曝光图形资料比对，可进行坐标位置修正，以修正初始的曝光图形资料的位置，从而最终输出一个新的曝光图形资料，使得新的曝光图形资料的图形和扫描后的实际图形位置尽量保持一致，提高曝光的有效性，以实现精准对位。
接着，如图6及图7，执行步骤S8，于所述基板100的第一面上形成感光介质层700，结合修正后的曝光信息进行曝光，于所述感光介质层700中形成显露位于所述芯片400的有源面上的金属盘401的连接通孔800。
具体的，可使用狭缝涂布(Slit coating)的方式，在所述基板100上形成所述感光介质层(Insulation layer)700，其中，所述感光介质层700的材料主要成分包括聚酰亚胺、环氧树脂等，然后升温进行固化，并冷却到室温，形成所述感光介质层700。而后调出修正后的新的曝光图形资料，进行曝光，形成所述连接通孔800，以显露所述金属盘401，当所述连接通孔800的孔径小于等于所述金属盘401的尺寸时，就算曝光有效，即可实现与后续形成的重布线层900线路的电信号的互连，降低了多重误差的累加性，形成精准对位。本实施例中，在进行曝光时，优选采用分区曝光，以提高曝光准确度，进一步减少报废率，确保曝光的有效性。
由于本实施例中，通过多次对位，可减小精度误差，再加上分区曝光，可确保不会因为Die shift引发曝光后图形无法和芯片上的金属盘进行对位的问题，即整板报废的问题可得到很好的解决，从而可降低成本的浪费，增加生产效率和生产质量。
接着，参阅图8，执行步骤S9，形成与所述金属盘401相接触的重布线层900。
具体的，关于所述重布线层(RDL)900的制作，可采用如溅射法先形成金属种子层，其中，溅射的金属种子层可为纳米级的一层钛金属层及一层铜金属层，由于钛金属层的电导率和附着力较高，且厚度平整性好，可将所述重布线层900牢固地固定在所述感光介质层700上。随后在形成的金属种子层上进行抗蚀层材料的涂覆(Slit Coating)、曝光、显影，而后进行电镀铜的制备，再去除由抗蚀层材料形成的膜，最后刻蚀掉多余的金属种子层，完成所述重布线层900中的第一层制备，关于所述重布线层900的层数，此处不作过分限制，可根据需要进行制备。
进一步的，在制作好所述重布线层900后，可在所述重布线层900上面覆盖感光阻焊层，并采用光刻法形成显露所述重布线层900的孔，而后在孔中形成导电的金属焊球110，以将所述重布线层900内所述芯片400的电信号引出，进而增加线路的密度，提高实用性。
综上所述，本发明的提高芯片对位精度的板级扇出型封装方法，通过获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理，获取所述芯片特征图形相对于所述基板特征图形的初始位置信息，并结合具有所述芯片特征图形的第二图像，进行数据处理，获取所述芯片特征图形相对于所述基板特征图形的实际位置信息，并修正原始图形资料中有关所述芯片特征图形相对于所述基板特征图形的理论位置信息，以获取修正后的曝光图形资料，而后对位于所述芯片上的所述感光介质层进行曝光处理，形成显露位于所述芯片的有源面上的金属盘的连接通孔，从而可有效规避因Die shift带来的崩盘后果，减少制造成本，提高封装的生产良率和产能；减少因Die shift所产生的成本浪费，提高产业经济效益；采用扇出型封装技术，可以制作较薄的封装结构，且供应链较短，可有效促进FOPLP产业的发展。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种提高芯片对位精度的板级扇出型封装方法，其特征在于，包括以下步骤：
提供基板，所述基板包括相对的第一面及第二面，所述基板具有基板特征图形，且所述基板中形成有空腔；
提供临时载片，将所述临时载片键合于所述基板的第一面，以覆盖所述空腔的一面；
提供芯片，将所述芯片置于所述空腔中，所述芯片的有源面与所述临时载片相接触，且所述芯片的有源面具有芯片特征图形；
形成封装层，所述封装层填充所述空腔；
去除所述临时载片，显露所述芯片的有源面；
获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理，获取所述芯片特征图形相对于所述基板特征图形的初始位置信息，并结合具有所述芯片特征图形的第二图像，进行数据处理，获取所述芯片特征图形相对于所述基板特征图形的实际位置信息；
结合所述芯片特征图形相对于所述基板特征图形的实际位置信息，修正原始曝光图形资料中有关所述芯片特征图形相对于所述基板特征图形的理论位置信息，获取修正后的曝光图形资料；
于所述基板的第一面上形成感光介质层，结合修正后的曝光信息进行曝光，于所述感光介质层中形成显露位于所述芯片的有源面上的金属盘的连接通孔；
形成与所述金属盘相接触的重布线层。
2.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：所述基板特征图形包括贯穿所述基板的通孔特征图形。
3.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：所述基板上包括多个贴片模块，且所述基板特征图形包括对应整条基板的基板特征图形及对应每个所述贴片模块的模块特征图形。
4.根据权利要求3所述的提高芯片对位精度的板级扇出型封装方法，其特征在于，获取有关所述基板特征图形及所述芯片特征图形的第一图像，进行定位处理的步骤包括：采用摄像机获取所述基板的基板特征图形进行基板定位、获取所述贴片模块的模块特征图形进行贴片模块定位，以及获取所述芯片的芯片特征图形进行芯片定位的步骤。
5.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：在将所述芯片置于所述空腔前，通过摄像机获取具有所述芯片特征图形的所述第二图像。
6.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：对所述感光介质层进行曝光时采用分区曝光法。
7.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：形成的所述连接通孔位于所述金属盘的上方，且所述连接通孔的孔径不大于所述金属盘的尺寸。
8.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：所述基板包括有机载板。
9.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：所述芯片特征图形包括位于所述芯片的有源面上的所述金属盘。
10.根据权利要求1所述的提高芯片对位精度的板级扇出型封装方法，其特征在于：还包括在所述重布线层上形成金属焊球的步骤。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070145102A1 (en) * 2005-12-22 2007-06-28 Unaxis International Trading Ltd. Method for mounting a flip chip on a substrate
CN104392950A (zh) * 2014-11-03 2015-03-04 西安工业大学 一种芯片焊点的定位方法
CN104465335A (zh) * 2013-09-25 2015-03-25 斯克林集团公司 描绘方法以及描绘装置
CN110036462A (zh) * 2016-09-29 2019-07-19 株式会社新川 半导体装置的制造方法以及封装装置
KR20210077580A (ko) * 2019-12-17 2021-06-25 주식회사 네패스 광 모듈

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070145102A1 (en) * 2005-12-22 2007-06-28 Unaxis International Trading Ltd. Method for mounting a flip chip on a substrate
CN104465335A (zh) * 2013-09-25 2015-03-25 斯克林集团公司 描绘方法以及描绘装置
CN104392950A (zh) * 2014-11-03 2015-03-04 西安工业大学 一种芯片焊点的定位方法
CN110036462A (zh) * 2016-09-29 2019-07-19 株式会社新川 半导体装置的制造方法以及封装装置
KR20210077580A (ko) * 2019-12-17 2021-06-25 주식회사 네패스 광 모듈

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