CN114975356A - 一种半导体结构 - Google Patents

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Abstract

本公开实施例公开了一种半导体结构，用于形成焊盘，包括：衬底、顶层导电线、N层次顶层导电线和若干介质层，N大于等于2。顶层导电线和N层次顶层导电线均设置于衬底的上方，其中，N层次顶层导电线均设置于顶层导电线靠近衬底的一侧；介质层位于沿竖直方向相邻的次顶层导电线之间。N层次顶层导电线中，任意两层次顶层导电线在衬底顶面的投影的重合面积小于第一限定值。本公开能够减小焊盘中的寄生电容，同时满足后续工艺中的平坦化要求，提高芯片的性能。

Description

一种半导体结构
技术领域
本公开涉及集成电路领域，尤其涉及一种半导体结构。
背景技术
在半导体封装技术中，焊盘(PAD)作为芯片的引脚，即可以将芯片引脚外部的输入信号经过处理送给芯片内部，又可以将芯片内部输出信号经过处理运算送到芯片外部，PAD处结构设计的好坏直接影响芯片的性能。
相关技术中，PAD处结构底部密度不均匀，缺少有效支撑，会在后续工艺中产生磨损，严重时导致短路，同时，PAD处结构中的寄生电容较大，导致信号的延迟和功耗增加，影响芯片的性能。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构，能够减小焊盘中的寄生电容，同时满足后续工艺中的平坦化要求，提高芯片的性能。
本公开实施例的技术方案是这样实现的：
本公开实施例提供一种半导体结构，所述半导体结构用于形成焊盘，包括：衬底、顶层导电线、N层次顶层导电线和若干介质层；N大于等于2；
所述顶层导电线和所述N层次顶层导电线均设置于所述衬底的上方；其中，所述N层次顶层导电线均设置于所述顶层导电线靠近所述衬底的一侧；所述介质层位于沿竖直方向相邻的所述次顶层导电线之间；
所述N层次顶层导电线中，任意两层所述次顶层导电线在所述衬底顶面的投影的重合面积小于第一限定值。
上述方案中，所述半导体结构还包括第一区域，所述第一区域用于形成重布线层；所述第一区域设置于所述顶层导电线远离所述衬底的一侧；所述N层次顶层导电线在所述衬底顶面的投影，与所述第一区域在所述衬底顶面的投影至少部分重合。
上述方案中，所述N层次顶层导电线包括第一次顶层导电线；所述N层次顶层导电线中，所述第一次顶层导电线最为临近所述顶层导电线；所述第一次顶层导电线在所述衬底顶面的投影，覆盖所述第一区域在所述衬底顶面的投影。
上述方案中，所述N层次顶层导电线包括：中心区布线；所述中心区布线在所述衬底顶面的投影包括沿第一方向延伸的多个图案；所述多个图案沿第二方向间隔排布；所述第二方向垂直于所述第一方向。
上述方案中，每层次顶层导电线对应的相邻两个所述图案在所述第二方向的间距大于等于第二限定值；每个所述图案沿所述第二方向的最大宽度均小于等于第三限定值。
上述方案中，所述N层次顶层导电线还包括：外围区布线，所述外围区布线在所述衬底顶面的投影包括第一环形图案；所述第一环形图案包围所述中心区布线在所述衬底顶面的投影。
上述方案中，N＝2，所述外围区布线包括：第一外围区布线和第二外围区布线；所述第一外围区布线和所述第二外围区布线在所述竖直方向上连续设置；其中，所述第一外围区布线的第一端连接所述顶层导电线，所述第一外围区布线的第二端连接所述第二外围区布线的第一端，所述第二外围区布线的第二端连接半导体测试器件；所述半导体测试器件形成于所述衬底中。
上述方案中，N>2，所述外围区布线包括：第一外围区布线、第二外围区布线和至少一层第三外围区布线；所述第一外围区布线、所述至少一层第三外围区布线和所述第二外围区布线在所述竖直方向上连续设置；其中，所述第一外围区布线的第一端连接所述顶层导电线，所述第一外围区布线的第二端连接所述至少一层第三外围区布线的第一端，所述第二外围区布线的第一端连接所述至少一层第三外围区布线的第二端，所述第二外围区布线的第二端连接半导体测试器件；所述半导体测试器件形成于所述衬底中。
上述方案中，所述半导体结构还包括：导电通孔；所述导电通孔沿所述竖直方向延伸；所述导电通孔贯穿所述介质层，导通连接相邻的所述外围区布线；所述导电通孔还导通连接所述第一外围区布线和所述顶层导电线，以及，导通连接所述第二外围区布线和所述半导体测试器件。
上述方案中，所述导电通孔还导通连接相邻的所述中心区布线，和/或，导通连接所述中心区布线和顶层导电线。
上述方案中，所述外围区布线在所述衬底顶面的投影与所述中心区布线在所述衬底顶面的投影沿所述第二方向的最小间距大于等于第四限定值。
上述方案中，所述介质层的材料为绝缘材料；所述顶层导电线和所述N层次顶层导电线的材料均为金属。
上述方案中，N＝3；所述中心区布线包括：第一中心区布线、第二中心区布线和第三中心区布线；所述第一中心区布线、第二中心区布线和第三中心区布线在所述竖直方向上连续设置；所述第一中心区布线在所述衬底顶面的投影包括第一图案；所述第二中心区布线在所述衬底顶面的投影包括沿所述第一方向延伸的多个第二图案；所述第三中心区布线在所述衬底顶面的投影包括沿所述第一方向延伸的多个第三图案。
上述方案中，所述第一图案包括：第一条形图案和第二环形图案；所述第二图案为第二条形图案；所述第三图案为第三条形图案；所述第一条形图案沿所述第一方向延伸；所述第二环形图案包围所述第一条形图案、所述第二条形图案和第三条形图案；所述第一条形图案、所述第二条形图案和第三条形图案按照预定次序沿所述第二方向依次交替排布。
上述方案中，所述第一图案为第二环形图案；所述第二图案为第二条形图案；所述第三图案为第三条形图案；所述第二环形图案包围所述第二条形图案和第三条形图案；所述第二条形图案和所述第三条形图案沿所述第二方向依次交替排布。
上述方案中，所述预定次序包括以下至少一种：第一条形图案-第二条形图案-第三条形图案的顺序或倒序；第二条形图案-第一条形图案-第三条形图案的顺序或倒序；第一条形图案-第三条形图案-第二条形图案的顺序或倒序。
由此可见，本公开实施例提供了一种半导体结构，半导体结构用于形成焊盘，包括：衬底、顶层导电线、N层次顶层导电线和若干介质层；其中，N大于等于2。顶层导电线和N层次顶层导电线均设置于衬底的上方，其中，N层次顶层导电线均设置于顶层导电线靠近衬底的一侧，介质层位于沿竖直方向相邻的次顶层导电线之间。N层次顶层导电线中，任意两层次顶层导电线在衬底顶面的投影的重合面积小于第一限定值。一方面，由于寄生电容的大小与产生寄生电容的两个导电体之间的正对面积成正比；因此，控制任意两层次顶层导电线在衬底顶面的投影重合面积，使其小于第一限定值，也即减小了这两层次顶层导电线的正对面积，从而减小了焊盘中的寄生电容，降低了信号所受的干扰。另一方面，N层次顶层导电线均设置于顶层导电线靠近衬底的一侧，介质层位于沿竖直方向相邻的次顶层导电线之间，也就是说，次顶层导电线和介质层交替设置于顶层导电线的下方；这样，提升了顶层导电线的下方的材料密度均匀性，从而满足后续工艺中的平坦化要求。
附图说明
图1为本公开实施例提供的一种半导体结构的示意图一；
图2为本公开实施例提供的一种半导体结构的示意图二；
图3为本公开实施例提供的一种半导体结构的示意图三；
图4为本公开实施例提供的一种半导体结构的示意图四；
图5为本公开实施例提供的一种半导体结构的示意图五；
图6为本公开实施例提供的一种半导体结构的示意图六；
图7为本公开实施例提供的一种半导体结构的示意图七；
图8为本公开实施例提供的一种半导体结构的示意图八；
图9为本公开实施例提供的一种半导体结构的示意图九；
图10为本公开实施例提供的一种半导体结构的示意图十；
图11为本公开实施例提供的一种半导体结构的示意图十一；
图12为本公开实施例提供的一种半导体结构的示意图十二；
图13为本公开实施例提供的一种半导体结构的示意图十三；
图14为本公开实施例提供的一种半导体结构的示意图十四；
图15为本公开实施例提供的一种半导体结构的示意图十五；
图16为本公开实施例提供的一种半导体结构的示意图十六；
图17为本公开实施例提供的一种半导体结构的示意图十七。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
寄生电容(parasitic capacitance)是两个导电体在传输高频信号中表现出来的电容特性，会对所传输的信号带来干扰。寄生电容的大小与两个导电体之间的正对面积成正比，与两个导电体之间的距离成反比。
图1为本公开实施例提供的一种半导体结构的可选的结构示意图，如图1所示，半导体结构80用于形成焊盘(PAD)，其包括：衬底01、顶层导电线02、N层次顶层导电线03和若干介质层04，N大于等于2。顶层导电线02和N层次顶层导电线03均设置于衬底01的上方，其中，N层次顶层导电线03均设置于顶层导电线02靠近衬底01的一侧。介质层04位于沿竖直方向Z相邻的次顶层导电线03之间，以及次顶层导电线03和顶层导电线02之间。
本公开实施例中，参考图1，次顶层导电线03沿竖直方向Z堆叠了N层，以不同的填充图案区别表示。N层次顶层导电线03中的任意两层次顶层导电线03，在衬底01顶面的投影的重合面积小于第一限定值。
在本公开的一些实施例中，结合图1和图2，图1和图2表征了次顶层导电线03的一种可选的结构，N层次顶层导电线03在衬底01顶面的投影形成了p1、p2和p3等图案，图案p1、p2和p3分别对应各层次顶层导电线03。在图2中，图案p1、p2和p3之间互相没有重合部分，也就是说，N层次顶层导电线03中的任意两层次顶层导电线03在衬底01顶面的投影互不重合，即重合部分的面积为0，满足了小于第一限定值的限定。
在本公开的一些实施例中，结合图3和图4，图3和图4表征了次顶层导电线03的另一种可选的结构，N层次顶层导电线03在衬底01顶面的投影形成了p1、p2和p3等图案，图案p1、p2和p3分别对应各层次顶层导电线03。在图4中，图案p1和p2之间存在重合部分a1，也就是说，两层次顶层导电线03在衬底01顶面的投影具有重合部分a1，而a1的面积小于第一限定值。
需要说明的是，电容具有如下计算公式：
Figure BDA0003637977480000061
其中，C为电容，ε为介电常数，S为电容极板的正对面积，k为静电力常数，d为电容极板之间的距离。
可以理解的是，一方面，由电容的计算公式(1)可知，寄生电容的大小与产生寄生电容的两个导电体(作为电容极板)之间的正对面积成正比。因此，控制任意两层次顶层导电线03在衬底01顶面的投影重合面积，使其小于第一限定值，也即减小了这两层次顶层导电线03的正对面积，从而减小了寄生电容。
另一方面，N层次顶层导电线03均设置于顶层导电线02靠近衬底01的一侧，介质层04位于沿竖直方向Z相邻的次顶层导电线03之间，也就是说，次顶层导电线03和介质层04交替设置于顶层导电线02的下方。这样，提升了顶层导电线02的下方的材料密度均匀性，从而满足后续的化学机械研磨(CMP)等工艺中的平坦化要求。
在本公开的一些实施例中，图1和图3示出的介质层04的材料为绝缘材料，顶层导电线02和N层次顶层导电线03的材料均为金属。可以理解的是，一方面，介质层04将顶层导电线02和N层次顶层导电线03，以及相邻的次顶层导电线03之间绝缘隔离，避免了短路；另一方面，介质层04能够支撑顶层导电线02和次顶层导电线03，提高半导体结构80的稳定性。
需要说明的是，如图1和图3所示，介质层04之间可以存在填充有空气的间隙(灰色填充区域之间的间隙)，即形成空气间隙(Air Gap)。由于相较于介质层04的绝缘材料，空气的介电常数更小，结合式(1)可知，Air Gap可以降低次顶层导电线03之间的寄生电容。
在本公开的一些实施例中，如图5所示，半导体结构80还包括第一区域05，第一区域05用于形成重布线层(RDL，Redistribution Layer)。第一区域05设置于顶层导电线02远离衬底01的一侧。
本公开实施例中，顶层导电线02远离衬底01的一侧，设置有第一区域05，第一区域05用于形成重布线层。需要说明的是，重布线层可以将芯片内电路引脚(pin)引到合适的位置，形成凸点(bump)或焊盘(pad)，芯片内电路通过凸点或焊盘与芯片外电路导通，也就是说，重布线层可以对芯片内电路引脚进行重新布置。
本公开实施例中，在形成重布线层之前，可以先在顶层导电线02上形成填充介质层，填充介质层内形成第一开口，为将要形成的重布线层预留出区域，即第一区域05。
本公开实施例中，N层次顶层导电线03在衬底01顶面的投影，与第一区域05在衬底01顶面的投影至少部分重合。图5和图6表征了次顶层导电线03和第一区域05的一种可选的结构，结合图5和图6，N层次顶层导电线03在衬底01顶面的投影形成了p1、p2和p3等图案，图案p1、p2和p3分别对应各层次顶层导电线03。如图6所示，图案p1、p2和p3与第一区域05在衬底01顶面的投影(即虚线框包围的部分)均部分重合，也就是说，N层次顶层导电线03的至少部分设置于第一区域05的正下方。
可以理解的是，相较于第一区域05，N层次顶层导电线03设置于竖直方向上高度较低的位置。因此，N层次顶层导电线03在衬底01顶面的投影与第一区域05在衬底01顶面的投影至少部分重合，即表征N层次顶层导电线03的至少部分设置于第一区域05的正下方，从而，N层次顶层导电线03能够对第一区域05形成有效的支撑，提高了半导体结构80的稳定性。同时，在第一区域05的正下方设置N层次顶层导电线03，有助于提高第一区域05的正下方区域的密度均匀性，提升顶层导电线02的平整度，从而在后续的化学机械研磨(CMP)等工艺过程中，避免密度不均匀而带来的磨损乃至短路。
在本公开的一些实施例中，图7和图8表征了次顶层导电线03和第一区域05的另一种可选的结构，结合图7和图8，N层次顶层导电线03在衬底01顶面的投影形成了p1、p2和p3等图案，图案p1、p2和p3分别对应各层次顶层导电线03。如图8所示，图案p1和p2之间存在重合部分a1，也就是说，两层次顶层导电线03在衬底01顶面的投影具有重合部分a1；同时，图案p1、p2和p3与第一区域05在衬底01顶面的投影(即虚线框包围的部分)均部分重合，也就是说，N层次顶层导电线03的至少部分设置于第一区域05的正下方。可以理解的是，由于两层次顶层导电线03在衬底01顶面的投影存在重合部分a1，即N层次顶层导电线03在第一区域05的正下方区域分布得更加密集，从而，能够对第一区域05形成更加有效的支撑，并且，能够更加有效地提高第一区域05的正下方区域的密度均匀性，顶层导电线02的平整度更优。
在本公开的一些实施例中，参考图5和图6，N层次顶层导电线03中包括了第一次顶层导电线301。N层次顶层导电线03中，第一次顶层导电线301最为临近顶层导电线02。第一次顶层导电线301在衬底01顶面的投影包括了图案p2和r1，图案p2和r1覆盖了第一区域05在衬底01顶面的投影。
可以理解的是，第一次顶层导电线301在衬底01顶面的投影，覆盖了第一区域05在衬底01顶面的投影，意味着第一次顶层导电线301的分布区域覆盖了第一区域05的正下方区域，从而，能够对第一区域05形成更加有效的支撑，并且，能够更加有效地提高第一区域05的正下方区域的密度均匀性，顶层导电线02的平整度更优。
在本公开的一些实施例中，结合图9和图10，N层次顶层导电线03包括中心区布线31。中心区布线31在衬底01顶面的投影包括沿第一方向Y延伸的多个图案，多个图案沿第二方向X间隔排布，第二方向X垂直于第一方向Y。多个图案中，每层次顶层导电线03对应的相邻两个图案，在第二方向X的间距d1大于等于第二限定值，每个图案沿第二方向X的最大宽度w1均小于等于第三限定值。需要说明的是，这里所述的“每层次顶层导电线对应的相邻两个图案”，是指该相邻的两个图案对应的布线属于同一层次顶层导电线，在图9和图10中即为相邻的两个填充相同的图案。
由电容的计算公式(1)可知，寄生电容的大小与产生寄生电容的两个导电体(作为电容极板)之间的正对面积成正比，与这两个导电体之间的距离成反比。因此，一方面，控制每层次顶层导电线03对应的相邻两个图案在第二方向X的间距d1，使其大于等于第二限定值，也即增大了每层中心区布线31中相邻部分之间的间距，从而减小了寄生电容。另一方面，控制每个图案沿第二方向X的最大宽度w1，使其小于等于第三限定值，也即减小了任意两层中心区布线31的正对面积，从而减小了寄生电容。
在本公开的一些实施例中，结合图9和图10，N层次顶层导电线03还包括外围区布线32。外围区布线32在衬底01顶面的投影包括第一环形图案lp1，第一环形图案lp1包围中心区布线31在衬底01顶面的投影。外围区布线32在衬底01顶面的投影和中心区布线31在衬底01顶面的投影的间距d2大于等于第四限定值。
需要说明的是，由电容的计算公式(1)可知，寄生电容的大小与产生寄生电容的两个导电体(作为电容极板)之间的距离成反比。因此，控制外围区布线32在衬底01顶面的投影和中心区布线31在衬底01顶面的投影的间距d2，使其大于等于第四限定值，也即增大了每层次顶层导电线03中，中心区布线31和外围区布线32之间的间距，从而减小了寄生电容。
本公开实施例中，中心区布线31和外围区布线32的尺寸可以通过以下步骤来确定。结合图9和图11，图11示出了第一区域05、中心区布线31以及外围区布线32在衬底01的投影。首先，可以根据需要形成的焊盘尺寸，确定出第一区域05的尺寸，例如，需要形成的焊盘的宽度为45um，则可以确定第一区域05的宽度Pch1为45um。
而后，将第一区域05的尺寸向外延伸一定尺寸量，得到中心区布线31的尺寸Pch2，即中心区布线31在衬底01的投影的宽度，例如，将第一区域05的宽度Pch1延伸为48um，作为中心区布线31的尺寸Pch2。
而后，根据预设的次顶层导电线03的层数以及中心区布线31投影图案的组数，对中心区布线31的尺寸Pch2进行划分，从而得到中心区布线31投影中，每个图案的宽度w1，以及相邻图案的间距w2。例如，预设次顶层导电线03的层数为3，中心区布线31投影图案的组数为8，则可以将中心区布线31的尺寸Pch2除以中心区布线31投影图案的组数，即48um除以8，得到每组中心区布线31投影图案可以划分的尺寸为6um；再将这6um划分到3层次顶层导电线03，即6um除以3，得到每个图案的宽度w1与相邻图案的间距w2之和为2um；进而，确定每个图案的宽度w1为1um，相邻图案的间距w2为1um。
相应的，在确定每个图案的宽度w1和相邻图案的间距w2后，可以进一步确定中心区布线31中不同图案与外围区布线32的距离d21、d22和d23。例如，每个图案的宽度w1为1um，相邻图案的间距w2为1um，则可以确定中心区布线31中图案与外围区布线32的最近距离d21也为1um；进而，在d21基础上，增加w1和w2的值，即增加2um，得到中心区布线31中下一个图案与外围区布线32的距离d22为3um；依次类推，在d22基础上，增加w1和w2的值，得到中心区布线31中再下一个图案与外围区布线32的距离d23为5um。
在本公开的一些实施例中，如图12所示，在N>2的情况下，即次顶层导电线的层数大于2的情况下，外围区布线32包括：第一外围区布线321、第二外围区布线322和至少一层第三外围区布线323。第一外围区布线321、至少一层第三外围区布线323和第二外围区布线32在竖直方向Z上连续设置，且沿远离顶层导电线02的方向依次设置。
如图12所示，第一外围区布线321的第一端连接顶层导电线02，第一外围区布线321的第二端连接至少一层第三外围区布线323的第一端，第二外围区布线322的第一端连接至少一层第三外围区布线323的第二端，第二外围区布线322的第二端连接半导体测试器件011，半导体测试器件011形成于衬底中01。
可以理解的是，第一外围区布线321的第一端连接顶层导电线02，第二外围区布线322的第二端连接半导体测试器件011，其余外围区布线32依次连接，这样，可以将顶层导电线02和半导体测试器件011电连接。本公开实施例提供的半导体结构可以用于形成焊盘，焊盘用于将芯片电连接到封装基板，从而，外围区布线32将顶层导电线02和芯片中的半导体测试器件011电连接，顶层导电线02通过重布线层等结构可以连接到封装基板，这样，便建立起了芯片到封装基板之间的电连接。
在本公开的一些实施例中，如图13所示，在N＝2的情况下，即次顶层导电线的层数为2的情况下，外围区布线32包括：第一外围区布线321和第二外围区布线322。第一外围区布线321和第二外围区布线322在竖直方向Z上连续设置，且沿远离顶层导电线02的方向依次设置。
如图13所示，第一外围区布线321的第一端连接顶层导电线02，第一外围区布线321的第二端连接第二外围区布线322的第一端，第二外围区布线322的第二端连接半导体测试器件011，半导体测试器件011形成于衬底中01。
可以理解的是，在次顶层导电线的层数为2的情况下，通过第一外围区布线321和第二外围区布线322，顶层导电线02和半导体测试器件011建立起了电连接。而顶层导电线02通过重布线层等结构可以连接到封装基板，从而，能够建立起芯片到封装基板之间的电连接。
在本公开的一些实施例中，如图12和图13所示，半导体结构80还包括：导电通孔06。导电通孔06沿竖直方向Z延伸。导电通孔06贯穿介质层04，且导电通孔06中填充有导电材料。从而，导电通孔06导通连接相邻的外围区布线32。导电通孔06还导通连接第一外围区布线321和顶层导电线02，以及导通连接第二外围区布线322和半导体测试器件011。也就是说，外围区布线32与顶层导电线02的连接，相邻的外围区布线32之间的连接，以及外围区布线32与半导体测试器件011的连接，均是通过导电通孔06实现的。
在本公开的一些实施例中，如图14所示，导电通孔06还导通连接相邻的中心区布线31，和/或，导通连接中心区布线31和顶层导电线02。需要说明的是，每层中心区布线31可以不连接导电通孔06，也可以部分连接导电通孔06，将中心区布线31连接导电通孔06，有助于泄放电荷；每层外围区布线32则均需要连接导电通孔06，以导通半导体测试器件011。
在本公开的一些实施例中，图15为本公开实施例提供的一种半导体结构的可选的结构示意图，如图15所示，在N＝3的情况下，即次顶层导电线的层数为3的情况下，中心区布线31包括：第一中心区布线311、第二中心区布线312和第三中心区布线313。第一中心区布线311、第二中心区布线312和第三中心区布线313在竖直方向上连续设置，且沿远离顶层导电线02的方向依次设置。其中，第一中心区布线311在衬底01顶面的投影包括第一图案，第二中心区布线312在衬底01顶面的投影包括沿第一方向延伸的多个第二图案，第三中心区布线313在衬底01顶面的投影包括沿第一方向延伸的多个第三图案。
在本公开的一些实施例中，如图16所示，第一图案包括：第一条形图案p1和第二环形图案lp2；第二图案为第二条形图案p2；第三图案为第三条形图案p3。其中，第一条形图案p1沿第一方向Y延伸，第二环形图案lp2包围第一条形图案p1、第二条形图案p2和第三条形图案p3。
第一条形图案p1、第二条形图案p2和第三条形图案p3按照预定次序沿第二方向X依次交替排布。图16示出了预定次序的一种情况，而在本公开实施例中，预定次序包括以下至少一种：第一条形图案p1-第二条形图案p2-第三条形图案p3的顺序或倒序；第二条形图案p2-第一条形图案p1-第三条形图案p3的顺序或倒序；第一条形图案p1-第三条形图案p3-第二条形图案p2的顺序或倒序。
在本公开的一些实施例中，如图17所示，第一图案为第二环形图案lp2；第二图案为第二条形图案p2；第三图案为第三条形图案p3。其中，第二环形图案lp2包围第二条形图案p2和第三条形图案p3，第二条形图案p2和第三条形图案p3沿第二方向X依次交替排布。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构，其特征在于，所述半导体结构用于形成焊盘，包括：衬底、顶层导电线、N层次顶层导电线和若干介质层；N大于等于2；
所述顶层导电线和所述N层次顶层导电线均设置于所述衬底的上方；其中，所述N层次顶层导电线均设置于所述顶层导电线靠近所述衬底的一侧；所述介质层位于沿竖直方向相邻的所述次顶层导电线之间；
所述N层次顶层导电线中，任意两层所述次顶层导电线在所述衬底顶面的投影的重合面积小于第一限定值。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括第一区域，所述第一区域用于形成重布线层；
所述第一区域设置于所述顶层导电线远离所述衬底的一侧；
所述N层次顶层导电线在所述衬底顶面的投影，与所述第一区域在所述衬底顶面的投影至少部分重合。
3.根据权利要求2所述的半导体结构，其特征在于，
所述N层次顶层导电线包括第一次顶层导电线；所述N层次顶层导电线中，所述第一次顶层导电线最为临近所述顶层导电线；
所述第一次顶层导电线在所述衬底顶面的投影，覆盖所述第一区域在所述衬底顶面的投影。
4.根据权利要求1所述的半导体结构，其特征在于，所述N层次顶层导电线包括：中心区布线；
所述中心区布线在所述衬底顶面的投影包括沿第一方向延伸的多个图案；所述多个图案沿第二方向间隔排布；所述第二方向垂直于所述第一方向。
5.根据权利要求4所述的半导体结构，其特征在于，
每层次顶层导电线对应的相邻两个所述图案，其在所述第二方向的间距大于等于第二限定值；
每个所述图案沿所述第二方向的最大宽度均小于等于第三限定值。
6.根据权利要求4所述的半导体结构，其特征在于，所述N层次顶层导电线还包括：
外围区布线，所述外围区布线在所述衬底顶面的投影包括第一环形图案；所述第一环形图案包围所述中心区布线在所述衬底顶面的投影。
7.根据权利要求6所述的半导体结构，其特征在于，N＝2，
所述外围区布线包括：第一外围区布线和第二外围区布线；所述第一外围区布线和所述第二外围区布线在所述竖直方向上连续设置；
其中，所述第一外围区布线的第一端连接所述顶层导电线，所述第一外围区布线的第二端连接所述第二外围区布线的第一端，所述第二外围区布线的第二端连接半导体测试器件；所述半导体测试器件形成于所述衬底中。
8.根据权利要求6所述的半导体结构，其特征在于，N>2，
所述外围区布线包括：第一外围区布线、第二外围区布线和至少一层第三外围区布线；所述第一外围区布线、所述至少一层第三外围区布线和所述第二外围区布线在所述竖直方向上连续设置；
其中，所述第一外围区布线的第一端连接所述顶层导电线，所述第一外围区布线的第二端连接所述至少一层第三外围区布线的第一端，所述第二外围区布线的第一端连接所述至少一层第三外围区布线的第二端，所述第二外围区布线的第二端连接半导体测试器件；所述半导体测试器件形成于所述衬底中。
9.根据权利要求7或8所述的半导体结构，其特征在于，所述半导体结构还包括：导电通孔；
所述导电通孔沿所述竖直方向延伸；
所述导电通孔贯穿所述介质层，导通连接相邻的所述外围区布线；
所述导电通孔还导通连接所述第一外围区布线和所述顶层导电线，以及，导通连接所述第二外围区布线和所述半导体测试器件。
10.根据权利要求9所述的半导体结构，其特征在于，所述导电通孔还导通连接相邻的所述中心区布线，和/或，导通连接所述中心区布线和顶层导电线。
11.根据权利要求6所述的半导体结构，其特征在于，
所述外围区布线在所述衬底顶面的投影与所述中心区布线在所述衬底顶面的投影沿所述第二方向的最小间距大于等于第四限定值。
12.根据权利要求1所述的半导体结构，其特征在于，所述介质层的材料为绝缘材料；所述顶层导电线和所述N层次顶层导电线的材料均为金属。
13.根据权利要求4所述的半导体结构，其特征在于，N＝3；
所述中心区布线包括：第一中心区布线、第二中心区布线和第三中心区布线；所述第一中心区布线、第二中心区布线和第三中心区布线在所述竖直方向上连续设置；
所述第一中心区布线在所述衬底顶面的投影包括第一图案；所述第二中心区布线在所述衬底顶面的投影包括沿所述第一方向延伸的多个第二图案；所述第三中心区布线在所述衬底顶面的投影包括沿所述第一方向延伸的多个第三图案。
14.根据权利要求13所述的半导体结构，其特征在于，所述第一图案包括：第一条形图案和第二环形图案；所述第二图案为第二条形图案；所述第三图案为第三条形图案；
所述第一条形图案沿所述第一方向延伸；所述第二环形图案包围所述第一条形图案、所述第二条形图案和第三条形图案；所述第一条形图案、所述第二条形图案和第三条形图案按照预定次序沿所述第二方向依次交替排布。
15.根据权利要求13所述的半导体结构，其特征在于，所述第一图案为第二环形图案；所述第二图案为第二条形图案；所述第三图案为第三条形图案；
所述第二环形图案包围所述第二条形图案和第三条形图案；所述第二条形图案和所述第三条形图案沿所述第二方向依次交替排布。
16.根据权利要求14所述的半导体结构，其特征在于，所述预定次序包括以下至少一种：
第一条形图案-第二条形图案-第三条形图案的顺序或倒序；
第二条形图案-第一条形图案-第三条形图案的顺序或倒序；
第一条形图案-第三条形图案-第二条形图案的顺序或倒序。
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