CN114967827A - 通过老化提高位生成单元的稳定性 - Google Patents

通过老化提高位生成单元的稳定性 Download PDF

Info

Publication number
CN114967827A
CN114967827A CN202210129364.4A CN202210129364A CN114967827A CN 114967827 A CN114967827 A CN 114967827A CN 202210129364 A CN202210129364 A CN 202210129364A CN 114967827 A CN114967827 A CN 114967827A
Authority
CN
China
Prior art keywords
cell
condition
stage
output value
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210129364.4A
Other languages
English (en)
Other versions
CN114967827B (zh
Inventor
S·S·库德瓦
N·内多维奇
Y·何
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nvidia Corp
Original Assignee
Nvidia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/184,396 external-priority patent/US11411563B1/en
Priority claimed from US17/481,154 external-priority patent/US11784835B2/en
Application filed by Nvidia Corp filed Critical Nvidia Corp
Publication of CN114967827A publication Critical patent/CN114967827A/zh
Application granted granted Critical
Publication of CN114967827B publication Critical patent/CN114967827B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26Current mirrors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00315Modifications for increasing the reliability for protection in field-effect transistor circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/0185Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507Interface arrangements
    • H03K19/018521Interface arrangements of complementary type, e.g. CMOS
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748Structural details of configuration resources
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748Structural details of configuration resources
    • H03K19/17756Structural details of configuration resources for partial configuration or partial reconfiguration
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748Structural details of configuration resources
    • H03K19/17768Structural details of configuration resources for security
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0866Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开涉及通过老化提高位生成单元的稳定性。位生成单元在被配置用于字段中(登记)之前经历加速老化相关特性的过程。老化通过在不仅针对老化而且针对环境变化提高单元行为的方向上变换设备特性来提高单元的可靠性。读取单元的输出,并用偏置重新配置单元以输出相反值,然后老化用于登记。

Description

通过老化提高位生成单元的稳定性
相关申请的交叉引用
本申请作为2021年2月24日提交的美国申请No.17/184396“不可克隆单元阵列中不稳定单元的检测和减轻(Detection and mitigation of unstable cells inunclonable cell array)”的部分继续申请要求其优先权和权益,该申请的内容通过引用以其全文合并在此。本申请还作为2021年9月21日提交的美国申请序列号No.17/481154“不可克隆单元阵列中不稳定单元的检测和减轻(Detection and mitigation of unstablecells in unclonable cell array)”的部分继续申请要求其优先权和权益,该申请的内容也通过引用以其全文合并在此。
背景技术
在图1中描绘了示例性位生成单元100。由于不同晶体管器件的强度的工艺变化,发生输入级102和输出级104中的拉电流(source current)和灌电流(sink current)的差异。因此,输出位的‘0’或‘1’值在电路的不同实例化之间变化。输入级102在彼此堆叠的PFET单元106和NFET单元108中生成偏置电压。取决于堆叠中的器件的强度,堆叠的中心节点处的电压在Vdd/2(电源电压的一半)附近变化。该电压用于偏置NFET单元108中的器件。如果拉电流和灌电流由于输入级102和输出级104中的器件之间的工艺变化而不同,则在输出节点处产生Vdd/2以外的电压,该电压被反相器链进一步放大。
图2描绘了位生成单元200的另一示例。复位信号从0转变到1以在NAND门202的输出处注入下降沿。如果所有延迟相同,则这两个边沿围绕环路204、206彼此追逐并且继续循环。然而,由于NAND门202和延迟元件208、210中的工艺变化,延迟变化并且边沿之一穿过环路,更快地追赶到第二边沿。位生成单元200的输出稳定为VoutA=‘1’和VoutB=‘0’,反之亦然。
利用位生成单元的一种类型的电路是不可克隆单元阵列。物理不可克隆位生成单元被用在这样的电路中,例如被用来生成用于数据处理系统和设备中的安全目的的密钥。不可克隆的位生成单元包括相同的电路元件和布局,但是取决于制造工艺变化而生成不同的值(例如,“1”或“0”)。
持续使用下的管芯表现出了归因于NMOS和PMOS器件中热载流子注入(HCI)和偏置温度不稳定性(BTI)的老化效应。使用NMOS和PMOS器件的物理不可克隆功能(PUF)单元阵列在数字机器中生成随机的、安全密钥和代码。然而,由于单元的老化,特定PUF阵列的输出可能随时间改变并且可能与预期的密钥或代码值不匹配,导致操作故障。
附图说明
为了容易地识别对任何特定元素或动作的讨论,参考数字中的最高有效数位或数位是指首先引入该元素的图号。
图1描绘了常规位生成单元100。
图2描绘了另一种类型的常规位生成单元200。
图3描绘了根据一个实施例的不可克隆位模式生成器300。
图4描绘了根据一个实施例的可调谐电流镜单元400。
图5A描绘了根据一个实施例的可调谐电流镜单元400的信号行为。
图5B描绘了在其他方面中的可调谐电流镜单元400的信号行为。
图6描绘了根据另一个实施例的可调谐电流镜单元600。
图7是根据又一个实施例的可调谐电流镜单元700。
图8A和图8B描绘了PUF单元输入-输出特性的示例。
图9描绘了根据一个实施例的可调谐边沿追逐单元900。
图10A描绘了根据一个实施例的可调谐边沿追逐单元900的信号行为。
图10B描绘了在其他方面中的可调谐边沿追逐单元900的信号行为。
图11描绘了根据一个实施例的PUF单元老化过程。
图12描绘了对PUF单元特性的老化影响的示例。
图13描绘了一个方面中的PUF单元的实施例。
图14描绘了在另一方面中的PUF单元的实施例。
图15描绘了根据一个实施例的PUF单元老化过程。
图16A和图16B描绘了对PUF单元特性的老化影响的示例。
图17A和图17B描绘了使用调试接口(JTAG)来执行PUF单元老化的示例。
图18描绘了对PUF单元特性的老化影响的示例。
图19描绘了一个实施例中的PUF单元。
图20描绘了不可克隆单元阵列2002的示例性商业应用。
图21描绘了根据一个实施例的计算环境2100。
图22描绘了根据一个实施例的计算机系统2200。
具体实施方式
为了更清楚地表达示例性实施例的描述,引入以下术语。
可调节电流镜是一种电路,该电路被配置成使得可以用控制信号来调节在电流镜的不同分支上镜像的电流量。
位生成单元是生成二进制“1”或“0”的输出值的任何电路。
电流镜是多种电路拓扑中的任何一种,这些电路拓扑在该电路的不同分支中生成基本上相同的电流。
固定的电流镜是不可调节的电流镜。
NFET单元是包括NFET晶体管的位生成单元的子单元。
PFET单元是包括PFET晶体管的位生成单元的子单元。
转变电压触发值是位生成单元的输入信号的电平,其导致输出值的“1”至“0”转变,或反之亦然。
不可克隆单元阵列是利用制造工艺变化来生成输出值的位生成单元的集合,这些输出值不同于具有相同电路结构和组件但在不同管芯上制造的其他不可克隆单元阵列的输出值。操作条件(诸如温度、电压和管芯的老化)的变化可能导致在不同时刻由不可克隆单元阵列生成的不同值。
芯片可以在它们用于领域之前经受加速老化相关特性的过程。老化可被应用以通过在不仅相对于老化而且相对于环境变化改进单元行为的方向上变换设备特性来改进PUF单元的可靠性。在此公开了过程的实施例,其中PUF单元的输出被读取,并且然后PUF单元被重新配置有偏置以输出相反的值,并且然后在登记(enrollment)期间使它们老化。可使用比在现场操作条件(标称电压/温度)中施加的温度和电压更高的温度和电压来加速老化过程,以减少登记时间。用作PUF单元的非易失性存储器器件还可以在施加高于标称电压时实现本征器件特性的重新配置。
在一个方面,一种用于改进位模式生成电路(例如,PUF阵列)的稳定性的方法包括:读取位模式生成电路在非偏置条件下的输出值;读取在偏置条件下的输出值(以任一顺序);识别位模式生成电路的在非偏置条件和偏置条件之间翻转输出值的特定单元;以及使特定单元中的至少一些单元经受加速老化以生成经老化的单元。在一些实施例中,仅特定单元被老化。
在一些实施例中,该偏置条件涉及电流比的设置。在其他实施例中,偏置条件是改变通过边沿追逐振荡器的边沿传播的时序的设置。
该方法还可以包括在加速老化过程中在特定单元上设置偏置条件,其中加速老化可以涉及使特定单元经受高于标称工作电压、温度或两者。
位模式生成电路的单元的输出可以被启用以对位模式做出贡献(单元的登记),除了来自位模式的特定单元的输出之外。
该方法可以还包括第二登记通过,该第二登记通过涉及:读取这些老化的单元在该正常操作范围条件下的输出值、读取这些老化的单元在该上部操作范围条件下的输出值、并且识别未在该正常操作条件与该上部操作范围条件之间翻转输出值的特定的老化单元。除了翻转输出值的老化单元的输出之外,可登记特定的老化单元的输出以对位模式做出贡献。
在一些实施例中,这些单元中的至少一个是包括PMOS级和NMOS级的电流镜单元,并且该偏置条件包括在该PMOS级上设置最大电流比。
在一些实施例中,这些单元中的至少一个是包括PMOS级和NMOS级的电流镜单元,并且该偏置条件包括在该NMOS级上设置最大电流比。
在一些实施例中,这些单元中的至少一个是包括PMOS级和NMOS级的电流镜单元,并且该偏置条件包括在该PMOS级和该NMOS级两者上设置最大电流比。
图3描绘了一个实施例中的不可克隆位模式生成器300。不可克隆位模式生成器300通过利用后跟纠错逻辑304的位生成单元阵列302生成位模式。位模式可以应用于许多目的,包括作为数字认证和/或加密的密钥。与不可克隆位模式生成器300的使用相关联的一个挑战是单独的位生成单元的输出值可以在不同的操作条件(例如,温度、电源电压和电路老化)下随时间变化。为了补救这个问题,位生成单元阵列302的输出可以馈送到纠错逻辑304中,以补偿一些单元的不稳定性质。随着不稳定单元的数量增加,纠错逻辑304的复杂性增加。通过检测不稳定单元并随时间减少操作中的不稳定单元的百分比,纠错逻辑304可被显著简化,从而改善性能,改善可靠性,减少电路面积和潜在地降低成本。
图4描绘了在一个实施例中可以在位生成单元阵列302中利用的可调谐电流镜单元400。可调谐电流镜单元400在位生成单元406的输入级晶体管上利用可调节电流镜402、404,并且在位生成单元406的输出级晶体管上利用固定电流镜408、410。将PFET型电流镜施加到位生成单元406的PFET单元412,并且将NFET型电流镜施加到位生成单元406的NFET单元414。在另一个实施例中,电流镜402、404是固定电流镜,并且电流镜406、408是可调节电流镜。可以就任一实施例容易地理解该描述。
在一个实施例中,在正常操作(非检测模式)期间,电流镜的尺寸可以被设置为n:1的比率,例如32:1。当在检测模式中操作时,固定电流镜408、410维持在n:1的比率。可调节电流镜402的比率首先被改变为(n+k):1(例如,k使用三位控制代码从0至7可变,尽管k通常可以在任何实际范围内变化并且对应于任何实际电流阶跃增量),同时将可调节电流镜404的比率维持在n:1,从而将转变电压向下移动。为此设置记录位生成单元406的输出电压。重复相同的操作,其中可调节电流镜402和可调节电流镜404的角色被切换,从而使转变电压向上移动。再次,记录位生成单元406的输出。比较两个记录的输出以生成在两个测量期间具有不同值的位生成单元的映射。这些代表较不稳定的单元。
在某些更复杂的实施例中,可以记录转变电压窗口的实际宽度,而不是输出值或作为输出值的补充,从而提供单独单元的稳定性的鲁棒性和稳定性的更详细的表征。
在一个实施例中,检测过程可以被一次或周期性地执行,并且不稳定单元的识别可以被存储在非易失性存储器中。可替代地,可以在每次需要位模式(例如,密钥)时执行检测过程。
对所认为的不稳定单元进行阈值设定的转变窗口的宽度(对应于代码值到可调节电流镜的范围)可以是可配置的。更宽的窗口可能导致更稳定的单元被表征为不稳定的,而更窄的窗口可能导致一些不稳定的单元逃逸检测。
在一个实施例中,通过改变PFET单元/NFET单元堆叠的分支之一的中点电压或转变电压来检测潜在不稳定的位生成单元,以便识别其中不同分支的转变电压触发值在值上接近(即,在某个配置的分离容差内)的单元。
在图5A中,用于输入电流的配置的默认设置的输入级102的转变电压由绿色虚线描绘。输出级104的转变电压可以是四个其他实曲线中的任意一个。至输入级102的电流被改变使得输入级102的转变电压既小于又大于默认设置(图5B),从而在默认转变点周围创建窗口。可以通过检查位生成单元的输出值来检测不稳定单元。具有针对转变电压触发值的小改变(即,配置范围)而翻转的输出值的单元是具有随着操作过程变化(较浅灰色曲线)而变得不稳定的趋势的单元。具有不翻转此改变窗口内的值的输出电压的位生成单元是可视为稳定(较暗的过渡电压曲线)且因此经选择和应用以生成例如认证和/或加密密钥的位模式的单元。
图6描绘了可调谐电流镜单元600的另一个实施例,其中电流镜404、410仅应用于位生成单元406的NFET单元414。同样,又一实施例可仅对位生成单元406的PFET单元412施加电流镜(例如,402、408)。该实施例仅将两个电流镜用于位生成单元406。这可以简化电路布线并减少电路面积/功耗。
图7描绘了在一个实施例中的可调谐电流镜单元700,其中电流源706的可调节电流镜702、704仅应用至位生成单元708的输入级的晶体管。在该实施例中,不利用输出级上的固定电流镜。
在可调谐电流镜单元700中,可调节电流镜702、704与自偏置电流源(MN1、MN3、MP1、MP3)并联耦合。可调节电流镜702和可调节电流镜704包括晶体管MN5和MP5,其栅极-源极电压Vgs是可控的。晶体管MN6和MP6是分别与MN5和MN6匹配的虚拟晶体管,并且始终关断。
在检测过程中,开关S1或S2中任一个被闭合并且对应的下拉晶体管MN7或上拉晶体管MP7被关断。相应的可调节电流源的镜像比被调节到如先前描述的配置的窗口宽度。对于NMOS单元顺序地执行该过程一次,然后对于PMOS单元再次执行该过程。表现出输出翻转的单元被标记为不稳定的。
在正常操作期间,开关S1和S2两者都断开并且可调节电流源702、704与708隔离。上拉晶体管和下拉晶体管(MP7和MN7)都导通以将MN5和MP5的Vgs设置为(理想地)0V。
此实现方式仅利用两个可调节电流源。另外,在正常操作期间,没有来自电流源的输入,这有助于确保电流源中的任何偏置不影响位生成单元708在正常操作期间的输出。
图8A和图8B描绘了PUF单元输入-输出特性的示例。图8A中描绘了电流镜像PUF单元(参见图4)中的示例性特性级一和二。虚线表示级一的特性,实线表示级二的特性。级一特性可以通过例如使用JTAG控制改变电流镜比率(在此,“偏置”条件)从标称“非偏置”状态(例如,32:1的镜比率)修改。同样可以修改级二特性。
如图8B中所描绘的,当级一特性被改变至可配置最大程度时(例如,在这个实例中从32:1改变至39:1的比率),具有标记为“A”的级二特性的所有单元在没有任何级一修改的情况下不保留与默认相同的值。然而,具有标记为“B”和“C”的级二特性的单元将从其默认(字段可操作,非偏置)值翻转。这些是经历老化以改善其稳定性的单元,因为它们易于变得不稳定。翻转的单元被启用并且使它们的电流镜像比被设置为最大比,使得这些单元的输出与默认值相反。在施加这种状态的情况下,对这些电池进行加速老化过程。结合图11描绘和描述了检测、登记和老化的相应过程。
图9描绘了在一个实施例中的可调谐边沿追逐单元900。可调谐边沿追逐单元900可通常在每个环路204、206上包括偶数个延迟元件。每个环路上的延迟元件902、904中的一个或更多个延迟元件耦合至可调节电流镜906,从而使得那些元件引入到环路中的延迟能够被调谐(上调或下调)。未耦合至可调节电流镜906的延迟元件可以耦合至固定电流源908以保持它们的延迟恒定。
可调节电流源耦合至可调谐边沿追逐单元900的一个或更多个环路中的延迟元件中的某些延迟元件。不同的延迟元件影响可使用电流源控制的不同边沿的时序。由虚线描绘的边沿(图10A)的时序例如可被控制为滞后或跟随标记有“X”的边沿,如图10B中描绘的。不稳定单元的检测遵循先前描述的过程,具有一个差异。代替改变位生成单元的内部转变电压,改变延迟元件(例如,电流饥饿型反相器单元(current-starved inverter cell))的延迟。一些延迟元件的延迟可被保持恒定(利用恒定电流源),而一个或更多个其他延迟被改变,以创建围绕配置的默认值的延迟窗口。被选择用于应用的单元是即使当边沿的延迟在足够宽的配置值范围上变化时输出值也不翻转的单元。
在图11的过程中,对于电流镜单元PUF阵列的PMOS输入级(框1102)和NMOS输入级(框1108)中的一者或两者,电流镜比率被设置成其最大水平(或在其某个容差内)。这在本文中被称为单元上的偏置条件。识别翻转值的单元(框1104和框1110)。为了加速所识别的单元的老化,它们的电流镜比率被设置(或保持,如果已被设置的话)在最大水平(框1106和框1112),而没有翻转值的单元没有被设置为最大比率以避免那些单元的过早老化。本步骤之后,可以对没有翻转值的单元进行登记,在老化后对经过了老化的单元进行登记。在一个实施例中,可对老化的单元重复该过程以识别将其输出值在偏置条件与非偏置条件之间翻转的任何剩余单元,并且随后仅登记未翻转值的老化的单元。
图12描绘了针对5nm制造工艺对PUF单元特性的老化影响的示例。当使用0.95V(0.75V是标称电压)的施加电压和105C的环境温度老化持续大约一天时,在级一输出与老化之前的级二输出之间展现出5uV差异的单元展现出增加至190uV差异。
图12中描绘的方法利用单独的控制来设置PMOS电流镜比率和NMOS电流镜比率。图13描绘了在一个方面中具有这种老化和登记逻辑1302控件的PUF单元的实施例。鉴于本公开实现老化和登记逻辑1302以生成此类控件的方式对于本领域普通技术人员而言将是显而易见的。仅启用当PMOS镜比率经设定为最大值时翻转输出值的单元以用于老化,且停用单元中的其余部分,且同样地针对老化当NMOS镜比率经设定为最大值时翻转的单元。登记时间(执行所有单元的老化的时间)是仅老化受PMOS比率修改影响的单元的时间加上老化受NMOS比率修改影响的单元的时间。而且,老化信号可能没有完全开启或关闭被老化的不同器件集合。这可减缓老化过程或在相同给定时间使器件老化欠佳。
图14描绘了对第一级进行修改以便允许选择正常操作模式或老化模式(老化逻辑)的堆叠电流源PUF单元(例如,如图1中所描绘的)的实施例。
控制信号‘AGE’选择操作模式。当Age=1时,开关S1闭合并且数据从JTAG被强制到PUF中。当Age=0时,开关S1断开并且S2闭合,并且PUF在正常(现场部署)模式下操作。在此实现方式中,PUF单元中的NMOS和PMOS器件被维持完全导通或关断,并且因此老化发生得比它们可以采取不完全导通或关断的状态时更快。另外,所有PUF单元可以同时老化,而不管它们初始化到的随机值。
图15描绘了根据一个实施例的PUF单元老化过程。PUF单元以操作模式进行电力循环(框1502),并且保存PUF阵列输出(框1504)。单元应当具有的正确输出被加载到JTAG寄存器中并被用于在老化模式中编程PUF阵列(框1506和框1508)。
图16A和图16B描绘了对PUF单元特性的老化影响的示例。在图16A的示例中,PUF单元以加速方式在0.95V和105C下老化三天以获得图中所描绘的特性的偏移。图16B描绘了当PUF单元在室温下老化时的老化效果的示例。
图17A和图17B描绘了使用JTAG来执行PUF单元老化的示例。反相器1702与开关S1的存在可影响PUF操作,即使在正常操作模式中开关S1被关断时也是如此。级一节点1704处的电压取决于JTAG数据在正常操作模式中的经编程值而上下移位约70/80uV。这可使PUF单元中的一些朝向‘1’或‘0’输出偏置。为了减少节点1704处的这些效应,引入将JTAG数据值在反相器1702的输入处的影响从70uV/80uV减少到10uV/20uV的第二开关S2。图18中举例说明了使用后一种方法对单元特征的老化结果。
图19描绘了一个实施例中的PUF单元。该单元包括边沿追逐振荡器(例如,参见图2),该边沿追逐振荡器还包括用于提供加速老化(老化逻辑)以提高其稳定性的接口。复位信号从0转变到1以在两个NAND门的输出处注入下降沿。由于工艺变化,这些边沿之一出现得更快,追赶到另一边沿,并且PUF单元在多个振荡周期之后稳定到或者Vout=1或者Vout=0。
此振荡器结构具有对器件变化和噪声两者的固有平均效应。对于每一周期,每一边沿通过所有反相器,从而累积器件变化以及此时存在的噪声。通过较大数目的周期,针对两个下降沿累积每一节点在时间窗口处的噪声,从而有效地将噪声平均化。当变化随机分布时,这表现为平均效应。然而,随着如图19中所描绘的应用的老化,其表现为放大变化的积分效应,从而稳定PUF单元的输出值。
定向老化后,一个周期的时延差变为D1=D0+(Δd1+Δd2)*2,其中D0为老化前的时延差。假设振荡持续N个周期,差值将比老化之前大(Δd1+Δd2)*2N。由此得出,向单元添加更多的反相器级增加了老化的功效。
在正常操作期间,老化和登记逻辑1902将AGE信号设置为低,从而禁用外部控制。为了引起老化,老化和登记逻辑1902将AGE设置为高,并且JTAG被设置为将每个节点置于老化状态,这与在正常操作中稳定之后该单元将具有的状态相反。因此,老化和登记逻辑1902可将JTAG(偏置)设置为保存的Vout值。鉴于本公开内容,老化和登记逻辑1902的实现对于本领域技术人员将是显而易见的。
图20描绘了根据一些实施例的使用不可克隆单元阵列2002的示例性场景。仅举几例,不可克隆单元阵列2002可用于计算系统2004、车辆2006和机器人2008中。不可克隆单元阵列2002可输出位模式到纠错逻辑以形成例如认证和加密密钥。通常,不可克隆单元阵列2002可以在需要位模式的任何地方使用。
可以结合软件或其他逻辑在各个种类的计算设备中利用在此公开的电路,以便对特定设备上的应用、应用程序、驱动器或服务的使用进行认证和/或授权。在一个具体实施例中,该系统可以实现为认证服务的一部分,该认证服务作为一个或更多个过程、模块、子例程或任务在服务器设备上执行,以便通过网络向一个或更多个客户端设备提供所描述的能力。然而,该系统不一定需要通过网络访问,并且在一些实施例中,例如可以由单个设备上的或分布在移动设备与计算机之间的一个或更多个应用程序或应用来实现。
参考图21,在一个实施例中,计算环境2100示出了由网络2102耦合的各个计算机硬件设备和软件模块。每个设备包括通常预安装在其非易失性RAM上的本机操作系统,以及用于执行各个功能的各种各样的软件应用或应用程序。
移动可编程设备2104包括本地操作系统2106和各个应用程序(例如,应用程序2108和应用程序2110)。移动可编程设备2104还包括不可克隆位阵列2112。计算机2114包括操作系统2116,操作系统2116可以包括本机例程的一个或更多个库以在该设备上运行可执行软件。计算机2114还包括各种可执行应用(例如,应用2118和应用2120)和不可克隆位阵列2122。移动可编程设备2104和计算机2114被配置为网络2102上的客户端。还提供了服务器2124,并且服务器2124包括具有本机例程的操作系统2126,本机例程专用于提供对处于此配置中的联网客户端可用的服务(例如,服务2128和服务2130)。服务器2124还包括不可克隆位阵列2132。
在一个实施例中,不可克隆位阵列2112和不可克隆位阵列2122用于生成密钥值,所述密钥值用于认证/授权移动可编程设备2104和计算机2114使用服务器2124的服务2130、2128。在一些实施例中,密钥还可或替代地用于这些设备之间通过网络2102的加密通信。在一些实施例中,可以利用服务器2124的不可克隆位阵列2132进行类似目的,和/或认证其他服务器设备(未描绘)和/或与其他服务器设备(未描绘)通信。
编译器典型地用于将源代码转换成目标代码,并且此后链接器将目标代码文件组合成可执行的应用,该可执行的应用被本领域技术人员认为是“可执行文件”。然后,包括可执行文件的不同文件可用于由计算机2114、移动可编程设备2104和/或服务器2124使用。这些设备中的任何设备可以采用加载器来将可执行文件和任何相关联的库放置在存储器中以供执行。操作系统通过将控制传递到加载的程序代码、创建任务或进程来执行程序。执行应用或应用程序的可替换手段涉及使用解释器(例如,解释器2134)。
除了执行应用(“应用程序”)和服务之外,操作系统还典型地用于执行驱动器以执行共同任务,如连接至第三方硬件设备(例如,打印机、显示器、输入设备)、存储数据、解释命令和扩展应用的能力。例如,移动可编程设备2104或计算机2114上的驱动器2136或驱动器2138(例如,驱动器2140和驱动器2142)可以使得无线耳机能够用于音频输出,并且相机能够用于视频输入。任何设备可以从文件(例如,文件2144或文件2146)读取数据以及向文件(例如,文件2144或文件2146)写入数据,并且应用或应用程序可以利用一个或更多个插件(例如,插件2148)来扩展它们的能力(例如,编码或解码视频文件)。
计算环境2100中的网络2102可以是本领域技术人员所理解的类型,包括局域网(LAN)、广域网(WAN)、传输通信协议/互联网协议(TCP/IP)网络等。由网络2102使用的这些协议规定在设备之间交换数据的机制。
图22描绘了呈包括一个或更多个位生成单元阵列2202的计算机系统的形式的计算机系统2200的图形表示。
具体地,图22描绘了计算机系统2200,该计算机系统包括用于使计算机系统2200执行在此讨论的任何一个或更多个功能或方法的指令2204(例如,程序、应用、小程序、应用程序或其他可执行代码)。指令2204将通用的非编程机器配置到特定的计算机系统2200中,该计算机系统2200被编程为执行所述功能和/或方法。位生成单元阵列2202可被应用以例如生成密钥以认证或授权应用、应用程序或其他可执行代码以在计算机系统2200上操作。
在替代性实施例中,计算机系统2200作为独立运行设备操作或可以耦合(例如,联网)至其他机器。在联网部署中,计算机系统2200可以在服务器-客户端网络环境中的服务器机器或客户端机器的能力中操作,或者作为对等(或分布式)网络环境中的对等机器来操作。位生成单元阵列2202可应用于例如生成用于由计算机系统2200通过网络进行通信的密钥。
计算机系统2200可以包括但不限于服务器计算机、客户端计算机、个人计算机(PC)、平板计算机、膝上型计算机、上网本、机顶盒(STB)、PDA、娱乐媒体系统、蜂窝电话、智能电话、移动设备、可穿戴设备(例如,智能手表)、智能家庭设备(例如,智能电器)、其他智能设备、网络设备、网络路由器、网络交换机、网桥或者能够顺序地或以其他方式执行指令2204的任何机器,所述指令2204指定由计算机系统2200采取的动作。进一步地,虽然仅描绘了单个计算机系统2200,术语“机器”还应视为包括单独或联合执行指令2204以执行在此讨论的任何一个或更多个方法或其子集的机器集合。
计算机系统2200可以包括处理器2206、存储器2208和I/O组件2210,这些组件可以被配置成用于如经由一个或更多个总线2212彼此通信。在示例性实施例中,处理器2206(例如,中央处理单元(CPU)、精简指令集计算(RISC)处理器、图形处理单元(GPU)、复杂指令集计算(CISC)处理器、图形处理单元(GPU)、数字信号处理器(DSP)、ASIC、射频集成电路(RFIC)、另一个处理器、或其任何合适的组合)可以包括例如用于执行指令2204的一个或更多个处理器(例如,处理器2214和处理器2216)。术语“处理器”旨在包括可以包括可以同时执行指令的两个或更多个独立处理器(有时称为“核”)的多核处理器。虽然图22描绘了多个处理器2206,但是计算机系统2200可以包括具有单个核的单个处理器、具有多个核的单个处理器(例如,多核处理器)、具有单个核的多个处理器、具有多个核的多个处理器或其任何组合。
虽然位生成单元阵列2202被描绘为处理器2206中的一个或更多个的一部分,但通常它可以用于任何组件中,如母板,或用于I/O组件2210之一中。
存储器2208可以包括主存储器2218、静态存储器2220以及存储单元2222中的一个或更多个,每个均可由处理器2206诸如经由总线2212访问。主存储器2218、静态存储器2220和存储单元2222可以单独地或组合地用于存储体现本文描述的功能中的任何一个或更多个的指令2204。在由计算机系统2200执行期间,指令2204可以完全或部分地驻留在主存储器2218内、静态存储器2220内、存储单元2222内的机器可读介质2224内、处理器2206中的至少一个内(例如,处理器的高速缓冲存储器内)或其任何合适的组合内。
I/O组件2210可以包括各种各样的组件以接收输入、提供输出、产生输出、传输信息、交换信息、捕获测量结果等。包括在特定机器中的特定I/O组件2210将取决于机器的类型。例如,诸如移动电话之类的便携式机器将可能包括触摸输入设备或其他这样的输入机制,而无头服务器机器将可能不包括这样的触摸输入设备。应当理解,I/O组件2210可以包括在图22中未示出的许多其他组件。根据功能将I/O组件2210分组,仅用于简化以下讨论,并且分组绝不是限制性的。在各个举例实施例中,I/O组件2210可以包括输出组件2226和输入组件2228。输出组件2226可包括视觉组件(例如,显示器,诸如等离子体显示面板(PDP)、发光二极管(LED)显示器、液晶显示器(LCD)、投影仪或阴极射线管(CRT))、声学组件(例如,扬声器)、触觉组件(例如,振动马达、电阻机构)、其他信号发生器等。输入组件2228可包括字母数字输入组件(例如,键盘、被配置为接收字母数字输入的触摸屏、光电键盘或其他字母数字输入组件)、基于点的输入组件(例如,鼠标、触摸板、轨迹球、操纵杆、运动传感器或其他指示仪器)、触感输入组件(例如,物理按钮、提供触摸或触摸手势的位置和/或力的触摸屏、或其他触感输入组件)、音频输入组件(例如,麦克风)、用于捕捉静态图像和视频的一个或更多个相机等。
在进一步的举例实施例中,I/O组件2210可以包括生物识别组件2230、运动组件2232、环境组件2234或位置组件2236,还有各种各样的可能性。例如,生物识别组件2230可以包括用于检测表情(例如,手表情、面部表情、声音表情、身体姿势或眼睛跟踪)、测量生物信号(例如,血压、心率、体温、出汗、或脑电波)、识别人(例如,语音识别、视网膜识别、面部识别、指纹识别或基于脑电图的识别)等的组件。运动组件2232可包括加速度传感器组件(例如,加速度计)、重力传感器组件、旋转传感器组件(例如,陀螺仪)等。环境组件2234可包括例如照度传感器组件(例如,光度计)、温度传感器组件(例如,检测环境温度的一个或更多个温度计)、湿度传感器组件、压力传感器组件(例如,气压计)、声学传感器组件(例如,检测背景噪声的一个或更多个麦克风)、接近度传感器组件(例如,检测附近物体的红外传感器)、气体传感器(例如,为了安全而检测危险气体的浓度或测量大气中的污染物的气体检测传感器),或可提供对应于周围物理环境的指示、测量或信号的其他组件。位置组件2236可包含定位传感器组件(例如,GPS接收器组件)、高度传感器组件(例如,检测可从其导出高度的气压的高度计或气压计)、定向传感器组件(例如,磁力计)和类似物。
可以使用各种各样的技术来实现通信。I/O组件2210可以包括通信组件2238,通信组件2238可操作以分别经由耦合2244和耦合2246将计算机系统2200耦合到网络2240或设备2242。例如,通信组件2238可以包括网络接口组件或用于与网络2240接口连接的另一合适的设备。在另外的示例中,通信组件2238可以包括有线通信组件、无线通信组件、蜂窝通信组件、近场通信(NFC)组件、
Figure BDA0003502018860000151
组件(例如,
Figure BDA0003502018860000152
低能量)、
Figure BDA0003502018860000153
组件和用于经由其他模态提供通信的其他通信组件。设备2242可以是另一机器或各种各样的外围设备(例如,经由USB耦合的外围设备)中的任何外围设备。
此外,通信组件2238可以检测标识符或包括可操作用于检测标识符的组件。例如,通信组件2238可包括射频识别(RFID)标签读取器组件、NFC智能标签检测组件、光学读取器组件(例如,用以检测一维条形码(诸如通用产品代码(UPC)条形码)、多维条形码(诸如快速响应(QR)码、Aztec码、数据矩阵、数据字形、MaxiCode、PDF417、Ultra码、UCCRSS-2D条形码和其他光学码))或声学检测组件(例如,用以识别带标签的音频信号的麦克风)。此外,可以经由通信组件2238导出各种信息,诸如经由互联网协议(IP)地理位置的位置、经由
Figure BDA0003502018860000154
信号三角测量的位置、经由检测可以指示特定位置的NFC信标信号的位置等。
各个存储器(即,存储器2208、主存储器2218、静态存储器2220、和/或处理器2206的存储器)和/或存储单元2222可以存储体现在此所描述的任何一个或更多个方法或功能或由其利用的一个或更多个指令集和数据结构(例如,软件)。这些指令(例如,指令2204)在由处理器2206执行时致使不同操作实施所揭示实施例。
如在此使用的,术语“机器存储介质”、“设备存储介质”、“计算机存储介质”意指相同的事物并且可以在本公开中可互换地使用。这些术语是指存储可执行指令和/或数据的单个或多个存储设备和/或介质(例如,集中式或分布式数据库、和/或相关联的高速缓存和服务器)。因此,这些术语应被视为包括但不限于固态存储器以及光学和磁性介质,包括在处理器内部或外部以及计算机系统内部或外部的存储器。机器存储介质、计算机存储介质和/或设备存储介质的特定示例包括非易失性存储器,包括例如半导体存储器设备,例如可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、FPGA和快闪存储器设备;磁盘,诸如内部硬盘和可移动盘;磁光盘;以及CD-ROM和DVD-ROM盘。术语“机器存储介质”、“计算机存储介质”和“设备存储介质”具体地排除载波、调制数据信号和其他这种无形介质,其中至少一些在以下讨论的术语“信号介质”下覆盖。
在一些实施例中,所描述的主题的某些方面可以被实现为由计算机或其他机器(如个人数据助理或其他手持式设备)执行的计算机代码或机器可用指令,包括计算机可执行指令(如程序模块)。通常,包括例程、程序、对象、组件、数据结构等的程序模块指的是执行特定任务或实现存储器中的特定数据结构的代码。本申请的主题可以在各种系统配置中实施,这些系统配置包括手持式设备、消费电子产品、通用计算机、更专业的计算设备等。所述主题也可以在任务由通过通信网络链接的远程处理设备执行的分布式计算环境中实践。
在各个举例实施例中,网络2240的一个或更多个部分可以是自组织网络、内联网、外联网、VPN、LAN、WLAN、WAN、WWAN、MAN、互联网、互联网的一部分、PSTN的一部分、简易老式电话服务(POTS)网络、蜂窝电话网络、无线网络、
Figure BDA0003502018860000161
网络、另一类型的网络或两个或更多个此类网络的组合。例如,网络2240或网络2240的一部分可以包括无线或蜂窝网络,并且耦合2244可以是码分多址(CDMA)连接、全球移动通信系统(GSM)连接、或另一类型的蜂窝或无线耦合。在此示例中,耦合2244可实施各种类型的数据传送技术中的任一者,例如单载波无线电传输技术(1xRTT)、演进数据优化(EVDO)技术、通用分组无线电服务(GPRS)技术、用于GSM演进的增强型数据速率(EDGE)技术、包含3G的第三代合作伙伴计划(3GPP)、第四代无线(4G)网络、通用移动电信系统(UMTS)、高速分组接入(HSPA)、微波接入全球互通(WiMAX)、长期演进(LTE)标准、由不同标准设定组织定义的其他标准、其他长距离协议或其他数据传送技术。
指令2204和/或指令2204生成或接收和处理的数据可以使用传输介质经由网络接口设备(例如,包括在通信组件2238中的网络接口组件)和利用多个众所周知的传输协议中的任何一个(例如,超文本传输协议(HTTP))在网络2240上传输或接收。类似地,可使用传输介质经由耦合1646(例如,对等耦合)将指令2204传输或接收到设备2242。术语“传输介质”和“信号介质”意指相同的事物并且可以在本公开中可互换地使用。术语“传输介质”和“信号介质”应被视为包括能够存储、编码或携带用于由计算机系统2200执行的指令2204、和/或由指令2204的执行所生成的数据、和/或将在指令2204的执行期间被操作的数据的任何无形介质,并且包括数字或模拟通信信号或其他无形介质以促进这种软件的通信。因此,术语“传输介质”和“信号介质”应被视为包括任何形式的调制数据信号、载波等。术语“调制数据信号”是指以对信号中的信息进行编码的方式设定或改变其一个或更多个特征的信号。
附图元件的列表
100 位生成单元
102 输入级
104 输出级
106 PFET单元
108 NFET单元
200 位生成单元
202 与非门
204 第一环路
206 第二环路
208 反相器
210 反相器
300 不可克隆位模式生成器
302 位生成单元阵列
304 纠错逻辑
400 可调谐电流镜单元
402 可调节电流镜
404 可调节电流镜
406 位生成单元
408 固定电流镜
410 固定电流镜
412 PFET单元
414 NFET单元
600 可调谐电流镜单元
700 可调谐电流镜单元
702 可调节电流镜
704 可调节电流镜
706 电流源
708 位生成单元
900 可调谐边沿追逐单元
902 反相器
904 反相器
906 可调节电流源
908 固定电流源
1102 框
1104 框
1106 框
1108 框
1110 框
1112 框
1302 老化和登记逻辑
1502 框
1504 框
1506 框
1508 框
1702 反相器
1704 节点
1902 老化和登记逻辑
2002 不可克隆单元阵列
2004 计算系统
2006 车辆
2008 机器人
2100 计算环境
2102 网络
2104 移动可编程设备
2106 操作系统
2108 应用程序
2110 应用程序
2112 不可克隆位阵列
2114 计算机
2116 操作系统
2118 应用
2120 应用
2122 不可克隆位阵列
2124 服务器
2126 操作系统
2128 服务
2130 服务
2132 不可克隆位阵列
2134 解释器
2136 驱动器
2138 驱动器
2140 驱动器
2142 驱动器
2144 文件
2146 文件
2148 插件
2200 计算机系统
2202 位生成单元阵列
2204 指令
2206 处理器
2208 存储器
2210 I/O组件
2212 总线
2214 处理器
2216 处理器
2218 主存储器
2220 静态存储器
2222 存储单元
2224 机器可读介质
2226 输出组件
2228 输入组件
2230 生物识别组件
2232 运动组件
2234 环境组件
2236 位置组件
2238 通信组件
2240 网络
2242 设备
2244 耦合
2246 耦合
在此描述的各个功能操作可以使用反映所述操作或功能的名词或名词短语引用的逻辑来实现。例如,关联操作可以由“关联器”或“相关器”执行。同样,可以通过“开关”进行切换,通过“选择器”进行选择,等等。“逻辑”是指机器存储器电路和包括机器可执行指令(软件和固件)和/或电路(硬件)的非暂态机器可读介质,所述电路通过其材料和/或材料能量配置包括可以被施加以影响设备的操作的控制和/或过程信号、和/或设置和值(诸如电阻、阻抗、电容、电感、电流/电压额定值等)。磁性介质、电子电路、电和光存储器(易失性和非易失性两者)以及固件是逻辑的示例。逻辑特别地排除纯信号或软件本身(然而,不排除包括软件并由此形成物质配置的机器存储器)。
在本公开内,不同实体(可以不同地称为“单元”、“电路”、其他组件等)可以被描述或要求保护为“被配置成用于”执行一个或更多个任务或操作。本文中使用[实体]被配置[成用于执行一个或更多个任务]的这种表述来指代结构(即,物理事物,诸如电子电路)。更具体地,该表述用于指示该结构被布置成在操作期间执行一个或更多个任务。结构可以被称为“被配置成”执行一些任务,即使该结构当前没有被操作。“被配置为向多个处理器核心分配信用的信用分配电路”旨在覆盖例如具有电路的集成电路,该电路在操作期间执行该功能,即使所讨论的集成电路当前没有被使用(例如,电源没有被连接到该集成电路)。因此,被描述为或叙述为“被配置成用于”执行一些任务的实体是指物理事物,如设备、电路、存储可执行用于实现该任务的程序指令的存储器等。该短语在本文中不用于指代无形的事物。
术语“被配置成”不旨在意指“可配置成”。例如,未编程的FPGA将不被认为是“被配置成”执行某种特定功能,尽管它可以“可配置成”在编程之后执行该功能。
在所附权利要求中叙述“被配置成用于”执行一个或更多个任务的结构明确地旨在不援引35 U.S.C.§112(f)用于该权利要求元素。因此,不应根据35 U.S.C.§112(f)来解释否则不包括[用于执行功能]构造的“装置”的本申请中的权利要求。
如在此使用的,术语“基于”用于描述影响确定的一个或更多个因素。该术语不排除附加因素可能影响确定的可能性。即,确定可仅基于指定因素或基于所述指定因素以及其他未指定因素。考虑短语“基于B确定A”。该短语指定B是用于确定A或影响A的确定的因素。此短语不排除A的确定还可基于某一其他因素,例如C。该短语还旨在涵盖其中A仅基于B确定的实施例。如本文所使用的,短语“基于”与短语“至少部分地基于”同义。
如在此使用的,短语“响应于”描述触发效果的一个或更多个因素。该短语不排除附加因素可能影响或以其他方式触发效果的可能性。即,效果可以仅响应于那些因素,或者可以响应于指定的因素以及其他未指定的因素。考虑短语“响应于B执行A”。该短语指定B是触发A的性能的因素。此短语不排除执行A还可响应于某一其他因素,例如C。该短语还旨在覆盖其中仅响应于B来执行A的实施例。
如在此使用的,术语“第一”、“第二”等被用作它们之前的名词的标签,并且不暗示任何类型的排序(例如,空间、时间、逻辑等),除非另外说明。例如,在具有八个寄存器的寄存器堆中,术语“第一寄存器”和“第二寄存器”可以用于指八个寄存器中的任意两个,而不是例如仅指逻辑寄存器0和1。
当在权利要求书中使用时,术语“或”被用作包含性或而不是排他性或。例如,短语“x、y或z中的至少一个”是指x、y和z中的任一个以及它们的任何组合。
如在此使用的,关于两个或更多个元件的“和/或”的叙述应当被解释为意指仅一个元件、或元件的组合。例如,“元素A、元素B和/或元素C”可以包括仅元素A、仅元素B、仅元素C、元素A和元素B、元素A和元素C、元素B和元素C、或元素A、B和C。此外,“元素A或元素B中的至少一个”可包括元素A中的至少一个、元素B中的至少一个、或者元素A中的至少一个和元素B中的至少一个。此外,“元素A和元素B中的至少一个”可包括元素A中的至少一个、元素B中的至少一个、或者元素A中的至少一个和元素B中的至少一个。
在此具体描述本公开的主题以满足法定要求。然而,描述本身不旨在限制本公开的范围。相反,发明人已预期所要求保护的主题还可结合其他当前或未来技术以其他方式来体现,以包括不同步骤或类似于在本文档中描述的步骤的步骤的组合。此外,尽管术语“步骤”和/或“框”在本文中可以用于表示所采用的方法的不同元素,但是除非并且除了明确描述各个步骤的顺序,否则该术语不应被解释为暗示在本文中公开的各个步骤之中或之间的任何特定顺序。
已经如此详细地描述了说明性实施例,将显而易见的是,在不脱离如所要求的本发明的范围的情况下,修改和变化是可能的。本发明主题的范围不限于所描述的实施例,而是在以下权利要求中阐述。

Claims (21)

1.一种方法,包括:
在第一条件下及在第二条件下读取位模式生成电路的输出值;
其中所述第一条件是偏置条件和非偏置条件中的一个,并且所述第二条件是另一个;
识别所述位模式生成电路的在所述第一条件与所述第二条件之间翻转所述输出值的特定单元;以及
使所述特定单元中的至少一些经受加速老化以生成老化的单元。
2.根据权利要求1所述的方法,其中使所述特定单元中的至少一些经受加速老化以生成老化的单元包括:
仅使所述特定单元经受加速老化以生成老化的单元。
3.根据权利要求1所述的方法,其中所述偏置条件是电流比的设置。
4.根据权利要求1所述的方法,其中所述偏置条件是改变通过边沿追逐振荡器的边沿传播的时序的设置。
5.根据权利要求1所述的方法,还包括:
在所述加速老化期间在所述特定单元上设置所述偏置条件。
6.根据权利要求1所述的方法,所述加速老化包括使所述特定单元经受高于标称工作电压、温度或这两者。
7.根据权利要求1所述的方法,还包括:
除了来自所述位模式的所述特定单元的输出之外,启用所述位模式中的所述位模式生成电路的单元的输出。
8.根据权利要求7所述的方法,还包括:
读取在所述非偏置条件下的所述老化的单元的输出值;
读取在所述偏置条件下的所述老化的单元的输出值;以及
识别未在所述偏置条件与所述非偏置条件之间翻转输出值的特定的老化的单元;以及
除了翻转输出值的所述老化的单元的输出之外,启用所述位模式中的所述特定的老化的单元的输出。
9.根据权利要求1所述的方法,其中所述位模式生成电路包括多个电流镜单元,每个电流镜单元生成所述位模式的一个位。
10.根据权利要求9所述的方法,其中所述电流镜单元中的至少一个包括PMOS级和NMOS级,并且其中所述偏置条件包括在所述PMOS级上设置最大电流比。
11.根据权利要求9所述的方法,其中所述电流镜单元中的至少一个包括PMOS级和NMOS级,并且其中所述偏置条件包括在所述NMOS级上设置最大电流比。
12.根据权利要求9所述的方法,其中所述电流镜单元中的至少一个包括PMOS级和NMOS级,并且其中所述偏置条件包括在所述PMOS级和所述NMOS级两者上设置最大电流比。
13.一种电路,包括:
物理不可克隆功能PUF单元;
逻辑,被配置为进行以下操作:
在非偏置条件期间读取所述PUF单元的输出值;
在偏置条件下读取所述输出值;以及
在所述非偏置条件与所述偏置条件之间翻转所述输出值的条件下,使所述PUF单元经受加速老化。
14.根据权利要求13所述的电路,其中所述PUF单元是电流镜单元,并且所述偏置条件是电流比的设置。
15.根据权利要求14所述的电路,其中所述PUF单元包括PMOS级和NMOS级,并且其中所述偏置条件包括在所述PMOS级上设置最大电流比。
16.根据权利要求14所述的电路,其中所述PUF单元包括PMOS级和NMOS级,并且其中所述偏置条件包括在所述NMOS级上设置最大电流比。
17.根据权利要求13所述的电路,其中所述PUF单元是边沿追逐振荡器,并且所述偏置条件是改变通过所述边沿追逐振荡器的边沿传播的时序的设置。
18.根据权利要求13所述的电路,所述逻辑被进一步配置成在所述加速老化期间在所述PUF单元上设置所述偏置条件。
19.根据权利要求13所述的电路,所述加速老化包括使所述特定单元经受高于标称工作电压、温度或两者。
20.根据权利要求13所述的电路,所述逻辑被进一步配置成:
登记所述PUF单元以在所述加速老化之后对所生成的位模式做出贡献。
21.根据权利要求20所述的电路,所述逻辑被进一步配置成:
在所述非偏置条件下读取所述加速老化之后的所述PUF单元的所述输出值;
在所述偏置条件下读取在所述加速老化之后的所述输出值;以及
在所述加速老化之后在所述非偏置条件与所述偏置条件之间未翻转所述输出值的条件下,登记所述PUF单元以便对所生成的位模式做出贡献。
CN202210129364.4A 2021-02-24 2022-02-11 通过老化提高位生成单元的稳定性的方法,以及电路 Active CN114967827B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US17/184,396 2021-02-24
US17/184,396 US11411563B1 (en) 2021-02-24 2021-02-24 Detection and mitigation of unstable cells in unclonable cell array
US17/481,154 2021-09-21
US17/481,154 US11784835B2 (en) 2021-02-24 2021-09-21 Detection and mitigation of unstable cells in unclonable cell array
US17/546,438 US11750192B2 (en) 2021-02-24 2021-12-09 Stability of bit generating cells through aging
US17/546,438 2021-12-09

Publications (2)

Publication Number Publication Date
CN114967827A true CN114967827A (zh) 2022-08-30
CN114967827B CN114967827B (zh) 2024-03-19

Family

ID=82702332

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210129364.4A Active CN114967827B (zh) 2021-02-24 2022-02-11 通过老化提高位生成单元的稳定性的方法,以及电路

Country Status (3)

Country Link
US (1) US11750192B2 (zh)
CN (1) CN114967827B (zh)
DE (1) DE102022103512A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11784835B2 (en) * 2021-02-24 2023-10-10 Nvidia Corp. Detection and mitigation of unstable cells in unclonable cell array
US11750192B2 (en) * 2021-02-24 2023-09-05 Nvidia Corp. Stability of bit generating cells through aging

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128556A1 (en) * 2003-12-15 2005-06-16 Jang Youn S. Apparatus and method for stabilizing bias voltage for pulse generating modulator
US20150091627A1 (en) * 2013-09-30 2015-04-02 Nxp B.V. Variability resistant circuit element and signal processing method
US9082514B1 (en) * 2013-04-22 2015-07-14 Xilinx, Inc. Method and apparatus for physically unclonable function burn-in
CN104969468A (zh) * 2013-02-11 2015-10-07 高通股份有限公司 使用基于环式振荡器的物理不可克隆函数及老化检测电路的集成电路识别及可靠度验证
CN107223321A (zh) * 2015-03-24 2017-09-29 英特尔公司 稳定的抗探测物理不可克隆函数(puf)电路
US20170295026A1 (en) * 2016-04-08 2017-10-12 Secure-Ic Sas Device and method for testing a physically unclonable function
US9806719B1 (en) * 2016-09-29 2017-10-31 Intel Corporation Physically unclonable circuit having a programmable input for improved dark bit mask accuracy
US20180159685A1 (en) * 2015-10-13 2018-06-07 Maxim Integrated Products, Inc. Systems and methods for stable physically unclonable functions
CN109286369A (zh) * 2017-07-21 2019-01-29 珠海格力电器股份有限公司 一种压控振荡器、集成芯片及电子设备
CN110494400A (zh) * 2017-02-16 2019-11-22 康宁股份有限公司 具有一维调光的背光单元
CN110535651A (zh) * 2018-05-23 2019-12-03 美国亚德诺半导体公司 基于阻抗的物理不可克隆功能
US20190378575A1 (en) * 2018-06-08 2019-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for puf generator characterization
CN110781529A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 物理不可克隆功能生成器
CN111177986A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 用于生成老化模型并使用其制造半导体芯片的方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118869A (en) 1998-03-11 2000-09-12 Xilinx, Inc. System and method for PLD bitstream encryption
US20020170146A1 (en) 2001-04-27 2002-11-21 Thompson Scott P. Awning sheet manual extension system
ITTO20030132A1 (it) 2003-02-25 2004-08-26 Atmel Corp Amplificatore di rilevamento rapido a specchio, di tipo configurabile e procedimento per configurare un tale amplificatore.
US7719874B2 (en) 2006-07-31 2010-05-18 Sandisk 3D Llc Systems for controlled pulse operations in non-volatile memory
US7522448B2 (en) 2006-07-31 2009-04-21 Sandisk 3D Llc Controlled pulse operations in non-volatile memory
US7495947B2 (en) 2006-07-31 2009-02-24 Sandisk 3D Llc Reverse bias trim operations in non-volatile memory
US7492630B2 (en) 2006-07-31 2009-02-17 Sandisk 3D Llc Systems for reverse bias trim operations in non-volatile memory
US9213835B2 (en) 2010-04-07 2015-12-15 Xilinx, Inc. Method and integrated circuit for secure encryption and decryption
DE102012212471B3 (de) * 2012-07-17 2013-11-21 Siemens Aktiengesellschaft Vorrichtung zum Realisieren einer physikalischen Degradations-/Tampererkennung eines digitalen ICs mittels einer (digitalen) PUF und Unterscheiden zwischen einer Degradation aufgrund von physikalischer Manipulation und aufgrund von Alterungsprozessen
US9279856B2 (en) 2012-10-22 2016-03-08 Infineon Technologies Ag Die, chip, method for driving a die or a chip and method for manufacturing a die or a chip
US8981810B1 (en) * 2013-04-22 2015-03-17 Xilinx, Inc. Method and apparatus for preventing accelerated aging of a physically unclonable function
CN104283248B (zh) 2013-07-12 2016-12-28 凹凸电子(武汉)有限公司 电池模块、电流平衡方法以及电路
WO2015160344A1 (en) 2014-04-16 2015-10-22 Washington State University Signal delay cells
US9355743B2 (en) 2014-04-30 2016-05-31 Advanced Micro Devices, Inc. Memory array test logic
US9369277B2 (en) 2014-07-08 2016-06-14 Intel Corporation Encryption code generation using spin-torque NANO-oscillators
US11115022B2 (en) * 2015-05-07 2021-09-07 Northwestern University System and method for integrated circuit usage tracking circuit with fast tracking time for hardware security and re-configurability
US9276583B1 (en) * 2015-06-24 2016-03-01 Intel Corporation Soft dark bit masking with integrated load modulation and burn-in induced destabilization for physically unclonable function keys
CN104980152B (zh) 2015-06-30 2018-10-02 华为技术有限公司 应用于数控振荡器的粗调单元阵列和相关装置
US10553886B2 (en) 2015-07-13 2020-02-04 Nuvera Fuel Cells, LLC Generation of oxygen depleted air by a fuel cell system
JP6495853B2 (ja) * 2016-03-16 2019-04-03 株式会社東芝 データ生成装置、電子デバイスおよび認証システム
DE102017102037A1 (de) * 2017-02-02 2018-08-02 Infineon Technologies Ag Physisch unklonbare funktionsschaltung
US9947391B1 (en) 2017-04-12 2018-04-17 Nxp Usa, Inc. SRAM based physically unclonable function and method for generating a PUF response
CN108734030B (zh) 2017-04-21 2020-07-10 中芯国际集成电路制造(上海)有限公司 一种puf特征值的生成方法和具有puf的装置
KR102341266B1 (ko) * 2017-08-30 2021-12-20 삼성전자주식회사 물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치
CN107544607B (zh) * 2017-09-28 2018-10-23 宁波大学 一种利用基准电流源的电流型puf电路
US10965475B2 (en) * 2017-11-29 2021-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Physical unclonable function (PUF) security key generation
US10714199B1 (en) * 2018-05-09 2020-07-14 Synopsys, Inc. PUF latch for OTP memory arrays and method of operation
DE102018212833A1 (de) * 2018-08-01 2020-02-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung und verfahren zur erzeugung physikalisch unklonbarer funktionen
EP3640945B1 (en) 2018-10-15 2021-03-17 Nxp B.V. Non-volatile memory with physical unclonable function
CN113228557A (zh) * 2018-12-13 2021-08-06 意法半导体(鲁塞)公司 物理不可克隆的功能器件
US10439829B1 (en) 2019-02-01 2019-10-08 Winbond Electronics Corp. Physical unclonable function code generating method and providing apparatus thereof
US10764069B1 (en) * 2019-03-08 2020-09-01 Analog Devices International Unlimited Company Transistor based PUF apparatus
CN111723408B (zh) 2019-03-21 2023-06-02 中芯国际集成电路制造(上海)有限公司 用于生成puf特征码的装置
US10574469B1 (en) 2019-04-10 2020-02-25 Nxp Usa, Inc. Physically unclonable function and method for generating a digital code
CN110020557B (zh) 2019-04-12 2023-09-12 深圳大学 一种基于wta方案的低功耗电流模式puf
US11171793B2 (en) * 2019-10-01 2021-11-09 Nxp B.V. Method and system for detecting an attack on a physically unclonable function (PUF)
KR20210053029A (ko) * 2019-11-01 2021-05-11 삼성전자주식회사 물리적 복제 방지 기능 셀들을 포함하는 보안 장치, 보안 장치의 동작 방법 및 물리적 복제 방지 기능 셀 장치의 동작 방법
US11483168B2 (en) * 2020-04-16 2022-10-25 Silicon Laboratories Inc. Survey mechanism for a physically unclonable function
US11374774B2 (en) * 2020-04-28 2022-06-28 Regents Of The University Of Minnesota Feed-forward XOR physical unclonable functions
US11784835B2 (en) * 2021-02-24 2023-10-10 Nvidia Corp. Detection and mitigation of unstable cells in unclonable cell array
US11750192B2 (en) * 2021-02-24 2023-09-05 Nvidia Corp. Stability of bit generating cells through aging
US11411563B1 (en) * 2021-02-24 2022-08-09 Nvidia Corp. Detection and mitigation of unstable cells in unclonable cell array

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050128556A1 (en) * 2003-12-15 2005-06-16 Jang Youn S. Apparatus and method for stabilizing bias voltage for pulse generating modulator
CN104969468A (zh) * 2013-02-11 2015-10-07 高通股份有限公司 使用基于环式振荡器的物理不可克隆函数及老化检测电路的集成电路识别及可靠度验证
US9082514B1 (en) * 2013-04-22 2015-07-14 Xilinx, Inc. Method and apparatus for physically unclonable function burn-in
US20150091627A1 (en) * 2013-09-30 2015-04-02 Nxp B.V. Variability resistant circuit element and signal processing method
CN107223321A (zh) * 2015-03-24 2017-09-29 英特尔公司 稳定的抗探测物理不可克隆函数(puf)电路
US20180159685A1 (en) * 2015-10-13 2018-06-07 Maxim Integrated Products, Inc. Systems and methods for stable physically unclonable functions
US20170295026A1 (en) * 2016-04-08 2017-10-12 Secure-Ic Sas Device and method for testing a physically unclonable function
US9806719B1 (en) * 2016-09-29 2017-10-31 Intel Corporation Physically unclonable circuit having a programmable input for improved dark bit mask accuracy
CN110494400A (zh) * 2017-02-16 2019-11-22 康宁股份有限公司 具有一维调光的背光单元
CN109286369A (zh) * 2017-07-21 2019-01-29 珠海格力电器股份有限公司 一种压控振荡器、集成芯片及电子设备
CN110535651A (zh) * 2018-05-23 2019-12-03 美国亚德诺半导体公司 基于阻抗的物理不可克隆功能
US20190378575A1 (en) * 2018-06-08 2019-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for puf generator characterization
CN110579700A (zh) * 2018-06-08 2019-12-17 台湾积体电路制造股份有限公司 用于物理不可克隆功能产生器的测试方法
CN110781529A (zh) * 2018-07-31 2020-02-11 台湾积体电路制造股份有限公司 物理不可克隆功能生成器
CN111177986A (zh) * 2018-11-09 2020-05-19 三星电子株式会社 用于生成老化模型并使用其制造半导体芯片的方法

Also Published As

Publication number Publication date
US20220271752A1 (en) 2022-08-25
US11750192B2 (en) 2023-09-05
CN114967827B (zh) 2024-03-19
DE102022103512A1 (de) 2022-08-25

Similar Documents

Publication Publication Date Title
CN114967827B (zh) 通过老化提高位生成单元的稳定性的方法,以及电路
US10439613B2 (en) Integrated circuit for physically unclonable function and device including the same
Aseeri et al. A machine learning-based security vulnerability study on xor pufs for resource-constraint internet of things
US10498544B2 (en) Security device having physical unclonable function
KR101989149B1 (ko) PUF(Physically Unclonable Function) 셀 재조합 방법 및 장치와, PUF 회로
US11784835B2 (en) Detection and mitigation of unstable cells in unclonable cell array
Wang et al. Current mirror array: A novel circuit topology for combining physical unclonable function and machine learning
TWI797586B (zh) 在不可複製單元陣列中不穩定單元的偵測和減緩的電路及方法
JP7391987B2 (ja) アクセス制御読取機システム用の超広帯域装置
CN110462713A (zh) 合成的物理不可克隆功能
US20160277025A1 (en) Data generating device and authentication system
Wild et al. A fair and comprehensive large-scale analysis of oscillation-based PUFs for FPGAs
US9391617B2 (en) Hardware-embedded key based on random variations of a stress-hardened inegrated circuit
Yan et al. Extreme learning machine and AdaBoost-based localization using CSI and RSSI
Zalivaka et al. FPGA implementation of modeling attack resistant arbiter PUF with enhanced reliability
KR102336188B1 (ko) 고유 데이터 생성 장치, 반도체 장치 및 인증 시스템
US11386204B2 (en) Agile reconfigurable approach for real-time replacement of on-chip safety-critical modules
US11271596B2 (en) System and method for identifying and decoding Reed-Muller codes in polar codes
US20170255503A1 (en) Method for controlling error rate of device-specific information and program for controlling error rate of device-specific information
US11526740B2 (en) Optimization apparatus and optimization method
US20230198672A1 (en) Autoencoders with list decoding for reliable data transmission over noisy channels and methods thereof
US11133794B1 (en) Signal calibration circuit
US11303461B2 (en) Security device having physical unclonable function
US20190297493A1 (en) Access point and method for connecting communication with external device thereof
Hieu et al. A power efficient secure mutual authentication protocol for EPC Gen2v2 standard

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant