CN114966252A - 一种数字信号处理电路辐照测试系统和辐照测试方法 - Google Patents
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Abstract
本发明提供了一种数字信号处理电路辐照测试系统，所述数字信号处理电路辐照测试系统包括FPGA母板电路、DSP子板电路、上位机和电源模块，所述数字信号处理电路辐照测试系统置于辐照室中进行辐照测试；所述上位机通过网口与FPGA母板电路连接，上位机通过控制FPGA母板电路来控制DSP子板电路的偏置状态；所述电源模块对FPGA母板电路和DSP子板电路进行供电，所述电源模块采用TPS54310芯片，输入电压为5V，输出电压在0.9V‑3.3V之间调节。本发明通过字母板的设计方案，可以同时对两块DSP进行配置，提高了辐射实验的效率，并且能够进行动态偏置和静态偏置两种偏置实验。
Description
技术领域
本发明属于元器件测试技术领域，特别涉及一种数字信号处理电路辐照测试系统和辐照测试方法。
背景技术
随着航天事业的快速发展，人类生活已经越来越依赖航天技术。许多国家向近地环境中发射了大规模数量的航天器，各种不同用途的人造卫星为军事打击、农业、气候观测、导航、通信等领域提供了极大便捷；空间站为科学家们提供了理想的微重力实验室和宇宙研究平台；探月工程、火星探测以及遨游在太阳系边缘的各种深空探测器，让我们有机会窥探地球以外星球的奥秘，为天文学和宇宙物理学提供了大量数据支持。我国航天事业起步较晚，但发展迅速，并且后来居上。自从1970年第一颗人造卫星发射成功以来，经过40多年的技术创新和沉淀，我国目前已经逐一实现了载人航天、航天员出舱行走、长时间太空逗留等重大成就。空间探索方面，于2007年开始的嫦娥系列工程实现了绕月测绘、月球车着陆，为后续的载人登月积累了大量宝贵数据和经验。
数字信号处理器(Digital Signal Processor，DSP)，对比MCU、ARM、FPGA 等，DSP的优势在于其强大的数据处理能力和较高的运行速率。由于DSP具有小型化、能耗低、以及处理速度快、数据量大、精度高等特点，近年来，其应用已经深入到工业化的各个领域。同时，DSP在航天领域也逐渐取代传统的单片机，扮演着越来越重要的角色，其主要存在于航天器的电子系统中，在数据处理、运算、图像处理、控制等方面占据着核心地位。DSP的另一个优点是其开发通过汇编语言或者C语言实现，开发过程灵活。
然而，包括DSP在内的数字信号处理电路的空间应用还面临着诸多问题。航天器工作在复杂的空间环境下，即使有外壳的屏蔽，数字信号处理电路仍然承受着多种高能粒子的轰击和极端温度的考验。随着微电子技术的发展，数字信号处理电路的集成度不断变高、器件尺寸相继减小、电路复杂程度不断增大，空间应用下受空间环境影响的问题也越来越突出。辐射环境是造成半导体器件退化甚至失效的主要因素。现有的数字信号处理电路辐照测试一次只能测试一片DSP芯片，存在测试效率低下、测试精度低等问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数字信号处理电路辐照测试系统和辐照测试方法，解决了现有数字信号处理电路辐照测试效率低、测试精度低的技术问题。
本发明采用的技术方案如下：
本发明提供了一种数字信号处理电路辐照测试系统，所述数字信号处理电路辐照测试系统包括FPGA母板电路、DSP子板电路、上位机和电源模块，所述数字信号处理电路辐照测试系统置于辐照室中进行辐照测试；
所述上位机通过网口与FPGA母板电路连接，上位机通过控制FPGA母板电路来控制DSP子板电路的偏置状态；
所述电源模块对FPGA母板电路和DSP子板电路进行供电，所述电源模块采用TPS54310芯片，输入电压为5V，输出电压在0.9V-3.3V之间调节；
所述DSP子板电路包括DSP芯片、连接器、复位电路、JTAG接口、Flash 以及时钟电路；所述DSP子板电路通过连接器与FPGA母板电路连接；所述复位电路与DSP子板电源连接，用于监控DSP子板电源电压；Flash与DSP 芯片连接，用于存储DSP芯片的初始化程序；DSP子板电路通过JTAG接口与上位机连接，通过上位机将DSP芯片的初始化程序烧写到Flash中；所述时钟电路与DSP芯片的时钟信号输入端连接，用于产生DSP芯片工作需要的时钟频率；
所述DSP子板电源包括DSP内核电源和DSP I/O电源，所述DSP内核电源为1.8V，所述DSP I/O电源为3.3V，在DSP内核电源和DSP I/O电源之间串联二极管，其中二极管阳极接DSP I/O电源，阴极接内核电源，通过二极管在正向导通时产生的管压降保证DSP内核电源的上电时间不晚于DSP I/O电源。
进一步地，所述时钟电路包括晶体振荡器，电容和电感组成的电源滤波电路，所述电源滤波电路用于为晶体振荡器提供稳定的工作电压；晶体振荡器产生的时钟信号再经过一个33欧姆的电阻传送给DSP芯片的时钟信号输入端。
进一步地，所述复位电路采用MAX708T芯片，MAX708T的电源输入端与DSP I/O电源连接；当复位电路监测到DSP I/O电源低于域值电压或者 MAX708T芯片
引脚保持低电平时，MAX708T芯片
引脚会输出低电平，对复位电路进行复位。
进一步地，所述DSP芯片的信号线与FPGA母板电路的连接器连接， FPGA母板电路对DSP子板电路状态进行监测、静态配置和动态配置，接收 DSP子板电路的测试数据。
进一步地，所述FPGA母板电路包括以太网接口、物理层芯片和FPGA 芯片；FPGA母板电路通过以太网接口与上位机连接进行通信；FPGA芯片采用内部集成的MAC的IP核，通过物理层芯片与以太网接口连接。
进一步地，所述FPGA芯片外部配置有SRAM存储器，用于存储FPGA 接收DSP子板电路的测试数据。
进一步地，所述SRAM存储器电路结构如下：
SR锁存器，包括晶体管T1～T4构成，用来记忆1位二进制数据；
门控管T5和T6，用来控制锁存器的Q、Q'和位线B、B'间的联系；门控管T5和T6的开关状态由字线Xi的状态决定；Xi＝1时，门控管T5和T6导通，锁存器的Q和Q'端与位线B、B'接通，SRAM存储器输出所保存的值或接收新的赋值；Xi＝0时，门控管T5和T6截止，SRAM存储器起存储功能；
门控管T7和T8，配合缓冲放大器A1～A3，用于控制读/写功能，它们的状态由列地址Yj来控制，Yj＝1时导通，Yj＝0时截止。
本发明还提供了一种数字信号处理电路辐照测试方法，所述数字信号处理电路辐照测试方法包括静态偏置总剂量测试，具体包括以下步骤：
步骤S11，上位机启动，FPGA母板电路上电，与上位机相连接；
步骤S12，FPGA母板电路进行初始化：
将编写好的代码通过烧写到FPGA母板电路中，FPGA母板电路对DSP 子板电路的模式进行配置；
步骤S13，DSP子板电路上电，并进行初始化，将编写好的程序烧写在 DSP子板电路的Flash中，DSP上电从Flash中读取程序进行工作，对DSP 进行配置；
步骤S14，DSP子板电路进入PD3模式：
DSP配置结束后锁定DSP的静态偏置状态，DSP进入PD3模式，DSP 的PLL的输入时钟停止产生时钟信号，所有寄存器和内部RAM的内容被保留，DSP所有的功能I/O冻结为最后的状态。
步骤S15，DSP输入管脚的配置：
DSP子板电路进入PD3状态后，其内核电路的状态、输出及三态管脚的状态被锁定，上位机发送指令，使FPGA按照要求，对DSP输入信号的管脚进行静态偏置，并将FPGA连接器中未用的管脚设置为高阻态；
步骤S16，进行辐照测试：
DSP的静态偏置状态完成之后，将数字信号处理电路辐照测试系统放入辐照室中进行辐辐照测试，其中除DSP芯片之外的所有器件均使用铅砖进行遮挡；
步骤S17，上位机实时记录DSP芯片的实时状态和电流电压值，测试过程中对DSP的I/O电源和内核电源进行实时监测，将电流电压值通过上位机进行显示，并绘制成曲线。
进一步地，所述数字信号处理电路辐照测试方法还包括动态偏置总剂量测试，具体包括以下步骤：
步骤S21，上位机的启动，FPGA母板电路上电；
步骤S22，配置FPGA母板电路，定义FPGA的初始功能。
步骤S23，FPGA母板电路初始化：
对FPGA母板电路中与DSP子板电路相连接的接口模块进行配置，以便 FPGA母板电路中与DSP子板电路的各个单元信号都能进行数据交换；将动态程序提前保存FPGA母板电路上的SRAM中，同时SRAM还存储DSP子板电路返回给FPGA母板电路的数据；
步骤S24，DSP子板电路上电，并执行初始化程序：
初始化程序提前烧写到DSP子板电路的Flash中，使DSP子板电路进入初始工作状态；
步骤S25，DSP子板电路执行功能程序：
DSP子板电路从FPGA母板电路接收数据并发送到FPGA，DSP芯片进行1024点FFT运算，每个计算结果存储在片上数据存储区，当计算结束通过 DMA把1024个计算结果搬运到外部存储区；
步骤S26，进行辐照测试，辐照测试期间DSP芯片一直执行动态程序， FPGA母板电路将接收到的运算结果和正确的结果进行对比，将错误的数据发给上位机进行保存；
步骤S27，上位机记录DSP芯片实时电流电压值，并显示DSP错误的运算结果和时间。
本发明还提供了一种抗电磁脉冲数字信号处理电路，所述抗电磁脉冲数字信号处理电路包括所述DSP子板电路，还包括外接的抗电磁脉冲电路，所述抗电磁脉冲电路包括：第一输入端、第二输入端、第一输出端、第二输出端、第一压敏电阻、第二压敏电阻、第一气体放电管、第二气体放电管、第一电感、第二电感；
第一气体放电管和第二气体放电管分别串联连接在第一输入端和第二输入端之间，其连接点接地；第一压敏电阻和第二压敏电阻串联连接在第一输出端和第二输出端之间，其连接点接地；第一电感连接在第一输入端和第一输出端之间，第二电感连接在第二输入端和第二输出端之间。
与现有技术相比，本发明的有益效果在于，采用全自动测试，无需人员全程实时监控，减少了人员成本，提高了测试的效率和资源利用率。DSP+ FPGA+上位机的分离式结构，有效地实现了DSP芯片运行状态的片外比对分析方法，排除了其他部件受到辐照影响对结果造成的干扰，实现了在测试结束后对辐照损伤部件的可拆卸替换，节约了成本。
附图说明
图1为本发明数字信号处理电路辐照测试系统结构框图；
图2为本发明辐照测试系统电源模块电路；
图3为本发明DSP电源上电顺序电路；
图4为本发明数字信号处理电路辐照测试系统电路框图；
图5为FPGA网口通信示意图；
图6为本发明SRAM电路结构图；
图7为本发明DSP子板电路结构框图；
图8为Flash与DSP的连接关系图；
图9为DSP的JTAG接口关系图；
图10为DSP时钟发生电路图；
图11为DSP子板电路复位电路图；
图12为静态偏置总剂量测试流程图；
图13为动态偏置总剂量测试流程图；
图14为抗电磁脉冲数字信号处理电路原理图。
具体实施方式
以下结合说明书附图和具体实施例对本发明的具体实施方式进行进一步阐述。
实施例一：
本发明提供了一种数字信号处理电路辐照测试系统，采用子母板结构。如图1所示。FPGA通过网口与上位机进行指令与数据的收发，通过连接器与 DSP连接以控制DSP的偏置状态与数据的交互。辐照测试系统的电源模块需要对FPGA和DSP进行供电，DSP辐照测试过程中要对DSP的I/O电流电压进行实时监测，DSP子板电源包括DSP内核电源和DSP I/O电源，所述DSP 内核电源为1.8V，所述DSP I/O电源为3.3V。
电源模块采用TPS54310芯片，TPS54310是德州仪器生产的一款开关电源调节芯片，它能够实现低电压输入和高电流输出(输入电压范围为3V-6V，输出电压根据需要可以在0.9V-3.3V之间调节，输出电流为3A)。内部有电压误差放大器，能够提高瞬态响应条件下的工作性能。可以分别从内部或外部设置慢启动方式。其良好的电压输出特性可用于处理器/逻辑复位、故障信号检测和连续电源。
在辐照测试系统的电源模块中，解耦电容C1、C3电容一端并联接地，另一端与TPS54310芯片VIN口连接；电阻R1一端与TPS54310芯片RT口连接，另一端接地，用于设置模块的开关转换频率；电感L1一端与TPS54310 芯片PH口连接，另一端与电容C2连接后接地，用于对输出电压进行滤波；电容C4一端与TPS54310芯片VBIAS口连接，另一端接地；电容C6一端与 TPS54310芯片SS/ENA口连接，另一端接地；电容C5接在TPS54310芯片 PH口和BOOT口之间；电阻R2、R3、R5，电容C7、C8、C9组成环路补偿电路，其中电容C8与电阻R5、电容C9并联，接在TPS54310芯片VSENSE 口和COMP口之间，电阻R2与电容C7、电阻R3并联，接在TPS54310芯片 VSENSE口和PH口之间；电阻R4和电阻R2作为分压电阻，控制电源模块的输出电压，具体如下：
其中Vout为输出电压。
输入电压的典型值是5V，R4取3.7KΩ，R5取3.7KΩ，计算得出DSP 的I/O电源为3.3V。DSP的内核电源也可以通过这样的方式计算得出。
TPS54310芯片转换频率可以被设定为固定的350KHz或550KHz内部振荡器频率，也可以被设定为可调的280KHz-700KHz。振荡器的设定由SYNC(同步输入)和RT(频率设置寄存器输入)引脚共同决定，当SYNC引脚与RT引脚悬空时，转换频率为350KHz。当SYNC引脚悬空，而RT引脚与地之间接入 68K到180K的电阻R1时，转换频率则变化为可调的280KHz-700KHz。转换频率的计算公式为：
式中：fSW为转换频率，R1为连接在RT引脚与地之间的电阻值。将R1 的电阻值设置为71.5K欧姆，则可以计算得到电源开关转换频率为700KHz。
DSP需要两种电源，一种是内核电源(1.8V)，另一种是I/O电源(3.3V)。由于电源电路设计不仅要考虑电压精度、稳定度和外围电路的复杂度等问题，还要考虑低功耗问题。另外，根据设计要求，为了保证芯片正常工作，在系统上电作时，对这两种电源的上电顺序还有一定的要求，如果违反该要求，可能降低器件的性能或永久损坏器件。内核电源要比I/O电源早上电，至少不能晚于I/O电源上电。在电路设计中，通过采用在两个电源之间串联二极管的方法来解决系统上电顺序的问题，电路设计如图3所示。
二极管在正向导通时会有一个管压降，在本系统中选用的是肖特基 MURS120T3二极管，它的管压降是0.4V。这样，假如是I/O电源(VCC3.3) 先上电，它通过四个二极管降压后得到1.7V的电压，使得内核电源的输出引脚也能达到1.7V，这样至少可以保证内核电源和I/O电源同时上电。
如图4为发明辐照测试系统的电路框图。该电路可以同时对两块DSP进行配置，提高了辐射实验的效率，并且能够进行动态偏置和静态偏置两种偏置实验。电路的PCB由母板电路和子板电路组成。其中母板主要包含FPGA 及其相应的配套电路组成，子板主要是放置在辐射下的被测DSP器件。
1)上位机
上位机采用labview编写，通过网口与FPGA相连接，主要功能是控制 FPAG分别来配置DSP的配置状态；实时对比DSP运算的结果并显示错误数据及发生时间；实时显示试验过程中DSP的电流电压值。
2)FPGA母板电路
母板是辐照测试系统的一个平台，母板上主要包含以FPGA为核心的电路系统，以及与子板的相连接的高速连接器。设计之所以采用子母板的结构，是为了提高硬件系统的兼容性。设计完成后，可以通过更改子板上的被测器件或电路，以进行其他器件的总剂量测试。同时可以更改相应的FPGA软件，以进行相关器件单粒子实验。为了完全控制DSP的状态并与DSP进行数据通信，两个被测DSP的信号管脚(除电源以外的IO管脚)全部与FPGA相连。而这些连接关系通过母板上两个连接器插槽管脚的连接来实现。
母板上的电源采用两种电源芯片：LT1764AEQ和PTH04T230W。 LT1764AEQ的输出电压分别是1.8V、3.3V、2.5V，PTH04T230W的输出电压为1.2V。而且每路输出电压都有较高的电流，能够为母板上所有的芯片提供所需要的工作电压。
FPGA整个系统的核心部分，在具体实施例中采用Xilinx的virtex4系列产品中的XC4VLX60-FF668C。该FPGA具有640个用户可配置的IO，内部逻辑单元达60万个，具有丰富的逻辑和内部RAM存储空间。
FPGA母板实现对被测DSP状态的监测，测试数据的接收，给DSP提供时钟，对DSP进行静态、动态偏置以及与上位机通信等功能。FPGA母板与上位机通过以太网接口进行通信，如图5所示为网口通信示意图。母板包含了以太网接口和物理层芯片，代码采用ISE内部集成的MAC的IP核，将物理层芯片配置为千兆位介质独立接口(GMII)。代码实现了基于用户数据报协议(UDP)的以太网接口通信功能，最高可达1Gbps的高速通信。
代码中包括数据链路层(Link layer)，网络层(IP layer)，传输层(UDP)，其中数据链路层采用地址解析协议(ARP)实现IP地址到MAC地址的动态映射，把32位IP地址转换为48位MAC地址，而且为IP模块接收和发送IP数据报。网络层为UDP模块发送和接收UDP数据报，进行IP包的数据校验。传输层负责将用户数据进行打包并以UDP形式发送，解析接收到的UDP数据报中的用户数据，得到上位机发送的操作指令。该网口通信模块以125M时钟频率进行数据处理，各个模块间以流水线方式进行工作，可以实现高效实时的数据传输。
FPGA母板与DSP子板的通信依靠连接器完成，动态偏置试验中可通过双端口RAM实现数据通信，FPGA采用PING-PONG结构进行数据接收，根据DSP中EMIF模块的时序图，数据的写入是低电平触发的，触发的信号满足W＝CE+AWE，只有当片选信号CE和写信号AWE同时为低时才使得触发信号W有效。双端口RAM在W为低时进行数据采样，完成数据的传输。
FPGA芯片外部还配置有SRAM存储器，用于存储FPGA接收DSP子板电路的测试数据，也可以直接配置为DSP的外部存储器，存储DSP的程序或数据结果，SRAM的所有信号都与FPGA相连。因此有必要测试SRAM存储器对辐照的敏感程度。
图6是本发明CMOS静态存储单元(SRAM)的电路结构。T1～T4构成SR 锁存器，用来记忆1位二进制数据。T5和T6是门控管，起到了开关的作用，以控制锁存器的Q、Q'和位线B、B'间的联系。T5、T6的开关状态由字线Xi的状态决定。Xi＝1时T5、T6导通，锁存器的Q和Q'端与位线B、B'接通，存储器可以输出所保存的值或接收新的赋值；Xi＝0时，这种联系中断，电路起存储功能。T7和T8是两个门控管，配合缓冲放大器A1～A3，用于控制读/ 写功能，它们的状态由列地址Yj来控制，Yj＝1时导通，Yj＝0时截止。
当选定某个存储单元以后，Xi＝1、Yj＝1，T5、T6、T7、T8均导通，Q和 Q'与B、B'接通。如果这时CS'＝0、R/W'＝1，则A1导通、A2、A3截止，端的逻辑值经过A1传送至I/O端，即执行“读”功能。若此时CS′＝0、 R/W'＝0则A1截止、A2和A3接通，可以实现数据写入。
3)DSP子板电路
DSP子板电路是被测器件的平台，核心为两片被测DSP芯片，所述DSP 芯片为TI公司的TMS320C6701 DSP。DSP子板电路要满足最小系统的要求，结构框图如图7所示，主要包括25M的晶振、JTAG电路、Flash芯片、连接器、复位电路，为方便硬件调试还增加了必要的测试端口和配置端口。
子板上每个DSP分别外接一个外部Flash存储器和一个JTAG接口。Flash 与DSP的连接关系如图8所示，JTAG与DSP的连接方式如图9所示。Flash 的作用是存储常用的DSP初始化程序；JTAG将DSP与上位机上的CCS软件相连，通过CCS软件将DSP的初始化程序烧写到Flash中。
两片DSP的I/O电源与内核电源四路电源需要专门使用独立的数字电源供电，以便可以实时观测器件的电流。
DSP的内部时钟由一个来自CLKIN引脚的时钟源产生。该时钟源由外部的时钟电路提供。外部输入时钟经过片内PLL倍频之后，可以产生CPU的工作时钟和各种外设所需要的时钟信号。
系统时钟发生电路的基准时钟是由一个外部时钟发生电路来提供的，一般的时钟晶振频率在20-50MHz之间。在具体实施例中的时钟发生电路图如图 10所示。从图10中可以看出，在时钟发生电路中，电容和电感组成电源滤波电路为晶体振荡器提供稳定的工作电压。晶体振荡器产生的时钟信号再经过一个33欧姆的电阻传送给DSP芯片的时钟信号输入端。在进行PCB布局时，该电阻应尽可能地靠近DSP芯片时钟信号输入引脚，以减少外部信号的干扰。在本系统中的晶体振荡器采用的是50MHz的有源贴片晶体振荡器。
系统使用50MHz的振荡器来产生输入时钟，此外DSP还有一个内部PLL 来倍频输入时钟以产生内部时钟。输入时钟绕过PLL或者乘以一个系数 (CLKIN频率乘法器)，从而产生输出时钟(CLKOUT1)。该输出时钟可以用作 DSP的内部时钟，然后输出时钟CLKOUT1就用来产生外部时钟。
为了能够得到良好的上电复位，同时可以对系统的电压进行有效的监控，在具体实施例中选用了Maxim公司生产的MAX708T芯片来达到上述要求。
MAX708T是一种微处理器电源监控芯片，用它来监控电压时可以降低电路的复杂程度。MAX708T可以显著提高系统的可靠性和精确度。在复位时它可以输出高电平有效和低电平有效的复位信号。MAX708T的域值电压是3.08 V。系统复位监控电路如图11所示。
从图11中可知，MAX708T的VCC(电源输入)脚接的是3.3V电压，因此，该系统监控的电压是3.3V。当系统监测到VCC低于域值电压或
引脚保持低电平时，
引脚就会输出低电平，对系统进行复位。在复位条件结束后，
信号会继续保持200ms。
DSP的管脚除了电源地和模拟管脚之外所有信号线都与FPGA母板的连接器相连。FPGA母板实现对被测DSP状态的监测，测试数据的接收，给DSP 提供时钟，对DSP进行静态、动态偏置以及与上位机通信等功能。
实施例二：
本发明还提供了一种数字信号处理电路静态偏置总剂量测试方法，如图12所示，包括以下步骤：
步骤S11，上位机启动，FPGA上电，与上位机相连接。
步骤S12，FPGA进行初始化。将编写好的verilog代码通过iMPACT烧写母板上面的BPI Flash中，以后FPGA每次上电后都可以从Flash中读取程序直接运行。FPGA首先配置DSP的模式选择状态，包括BOOTMODE[0:4]、 PLLFREQ[0:2]、CLKMODE[0:1]、LENIAN等。
步骤S13，DSP子板电路上电，并进行初始化，将编写好的C语言程序烧写在DSP子板上的Flash中，DSP上电从Flash中读取程序进行工作。DSP 的配置主要包括：
a)DSP使能各个外设模块，并对外设相关的输出及三态管脚的缓冲寄存器进行赋值，使之偏置为预期的固定电平；
b)DSP对片上SRAM进行棋盘阵列的配置；
c)DSP对内部的32个通用寄存器进行赋值。
步骤S14，DSP进入PD3模式(节电模式)。DSP配置结束后要锁定DSP 的静态偏置状态，这时DSP进入PD3模式，PLL的输入时钟停止产生时钟信号，所有寄存器和内部RAM的内容被保留，DSP所有的功能I/O冻结为最后的状态。
步骤S15，DSP输入管脚的配置。DSP进入PD3状态后，其内核电路的状态、输出及三态管脚的状态被锁定，此时FPGA对DSP的输入管脚进行硬拉偏为固定的状态，并将FPGA连接器中未用的管家通过ISE软件设置为高阻态。
步骤S16，进行辐照。DSP的静态偏置状态完成之后，将整个总剂量检测系统放入辐射环境中进行实验，其中除DSP之外的所有器件均使用铅砖进行遮挡。试验中要求的剂量率为2rad(Si)/s。
步骤S17，上位机实时记录DSP的实时状态和电流电压值。实验过程中对DSP的I/O电源3.3V和内核电源1.8V进行实时监测，将数字电源上的电流电压值通过上位机进行显示，并绘制成曲线。
DSP静态偏置完成后，将测试板放入辐射室进行辐照，实验过程中每5min 记录一次电流电压值，当DSP的电流电压值出现明显增大时，应停止辐照，确定累积的总剂量值。静态试验的调试相对简单，通过FPFA母板对DSP的输入输出管脚进行固定的偏置，DSP子板运行程序对内核电路进行偏置，辐射试验过程中通过上位机实时记录DSP的电流电压值。
实施例三：
本发明还提供了一种数字信号处理电路动态偏置总剂量测试方法，如图 13所示，包括以下步骤：
步骤S21，上位机的启动与FPGA上电。
步骤S22，FPGA进行配置：
FPGA的配置采用主串模式，通过程序配置FPGA，定义FPGA的初始功能。
步骤S23，FPGA初始化：
对FPGA与DSP外设相连接的接口模块进行配置，以便FPGA和DSP的各个单元信号都能进行数据交换，这些模块包括URAT、EMIF、HPI、McBSP、DMA、Timers等，同时FPGA控制BOOTMODE[0:4]、LENIAN、PLLFREQ[0:2]、 CLKMODE[0:1]模式选择；由于DSP在辐射期间需要不断运行程序，并不时地将数据返回并保存，因此需要将动态程序提前保存母板上的SRAM中， SRAM作为FPGA的外部存储器，保存DSP在动态时需要运行的算法程序，并将DSP返回给FPGA的数据保存到SRAM中。
步骤S24，DSP上电，并执行初始化程序：
初始化程序提前烧写到DSP所挂的Flash中，使DSP进入初始工作状态。 5)DSP执行功能程序：Timer0/1配置为脉冲模式，由TOUT0/1引脚输出定时脉冲。McBSP0/1配置为数据回环模式，从FPGA接收数据并发送到FPGA。 FPGA通过HPI给DSP中64kb数据SRAM读写数据。CPU进行1024点FFT 运算，每个计算结果存储在片上数据存储区，当计算结束通过DMA把1024 个计算结果搬运到外部存储区。
步骤S26，进行辐照：辐照期间DSP一直执行动态程序。
步骤S27，上位机记录DSP实时电流电压值。一般通过数字电源对DSP 的电流电压值进行实时监测，可以通过把数字电源和上位机连接，使上位机实时显示出实验中DSP的电流电压值，并绘制成曲线，观察曲线的变化情况。
DSP动态偏置完成后，将测试板放入辐射室进行辐照，实验过程中每5min 记录一次电流电压值，并且随时注意上位机显示的DSP运算出错的数据和时间。当数据大面积出错或电流值大幅度增大时，应停止辐照，确定累积的总剂量值。
动态偏置测试的调试相对复杂，本发明是基于FPGA母板和DSP子板的硬件系统，在动态偏置试验的电路调试过程中，DSP子板的单独调试是正确的，可以通过CCS软件对DSP进行操作，对DSP的寄存器进行赋值，并在子板的测试端口可以查看调试的结果。
实施例四：
本发明还提供了一种抗电磁脉冲数字信号处理电路，包括所述的DSP子板电路，还包括外接的抗电磁脉冲电路，如图14所示，所述抗电磁脉冲电路包括：第一输入端(I1)、第二输入端(I2)、第一输出端(O1)、第二输出端(O2)、第一压敏电阻(R1)、第二压敏电阻(R2)、第一气体放电管(G1)、第二气体放电管 (G2)、第一电感(L1)、第二电感(L2).
G1和G2串联后跨接在输入端两端I1和I2之间，G1和G2之间的连接点接地；R1和R2串联连接在输出端的两端O1、O2，其连接点接地。L1连接I1和O1，L2连接I2和O2。当遭受高能电磁脉冲浪涌袭击时，I1、I2对地均承受了极大过电压和过电流。当R1和R2两端承受的电压超过其启动电压后，R1、R2导通泄放电流，对高能电磁脉冲防护电路提供共模保护。当G1、G2两端承受的电压超过二者的启动电压时，G1和G2从高阻态变为导通，泄放掉大部分的浪涌过电流。L1和L2对浪涌进行阻碍和削弱。
气体放电管在平时呈高阻状态，对正常线路传输没有任何影响。气体放电管拥有通流量大的特点，可以将大部分核电磁脉冲产生的浪涌泄放到大地。但气体放电管的响应时间长，在尚未泄放浪涌时就已经造成了后端元器件的损坏，所以在本发明所述电路中使用响应时间快的压敏电阻。压敏电阻是典型的具有非线性特性的器件，在平时也是呈高阻状态，不会对正常线路传输造成影响，但压敏电阻的优点是响应时间快，在气体放电管尚未启动之前就泄放掉一部分的浪涌，直到气体放电管启动后泄放掉大部分的浪涌。在压敏电阻和气体放电管之间连接有电感，电感能够对交变电流起到阻碍遏制的作用，将能量强大的核电磁脉冲削弱一部分，对压敏电阻和气体放电管起到保护作用。
需要说明的是，上文只是对本发明进行示意性说明和阐述，本领域的技术人员应当明白，对本发明的任意修改和替换都属于本发明的保护范围。
Claims (10)
1.一种数字信号处理电路辐照测试系统，其特征在于，所述数字信号处理电路辐照测试系统包括FPGA母板电路、DSP子板电路、上位机和电源模块，所述数字信号处理电路辐照测试系统置于辐照室中进行辐照测试；
所述上位机通过网口与FPGA母板电路连接，上位机通过控制FPGA母板电路来控制DSP子板电路的偏置状态；
所述电源模块对FPGA母板电路和DSP子板电路进行供电，所述电源模块采用TPS54310芯片，输入电压为5V，输出电压在0.9V-3.3V之间调节；
所述DSP子板电路包括DSP芯片、连接器、复位电路、JTAG接口、Flash以及时钟电路；所述DSP子板电路通过连接器与FPGA母板电路连接；所述复位电路与DSP子板电源连接，用于监控DSP子板电源电压；Flash与DSP芯片连接，用于存储DSP芯片的初始化程序；DSP子板电路通过JTAG接口与上位机连接，通过上位机将DSP芯片的初始化程序烧写到Flash中；所述时钟电路与DSP芯片的时钟信号输入端连接，用于产生DSP芯片工作需要的时钟频率；
所述DSP子板电源包括DSP内核电源和DSPI/O电源，所述DSP内核电源为1.8V，所述DSPI/O电源为3.3V，在DSP内核电源和DSPI/O电源之间串联二极管，其中二极管阳极接DSPI/O电源，阴极接内核电源，通过二极管在正向导通时产生的管压降保证DSP内核电源的上电时间不晚于DSP I/O电源。
2.如权利要求1所述的一种数字信号处理电路辐照测试系统，其特征在于，所述时钟电路包括晶体振荡器，电容和电感组成的电源滤波电路，所述电源滤波电路用于为晶体振荡器提供稳定的工作电压；晶体振荡器产生的时钟信号再经过一个33欧姆的电阻传送给DSP芯片的时钟信号输入端。
3.如权利要求1所述的一种数字信号处理电路辐照测试系统，其特征在于，所述复位电路采用MAX708T芯片，MAX708T的电源输入端与DSP I/O电源连接；当复位电路监测到DSPI/O电源低于域值电压或者MAX708T芯片
引脚保持低电平时，MAX708T芯片
引脚会输出低电平，对复位电路进行复位。
4.如权利要求1所述的一种数字信号处理电路辐照测试系统，其特征在于，DSP芯片的信号线与FPGA母板电路的连接器连接，FPGA母板电路对DSP子板电路状态进行监测、静态偏置和动态偏置，接收DSP子板电路的测试数据。
5.如权利要求1所述的一种数字信号处理电路辐照测试系统，其特征在于，所述FPGA母板电路包括以太网接口、物理层芯片和FPGA芯片；FPGA母板电路通过以太网接口与上位机连接进行通信；FPGA芯片采用内部集成的MAC的IP核，通过物理层芯片与以太网接口连接。
6.如权利要求5所述的一种数字信号处理电路辐照测试系统，其特征在于，所述FPGA芯片外部配置有SRAM存储器，用于存储FPGA接收DSP子板电路的测试数据。
7.如权利要求6所述的一种数字信号处理电路辐照测试系统，其特征在于，所述SRAM存储器电路结构如下：
SR锁存器，包括晶体管T1～T4构成，用来记忆1位二进制数据；
门控管T5和T6，用来控制锁存器的Q、Q'和位线B、B'间的联系；门控管T5和T6的开关状态由字线Xi的状态决定；Xi＝1时，门控管T5和T6导通，锁存器的Q和Q'端与位线B、B'接通，SRAM存储器输出所保存的值或接收新的赋值；Xi＝0时，门控管T5和T6截止，SRAM存储器起存储功能；
门控管T7和T8，配合缓冲放大器A1～A3，用于控制读/写功能，它们的状态由列地址Yj来控制，Yj＝1时导通，Yj＝0时截止。
8.一种数字信号处理电路辐照测试方法，其特征在于，采用如权利要求1～7中任一权利要求所述的数字信号处理电路辐照测试系统，所述数字信号处理电路辐照测试方法包括静态偏置总剂量测试方法，具体包括以下步骤：
步骤S11，上位机启动，FPGA母板电路上电，与上位机相连接；
步骤S12，FPGA母板电路进行初始化：
将编写好的代码通过烧写到FPGA母板电路中，FPGA母板电路对DSP子板电路的模式进行配置；
步骤S13，DSP子板电路上电，并进行初始化，将编写好的程序烧写在DSP子板电路的Flash中，DSP上电从Flash中读取程序进行工作，对DSP进行配置；
步骤S14，DSP子板电路进入PD3模式：
DSP配置结束后锁定DSP的静态偏置状态，DSP进入PD3模式，DSP的PLL的输入时钟停止产生时钟信号，所有寄存器和内部RAM的内容被保留，DSP所有的功能I/O冻结为最后的状态；
步骤S15，配置DSP输入管脚：
DSP子板电路进入PD3状态后，其内核电路的状态、输出及三态管脚的状态被锁定，上位机发送指令，使FPGA按照要求，对DSP输入信号的管脚进行静态偏置，并将FPGA连接器中未用的管脚设置为高阻态；
步骤S16，进行辐照测试：
DSP的静态偏置状态完成之后，将数字信号处理电路辐照测试系统放入辐照室中进行辐辐照测试，其中除DSP芯片之外的所有器件均使用铅砖进行遮挡；
步骤S17，上位机实时记录DSP芯片的实时状态和电流电压值，测试过程中对DSP的I/O电源和内核电源进行实时监测，将电流电压值通过上位机进行显示，并绘制成曲线。
9.一种数字信号处理电路辐照测试方法，其特征在于，采用如权利要求1～7中任一权利要求所述的数字信号处理电路辐照测试系统，所述数字信号处理电路辐照测试方法包括动态偏置总剂量测试方法，具体包括以下步骤：
步骤S21，上位机的启动，FPGA母板电路上电；
步骤S22，配置FPGA母板电路，定义FPGA的初始功能；
步骤S23，FPGA母板电路初始化：
对FPGA母板电路中与DSP子板电路相连接的接口模块进行配置，以便FPGA母板电路中与DSP子板电路的各个单元信号都能进行数据交换；将动态程序提前保存FPGA母板电路上的SRAM中，同时SRAM还存储DSP子板电路返回给FPGA母板电路的数据；
步骤S24，DSP子板电路上电，并执行初始化程序：
初始化程序提前烧写到DSP子板电路的Flash中，使DSP子板电路进入初始工作状态；
步骤S25，DSP子板电路执行功能程序：
DSP子板电路从FPGA母板电路接收数据并发送到FPGA，DSP芯片进行1024点FFT运算，每个计算结果存储在片上数据存储区，当计算结束通过DMA把1024个计算结果搬运到外部存储区；
步骤S26，进行辐照测试，辐照测试期间DSP芯片一直执行动态程序，FPGA母板电路将接收到的运算结果和正确的结果进行对比，将错误的数据发给上位机进行保存；
步骤S27，上位机记录DSP芯片实时电流电压值，并显示DSP错误的运算结果和时间。
10.一种抗电磁脉冲数字信号处理电路，其特征在于，所述抗电磁脉冲数字信号处理电路包括如权利要求1～7中任一权利要求所述的DSP子板电路，还包括外接的抗电磁脉冲电路，所述抗电磁脉冲电路包括：第一输入端、第二输入端、第一输出端、第二输出端、第一压敏电阻、第二压敏电阻、第一气体放电管、第二气体放电管、第一电感、第二电感；
第一气体放电管和第二气体放电管分别串联连接在第一输入端和第二输入端之间，其连接点接地；第一压敏电阻和第二压敏电阻串联连接在第一输出端和第二输出端之间，其连接点接地；第一电感连接在第一输入端和第一输出端之间，第二电感连接在第二输入端和第二输出端之间。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105223493A (zh) * | 2015-09-25 | 2016-01-06 | 中国人民解放军国防科学技术大学 | 一种针对信号处理平台的重离子辐照试验测试系统 |
| WO2016150385A1 (zh) * | 2015-03-24 | 2016-09-29 | 合肥工业大学 | 一种基于fpga和dsp的气体超声流量计及其测量方法 |
| CN110596488A (zh) * | 2019-09-03 | 2019-12-20 | 中国运载火箭技术研究院 | 基于hpi接口的dsp电离总剂量辐射效应检测装置 |
| CN112115006A (zh) * | 2020-08-16 | 2020-12-22 | 西安电子科技大学 | Dsp和fpga的空间辐射效应测试装置及测试方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016150385A1 (zh) * | 2015-03-24 | 2016-09-29 | 合肥工业大学 | 一种基于fpga和dsp的气体超声流量计及其测量方法 |
| CN105223493A (zh) * | 2015-09-25 | 2016-01-06 | 中国人民解放军国防科学技术大学 | 一种针对信号处理平台的重离子辐照试验测试系统 |
| CN110596488A (zh) * | 2019-09-03 | 2019-12-20 | 中国运载火箭技术研究院 | 基于hpi接口的dsp电离总剂量辐射效应检测装置 |
| CN112115006A (zh) * | 2020-08-16 | 2020-12-22 | 西安电子科技大学 | Dsp和fpga的空间辐射效应测试装置及测试方法 |
Non-Patent Citations (2)
| Title |
|---|
| 刘伟鑫等: "低成本和商业卫星元器件抗辐射保证流程研究", 《微电子学》, 20 February 2020 (2020-02-20) * |
| 王月玲;薛海卫;郭刚;雷志军;史淑廷;刘建成;: "一种用于评估抗辐射DSP单粒子翻转的试验方法", 微电子学与计算机, no. 10, 5 October 2018 (2018-10-05) * |
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