CN114938226A - 一种高速采样积分兼具加权求和功能的积分器 - Google Patents
一种高速采样积分兼具加权求和功能的积分器 Download PDFInfo
- Publication number
- CN114938226A CN114938226A CN202210438020.1A CN202210438020A CN114938226A CN 114938226 A CN114938226 A CN 114938226A CN 202210438020 A CN202210438020 A CN 202210438020A CN 114938226 A CN114938226 A CN 114938226A
- Authority
- CN
- China
- Prior art keywords
- circuit
- switch
- sampling
- superposition
- integration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
一种高速采样积分兼具加权求和功能的积分器，包括：运算放大器和外围电路,外围电路包括至少一路叠加积分电路和采样/积分电路，叠加积分电路和采样/积分电路均由开关组件和电容组件组成，叠加积分电路和采样/积分电路的开关组件均由时序信号Φ1、Φ2控制进行导通和断开，至少一路叠加积分电路并联在采样/积分电路上并同时接收输入信号，若叠加积分电路和采样/积分电路输入相同信号，配合所述运算放大器以实现采样叠加并积分，若叠加积分电路和采样/积分电路输入信号不同，配合所述运算放大器实现加权求和并积分。通过添加一条输入信号传输支路，实现叠加积分，提高积分器的采样和积分速度；也可以通过改变输入信号，实现加权求和与积分。
Description
技术领域
本发明涉及积分器技术领域，具体说的是一种高速采样积分兼具加权求和功能的积分器。
背景技术
高精度的Sigma_Delta型ADC采用过采样和噪声整形技术，在牺牲部分速度的情况下，可以达到其余ADC难以达到的精度。Sigma_Delta ADC最核心的部分就是积分器，积分器好坏决定了Sigma_Delta调制器的性能。
Sigma_Delta ADC带宽一般在几十MHz但可以达到奈奎斯特型ADC难以达到的高精度，从而使原始信号保留更多的细节，因此Sigma_Delta ADC在高精度数据转换等领域是较为热门的研究方向。
相近的专利文件为：《一种开关电容积分器及提高其瞬态性能的控制方法》CN202110711081.6.2021-09-10；《电流积分器及其信号处理系统》CN202011045036.3；《降低Sigma-Delta积分器功耗的方法及电路》CN202111166278.2；《一种提升复位速度的积分器电路》CN202110141961.4；《SDM积分器》CN202011611520.8；《具有参考、偏移消除和差分到单端转换的开关电容器积分器电路》CN202080038469.8。
上述积分器大多都有一定的缺点：1)在输入一定频率的信号时，单路输入积分器，使得(采样)电路速度很慢2)调制器同时实现积分器和加权求和电路需要分别设计积分器电路和加权求和电路，增加设计成本，较为复杂3)运放实现高精度、高速与相位裕度、功耗相互制约，难以兼顾。
发明内容
为解决上述技术问题，本发明提供一种高速采样积分兼具加权求和功能的积分器，通过添加一条输入信号传输支路，实现叠加积分，从而提高积分器的采样和积分速度；同时也可以通过改变输入信号，实现加权求和与积分。
为实现上述技术目的，所采用的技术方案是：一种高速采样积分兼具加权求和功能的积分器，包括：
运算放大器(OPA)，具有第一输入端、第二输入端、输出端；
外围电路，与所述运算放大器的第一输入端、第二输入端、输出端连接，所述外围电路包括开关组件和电容组件；所述开关组件由时序信号控制进行导通和断开，所述时序信号至少包括两相非交叠时钟信号Φ1和Φ2；所述的外围电路包括至少一路叠加积分电路和采样/积分电路，叠加积分电路和采样/积分电路均由开关组件和电容组件组成，叠加积分电路和采样/积分电路的开关组件均由时序信号Φ1、Φ2控制进行导通和断开，至少一路叠加积分电路并联在采样/积分电路上并同时接收输入信号，若叠加积分电路和采样/积分电路输入相同信号，用来配合所述运算放大器以实现采样叠加并积分，若叠加积分电路和采样/积分电路输入信号不同，用来配合所述运算放大器实现加权求和并积分。
进一步，所述的采样/积分电路的开关组件包括开关电路S1、开关电路S2、开关电路S3、开关电路S4；采样/积分电路的电容组件包括电容CI和电容CS2；电容CI的一端和开关电路S4的一端串联，并连接于运算放大器的第一输入端，电容CI的另一端连接于运算放大器的输出端；开关电路S4的另一端与电容CS2的一端连接，电容CS2的另一端分别与开关电路S1、开关电路S3的一端连接，开关电路S1、开关电路S3的另一端分别连接输入信号和电压VCM；开关电路S1、开关电路S2、开关电路S3和开关电路S4分别由根据时序信号Φ1、Φ1、Φ2、Φ2进行导通和断开。
进一步，所述的叠加积分电路的开关组件包括开关电路S5、开关电路S6；叠加积分电路的电容组件包括CS1；电容CS1的一端与开关电路S4连接，另一端分别与开关电路S5、开关电路S6的一端连接，开关电路S5、开关电路S6的另一端分别连接输入信号和电压VCM；开关电路S5和开关电路S6分别由根据时序信号Φ1、Φ2进行导通和断开。
进一步，所述的运算放大器(OPA)为密勒补偿二级运算放大器，在密勒补偿二级运算放大器内接入开关S和电容C3，开关S和电容C3短接后的一端连接在带密勒补偿的运算放大器内第一级输出上，另一端连接在运算放大器的输出端上，开关S由时序信号Φ2进行导通和断开。
进一步，当时序信号Φ1为高时，时序信号Φ1控制的开关导通；当时序信号Φ2为高时，时序信号Φ2控制的开关导通。
进一步，所述的叠加积分电路大于一路时，多条叠加积分电路的输入相同信号或不同信号。
本发明有益效果是：
1、本积分器可根据需要连接多路输入信号，简化电路设计，通过添加叠加积分电路，在相同信号下，本发明既可以有效提高积分器速度，又能根据输入信号的不同，切换为同时实现双路加权求和与积分的功能，实现加权求和与积分，适应范围广，安全可靠。
2、通过改变积分器中的运算放大器的拓扑结构来提高运算放大器的相位裕度和GBW(单位增益带宽)，提升电路速度和稳定性。
附图说明
图1为传统积分器电路图；
图2为本发明的结构示意图；
图3为本发明的积分器电路图；
图4为本发明的时序信号对应控制开关的积分器电路图；
图5为本发明采样相位时的积分器电路图；
图6为本发明积分相位时的积分器电路图；
图7为本发明改进后的放大器电路图；
图8为传统运算放大器的仿真结果图；
图9为本发明运算放大器的开关闭合后的仿真结果图；
图10为本发明利用传统运算放大器的积分器仿真图；
图11为本发明利用改进的运算放大器的积分器仿真图；
图12为本发明两相非交叠时钟信号时序图。
具体实施方式
如图2所示，本发明提供的一种高速采样积分兼具加权求和功能的积分器，在传统积分器电路(图1)的基础上，增加至少一条叠加积分电路，根据输入信号的不同，可实现加速采样积分和/或加权求和积分功能。
如图3所示，一种高速采样积分兼具加权求和功能的积分器，包括：运算放大器(OPA)，具有第一输入端、第二输入端、输出端；第一输入端为正极，第二输入端为负极。
外围电路，与所述运算放大器的第一输入端、第二输入端、输出端连接，所述外围电路包括开关组件和电容组件；所述开关组件由时序信号控制进行导通和断开，所述时序信号至少包括两相非交叠时钟信号Φ1和Φ2，以防止开关同时导通时，发生电荷泄露，影响积分器性能。应将时钟信号Φ1和Φ2设为两相非交叠时钟信号，其时序如图12所示。
外围电路包括至少一路叠加积分电路和采样/积分电路，叠加积分电路和采样/积分电路均由开关组件和电容组件组成，叠加积分电路和采样/积分电路的开关组件均由时序信号Φ1、Φ2控制进行导通和断开，至少一路叠加积分电路并联在采样/积分电路上并同时接收输入信号，叠加积分电路与采样/积分电路所述运算放大器的第一输入端、输出端连接，与所述运算放大器的第一输入端、第二输入端、输出端连接，若叠加积分电路和采样/积分电路输入相同信号，用来配合所述运算放大器以实现采样叠加并积分，若叠加积分电路和采样/积分电路输入信号不同，用来配合所述运算放大器实现加权求和并积分。
如图4所示，采样/积分电路的开关组件包括开关电路S1、开关电路S2、开关电路S3、开关电路S4；采样/积分电路的电容组件包括电容CI和电容CS2；电容CI的一端和开关电路S4的一端串联，并连接于运算放大器的第一输入端，电容CI的另一端连接于运算放大器的输出端；开关电路S4的另一端与电容CS2的一端连接，电容CS2的另一端分别与开关电路S1、开关电路S3的一端连接，开关电路S1、开关电路S3的另一端分别连接输入信号和电压VCM；开关电路S1、开关电路S2、开关电路S3和开关电路S4分别由根据时序信号Φ1、Φ1、Φ2、Φ2进行导通和断开。
叠加积分电路的开关组件包括开关电路S5、开关电路S6；叠加积分电路的电容组件包括CS1；电容CS1的一端与开关电路S4连接，另一端分别与开关电路S5、开关电路S6的一端连接，开关电路S5、开关电路S6的另一端分别连接输入信号和电压VCM；开关电路S5和开关电路S6分别由根据时序信号Φ1、Φ2进行导通和断开。
运算放大器(OPA)为密勒补偿二级运算放大器，在密勒补偿二级运算放大器内接入开关S和电容C3，开关S和电容C3短接后的一端连接在带密勒补偿的运算放大器内第一级输出上，另一端连接在运算放大器的输出端上，开关S由时序信号Φ2进行导通和断开。
当时序信号Φ1为高时，时序信号Φ1控制的开关导通；当时序信号Φ2为高时，时序信号Φ2控制的开关导通。
叠加积分电路大于一路时，多条叠加积分电路的输入相同信号或不同信号。当叠加积分电路同时输入相同信号，根据与采样/积分电路的输入信号是否相同，确定是加速采样还是加权求和，当多条叠加积分电路的输入不同信号，根据与采样/积分电路的输入信号是否相同，相同输入信号的那一路加速采样，不同输入信号的那一路加权求和。
实施例1
1、以只增加一路叠加积分电路为例，由开关S5、S6、电容CS1、信号VIN1和VCM构成，两路一起连接到输入OPA的开关S4上。另外图中所有VCM为定值VDD/2，VDD为供电电压。
模式1：叠加积分电路与采样/积分电路输入信号均是VIN1，其中VIN1＝VIN/2，VIN输入进入积分器的信号。则实现叠加积分的效果，提升积分器采样和积分速度。
工作原理：
开关时钟由相位控制，时钟信号分别是φ1、φ2。在φ1相位电路进入采样模式，故也称为采样相位；在φ2相位电路进入积分模式，故也称为积分相位。
在采样相位下：开关S1、S2、S5闭合，S3、S4、S6断开，此时的等效电路如图5所示：
由图5可知，输入VIN1信号将由两个采样电容CS1、CS2进行采样，转移电荷，相较于采样电容值为(CS＝CS1+CS2)的单个积分电路，两电容并行充电，加快了采样速度。采样电容上的电荷量为：Qs(n-1)＝VIN1(n-1)CS，积分电容上的电荷量为Qi(n-1)＝-VO(n-1)CI。
在积分相位下：开关S3、S4、S6闭合，S1、S2、S5断开，此时的等效电路如图6所示：
由图6可知，采样电容CS1、CS2中的电荷将全部转移至积分电容CI，两电容并行放电，加快了积分速度。采样电容上的电荷量为：Qs(n)＝0，积分电容上的电荷量为Qi(n)＝-VO(n)CI＝Qs(n-1)+Qi(n-1)＝VIN(n-1)CS-VO(n-1)CI，输出电压VO(n)＝Qi(n)/CI＝VIN1(n-1)*(CS/CI)。其中n为周期，n-1为n的上一周期。对其进行Z变换可得：
模式2：叠加积分电路与采样/积分电路输入信号分别是VIN1和VIN2，则同时实现加权求和与积分，节省加权求和模块。
工作原理：
由图5可知，采样相位：开关S1、S2、S5闭合，S3、S4、S6断开，输入VIN1、VIN2信号将分别由两个采样电容CS1、CS2进行采样，转移电荷。在积分相位下：开关S3、S4、S6闭合，S1、S2、S5断开，采样电容CS1、CS2中的电荷将全部转移至积分电容CI，两电容并行放电，加快了积分速度。相较于传统电路中VIN1、VIN2分别进行积分然后再加权求和，大大简化了电路结构。按照上述分析可得
2、对上述积分器的OPA(运算放大器)部分的改进：通过改变积分器中的运算放大器的拓扑结构来提高运算放大器的相位裕度和GBW(单位增益带宽)，提升电路速度和稳定性。
运算放大器原理图：
本发明提出的运算放大器结构原理如图5所示，在传统二级密勒补偿运算放大器的电容C中添加开关S和电容C3(图7中的虚框部分)，开关S和电容C3短接后的一端连接在密勒补偿二级运算放大器内第一级输出上，另一端连接在运算放大器的输出端上，；通过开关S的通断来控制密勒补偿电容的容值，从而提升运算放大器的GBW(Gain bandwidthproduct，增益带宽积)和相位裕度，提升运算放大器的速度和稳定性；而开关S的控制时序使用积分器的φ2时序，即：在φ1相位，开关断开，为正常密勒补偿运算放大器；在φ2相位，开关闭合，在运放中多并联了一个电容C3，使密勒补偿电容容值增大；接入积分器电路将有效改善积分失真，提升积分器电路速度和稳定性。
运算放大器加上开关S和电容C3前的仿真结果如图8；改进后的运算放大器的开关S闭合后的仿真结果如图9；对比图8、图9可见，运算放大器的相位裕度和增益带宽积得到了有效提升。
运放未加高容值电容的积分器仿真结果如图10：运算放大器增加高容值电容的积分器仿真结果如图11：对比图10、图11可见，有效消除了失真电压，提升积分器稳定性。
Claims (6)
1.一种高速采样积分兼具加权求和功能的积分器，包括：
运算放大器（OPA），具有第一输入端、第二输入端、输出端；
外围电路，与所述运算放大器的第一输入端、第二输入端、输出端连接，所述外围电路包括开关组件和电容组件；所述开关组件由时序信号控制进行导通和断开，所述时序信号至少包括两相非交叠时钟信号Φ1和Φ2；
其特征在于：所述的外围电路包括至少一路叠加积分电路和采样/积分电路，叠加积分电路和采样/积分电路均由开关组件和电容组件组成，叠加积分电路和采样/积分电路的开关组件均由时序信号Φ1、Φ2控制进行导通和断开，至少一路叠加积分电路并联在采样/积分电路上并同时接收输入信号，若叠加积分电路和采样/积分电路输入相同信号，用来配合所述运算放大器以实现采样叠加并积分；若叠加积分电路和采样/积分电路输入信号不同，用来配合所述运算放大器实现加权求和并积分。
2.如权利要求1所述的一种高速采样积分兼具加权求和功能的积分器，其特征在于：采样/积分电路的开关组件包括开关电路S1、开关电路S2、开关电路S3、开关电路S4；采样/积分电路的电容组件包括电容CI和电容CS2；
电容CI的一端和开关电路S4的一端串联，并连接于运算放大器的第一输入端，电容CI的另一端连接于运算放大器的输出端；
开关电路S4的另一端与电容CS2的一端连接，电容CS2的另一端分别与开关电路S1、开关电路S3的一端连接，开关电路S1、开关电路S3的另一端分别连接输入信号和电压VCM；
开关电路S1、开关电路S2、开关电路S3和开关电路S4分别由根据时序信号Φ1、Φ1、Φ2、Φ2进行导通和断开。
3.如权利要求2所述的一种高速采样积分兼具加权求和功能的积分器，其特征在于：叠加积分电路的开关组件包括开关电路S5、开关电路S6；叠加积分电路的电容组件包括CS1；
电容CS1的一端与开关电路S4连接，另一端分别与开关电路S5、开关电路S6的一端连接，开关电路S5、开关电路S6的另一端分别连接输入信号和电压VCM；
开关电路S5和开关电路S6分别由根据时序信号Φ1、Φ2进行导通和断开。
4.如权利要求1所述的一种高速采样积分兼具加权求和功能的积分器，其特征在于：运算放大器（OPA）为密勒补偿二级运算放大器，在密勒补偿二级运算放大器内接入开关S和电容C3，开关S和电容C3短接后的一端连接在带密勒补偿的运算放大器内第一级输出上，另一端连接在运算放大器的输出端上，开关S由时序信号Φ2进行导通和断开。
5.如权利要求2、3或4所述的一种高速采样积分兼具加权求和功能的积分器，其特征在于：当时序信号Φ1为高时，时序信号Φ1控制的开关导通；当时序信号Φ2为高时，时序信号Φ2控制的开关导通。
6.如权利要求2所述的一种高速采样积分兼具加权求和功能的积分器，其特征在于：叠加积分电路大于一路时，多条叠加积分电路的输入相同信号或不同信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210438020.1A CN114938226A (zh) | 2022-04-20 | 2022-04-20 | 一种高速采样积分兼具加权求和功能的积分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210438020.1A CN114938226A (zh) | 2022-04-20 | 2022-04-20 | 一种高速采样积分兼具加权求和功能的积分器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114938226A true CN114938226A (zh) | 2022-08-23 |
Family
ID=82862430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210438020.1A Pending CN114938226A (zh) | 2022-04-20 | 2022-04-20 | 一种高速采样积分兼具加权求和功能的积分器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114938226A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117155070A (zh) * | 2023-10-30 | 2023-12-01 | 湃晟芯(苏州)科技有限公司 | 一种高频dcdc开关电源的检测电路 |
-
2022
- 2022-04-20 CN CN202210438020.1A patent/CN114938226A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117155070A (zh) * | 2023-10-30 | 2023-12-01 | 湃晟芯(苏州)科技有限公司 | 一种高频dcdc开关电源的检测电路 |
| CN117155070B (zh) * | 2023-10-30 | 2023-12-29 | 湃晟芯(苏州)科技有限公司 | 一种高频dcdc开关电源的检测电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9654130B2 (en) | Analog-to-digital converters for successive approximation incorporating delta sigma analog-to-digital converters and hybrid digital-to-analog with charge-sharing and charge redistribution | |
| US8907829B1 (en) | Systems and methods for sampling in an input network of a delta-sigma modulator | |
| CN102422539B (zh) | 用于模/数转换的∑-δ转换器和方法 | |
| US6956514B1 (en) | Delta-sigma modulators with improved noise performance | |
| US7167119B1 (en) | Delta-sigma modulators with double sampling input networks and systems using the same | |
| US20040108947A1 (en) | Delta-sigma modulators with improved noise performance | |
| KR100914503B1 (ko) | 하이브리드 멀티스테이지 회로 | |
| US6570519B1 (en) | Switched-capacitor summer circuits and methods and systems using the same | |
| US20060132341A1 (en) | Systems and methods for mismatch cancellation in switched capacitor circuits | |
| US9641192B1 (en) | Methods and apparatus for a delta sigma ADC with parallel-connected integrators | |
| CN112865798B (zh) | 噪声整形逐次逼近模数转换器及噪声整形方法 | |
| CN114938226A (zh) | 一种高速采样积分兼具加权求和功能的积分器 | |
| CN112187281B (zh) | 一种开关电容过采样delta-sigma调制器电路 | |
| CN114157304A (zh) | 一种前馈式多位量化σ-δ调制器 | |
| CN112911176B (zh) | 一种抑制寄生效应的高级数模拟域tdi电路及实现方法 | |
| CN116405032A (zh) | 一种噪声整形逐次逼近型模数转换器及控制方法 | |
| CN116260460A (zh) | 无源积分器结构及噪声整形sar adc | |
| CN113676181B (zh) | 一种基于双输入比较器的二阶全无源噪声整形sar adc | |
| US9628103B2 (en) | Multi-mode discrete-time delta-sigma modulator power optimization using split-integrator scheme | |
| US9525431B1 (en) | Feed forward sigma-delta ADC modulator | |
| CN117938156B (zh) | 一种应用于ns sar adc的二阶噪声整形电路 | |
| CN113271104B (zh) | 流水线模数转换电路 | |
| Kareppagoudr et al. | Switched-Capacitor Integrator with Slew-Rate Enhancement and Low Distortion | |
| CN114124089B (zh) | 一种四阶噪声整形流水线逐次逼近模数转换器 | |
| CN114785346B (zh) | 一种三阶噪声整形逐次逼近模数转换器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |