CN114930546A - 肖特基势垒二极管 - Google Patents

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Abstract

本发明涉及的肖特基势垒二极管具有：n型的半导体基板；至少1个p型的保护环，其设置于半导体基板的上表面侧；阳极电极，其设置于半导体基板的上表面；阴极电极，其设置于半导体基板的背面；以及绝缘膜，其设置于至少1个保护环中的最内侧的内侧保护环之上，阳极电极搭至绝缘膜之上，阳极电极的端部设置于内侧保护环的正上方，阳极电极与内侧保护环分离地设置，绝缘膜的厚度大于或等于1.0μm。

Description

肖特基势垒二极管
技术领域
本发明涉及肖特基势垒二极管。
背景技术
在专利文献1中公开了一种肖特基势垒二极管，该肖特基势垒二极管在某一导电型的半导体基体的表面形成有由相反导电型的半导体层形成的保护环。
专利文献1：日本特开昭63-138769号公报
发明内容
就专利文献1所示的肖特基势垒二极管而言，如果正向电流增加，则在保护环与半导体基板之间形成的pn结的正向电压降有可能低于肖特基部的正向电压降。由此，末端区域有可能由于电流集中而破坏。
本发明就是为了解决上述课题而提出的，其目的在于得到能够抑制保护环处的电流集中的肖特基势垒二极管。
本发明涉及的肖特基势垒二极管具有：n型的半导体基板；至少1个p型的保护环，其设置于该半导体基板的上表面侧；阳极电极，其设置于该半导体基板的上表面；阴极电极，其设置于该半导体基板的背面；以及绝缘膜，其设置于该至少1个保护环中的最内侧的内侧保护环之上，该阳极电极搭至该绝缘膜之上，该阳极电极的端部设置于该内侧保护环的正上方，该阳极电极与该内侧保护环分离地设置，该绝缘膜的厚度大于或等于1.0μm。
本发明涉及的肖特基势垒二极管具有：n型的半导体基板；p型的多个保护环，它们设置于该半导体基板的上表面侧；阳极电极，其设置于该半导体基板的上表面；阴极电极，其设置于该半导体基板的背面；以及绝缘膜，其设置于该多个保护环中的最内侧的内侧保护环之上，该阳极电极搭至该绝缘膜之上，该阳极电极的端部设置于该内侧保护环的正上方，该阳极电极与该内侧保护环分离地设置。
本发明涉及的肖特基势垒二极管具有：n型的半导体基板；至少1个p型的保护环，其设置于该半导体基板的上表面侧；绝缘膜，其设置于该至少1个保护环中的最内侧的内侧保护环之上；阳极电极，其设置于该半导体基板的上表面，搭至该绝缘膜之上；阴极电极，其设置于该半导体基板的背面；以及高电阻层，其电阻高于该内侧保护环，将该内侧保护环与该阳极电极隔开。
发明的效果
就本发明涉及的肖特基势垒二极管而言，经由绝缘膜所具有的电容成分而将阳极电极与保护环连接。因此，能够抑制保护环处的电流集中。
附图说明
图1是实施方式1涉及的肖特基势垒二极管的剖视图。
图2是对实施方式1涉及的肖特基势垒二极管的尺寸进行说明的图。
图3是实施方式2涉及的肖特基势垒二极管的剖视图。
图4是实施方式3涉及的肖特基势垒二极管的剖视图。
图5是实施方式4涉及的肖特基势垒二极管的剖视图。
图6是实施方式5涉及的肖特基势垒二极管的剖视图。
图7是实施方式6涉及的肖特基势垒二极管的剖视图。
图8是实施方式7涉及的肖特基势垒二极管的剖视图。
具体实施方式
参照附图对各实施方式涉及的肖特基势垒二极管进行说明。对相同或相应的结构要素标注相同的标号，有时省略重复说明。
实施方式1
图1是实施方式1涉及的肖特基势垒二极管100的剖视图。肖特基势垒二极管100具有半导体基板10。半导体基板10例如由硅形成。半导体基板10具有n+型半导体层12和在n+型半导体层12之上设置的n型半导体层14。
在半导体基板10的上表面侧设置p型的多个保护环16。将多个保护环16中的最内侧的保护环16设为内侧保护环17。另外，将多个保护环16中的除了内侧保护环17以外的保护环16设为外侧保护环18。
半导体基板10具有流过肖特基势垒二极管100的主电流的单元区域10a和将单元区域10a包围的末端区域10b。在本实施方式中，内侧保护环17的内侧的端部是末端区域10b与单元区域10a之间的边界。这里，内侧是指在半导体基板10相对于末端区域10b而设置单元区域10a的那一侧。保护环16以将单元区域10a包围的方式形成。
在半导体基板10的上表面设置阳极电极22。阳极电极22在单元区域10a与n型半导体层14电连接。阳极电极22是肖特基势垒电极。在半导体基板10的背面设置阴极电极30。阴极电极30与n+型半导体层12电连接。
在保护环16之上设置绝缘膜20。绝缘膜20的厚度T1例如大于或等于1.0μm。绝缘膜20将多个保护环16的上表面全部覆盖。
阳极电极22搭至绝缘膜20之上。阳极电极22的端部设置于内侧保护环17的正上方。绝缘膜20是以使得阳极电极22与内侧保护环17不接触的方式设置的。这样，阳极电极22与内侧保护环17分离地设置。
通常，就肖特基势垒二极管而言，有时通过使肖特基势垒电极与p型保护环区域的最内周的部分接触，从而向保护环传导电位而保持耐压。这里，如果正向电流增加，则在保护环与半导体基板之间形成的pn结的正向电压Vpn有可能低于肖特基部的正向电压VF。因此，特别地，在续流中等时，电流有可能在保护环集中。
与此相对，在本实施方式中，阳极电极22与保护环16经由绝缘膜20而连接。因此，能够通过绝缘膜20所具有的电容成分而调整将阳极电极22、绝缘膜20、内侧保护环17、n型半导体层14连接的路径的正向电压Vpn。因此，能够调整为使得正向电压Vpn不低于阳极电极22、n型半导体层14之间的正向电压VF。因此，能够抑制保护环16处的电流集中。由此，能够避免肖特基势垒二极管100的由热失控造成的破坏。
绝缘膜20的电容成分也可以调整为在预先确定的电流的范围内使得Vpn＞VF。预先确定的电流的范围例如是在肖特基势垒二极管100的驱动时流过的电流的范围。
另外，通过将阳极电极22以隔着绝缘膜20而重叠于保护环16之上的方式形成，从而能够使单元区域10a与末端区域10b的边界附近的电位稳定化。
另外，电流集中容易在单元区域10a与末端区域10b之间的边界附近产生。因此，通过使多个保护环16中的特别是内侧保护环17与阳极电极22不接触，从而能够有效地抑制电流集中。因此，只要多个保护环16中的至少内侧保护环17与阳极电极22分离即可。即，可以是所有的保护环16都与阳极电极22分离，也可以是外侧保护环18与阳极电极22接触。
另外，绝缘膜20只要至少设置于内侧保护环17之上即可。绝缘膜20也可以将内侧保护环17的上表面全部覆盖，使外侧保护环18露出。另外，只要内侧保护环17与阳极电极22不接触即可，内侧保护环17的一部分也可以从绝缘膜20露出。
另外，本实施方式的绝缘膜20的厚度T1大于或等于1μm。作为本实施方式的对比例，想到以能够在绝缘膜20的下部形成p型沟道的反转层的方式形成例如小于或等于0.5μm的薄的绝缘膜。此时，认为反转层只形成于比保护环浅的区域。因此，耗尽层难以向末端区域侧延伸，曲率有可能变大。因此，肖特基势垒二极管的耐压有可能下降。
与此相对，在本实施方式中，以在内侧保护环17附近不形成反转层的方式将绝缘膜20的厚度T1设定为大于或等于1.0μm。由此，能够防止绝缘膜20的下部发生沟道反转。另外，能够通过绝缘膜20而确保静电电容，对阳极电极22和保护环16的电位进行固定。绝缘膜20也可以由TEOS(TetraEthOxySilane)等沉积氧化膜形成。
绝缘膜20的厚度T1只要能够抑制电流集中即可，也可以小于1.0μm。另外，在本实施方式中设为设置有多个保护环16。不限于此，保护环16只要设置至少1个即可。
另外，如果使阳极电极22延伸至外侧保护环18之上，则有时电场分布发生变化而耐压下降。另外，有可能阳极电极22与其它金属部之间的沿面距离变短，变得容易放电。与此相对，在本实施方式中，阳极电极22的端部设置于内侧保护环17的正上方。因此，外侧保护环18不会隔着绝缘膜20而与阳极电极22电容耦合。因此，能够抑制耐压的下降。另外，能够确保沿面距离。
另外，根据本实施方式的结构，能够通过内侧保护环17与阳极电极22之间的重叠面积而对电容成分进行调整。
图2是对实施方式1涉及的肖特基势垒二极管100的尺寸进行说明的图。内侧保护环17的宽度L2可以大于或等于阳极电极22中的搭至绝缘膜20的部分的宽度L1。例如，L1＝20μm，L2＝50μm。由此，即使在由于制造波动而使阳极电极22与内侧保护环17之间的位置关系产生了偏差的情况下，也能够可靠地将阳极电极22的端部配置于内侧保护环17的正上方。因此，能够使内侧保护环17可靠地与阳极电极22电容耦合。另外，能够防止阳极电极22与外侧保护环18电容耦合。
半导体基板10也可以由与硅相比带隙大的宽带隙半导体形成。宽带隙半导体例如是碳化硅、氧化镓、氮化镓类材料或金刚石。由此，能够使正向电压Vpn变高。特别地，通过使用与碳化硅相比带隙大的氧化镓等，从而能够使单元区域10a的电流负担增大而抑制保护环16处的电流集中。
这些变形能够适当应用于以下的实施方式涉及的肖特基势垒二极管。此外，关于以下的实施方式涉及的肖特基势垒二极管，由于与实施方式1之间的共通点多，因而以与实施方式1之间的不同点为中心进行说明。
实施方式2
图3是实施方式2涉及的肖特基势垒二极管200的剖视图。肖特基势垒二极管200的绝缘膜20的形状与肖特基势垒二极管100不同。在实施方式1中，绝缘膜20的内侧的端部呈直角形状。与此相对，本实施方式涉及的绝缘膜20的端部中的设置于半导体基板10内侧的那一侧呈锥形状。
绝缘膜20具有朝向端部而变薄的锥形部220a。在本实施方式中，能够通过绝缘膜20的端部的角度而对电容成分进行调整。另外，能够不改变绝缘膜20的厚度的最大值地对电容进行调整。
绝缘膜20的厚度T1例如在内侧保护环17的端部中的设置于半导体基板10内侧的那一侧的正上方处大于或等于1.0μm。由此，与实施方式1同样地，能够防止形成反转层。
另外，锥形部220a设置于内侧保护环17的内侧的端部的正上方。由此，能够在电流容易集中的位置处对正向电压Vpn进行调整。不限于此，锥形部220a只要设置于被阳极电极22与保护环16夹着的部分处即可。由此，得到电容成分的调整的效果。
实施方式3
图4是实施方式3涉及的肖特基势垒二极管300的剖视图。肖特基势垒二极管300的阴极电极330的构造与肖特基势垒二极管100不同。在阴极电极330，在内侧保护环17的正下方形成使半导体基板10露出的开口部332。
阴极电极330在内侧保护环17的正下方被去除一部分。因此，阴极电极330在单元区域10a侧和末端区域10b侧是分离的。由此，来自内侧保护环17的电流的路径变长，能够提高正向电压Vpn。另外，通过使阴极电极330的面积变小，从而能够提高正向电压Vpn。因此，能够抑制保护环16处的电流集中。
另外，在本实施方式中，开口部332使半导体基板10从内侧保护环17的正下方算起以一定的范围L3露出。能够通过距离L3的调整而对正向电压Vpn进行调整。距离L3例如是漂移层厚度。另外，将连接内侧保护环17的端部与阴极电极330的端部的虚拟线和与半导体基板10的背面垂直的垂线所成的角设为θ1。能够通过θ1的变更而对正向电压Vpn进行调整。θ1越大则正向电压Vpn越高。
能够通过被开口部332分离的阴极电极330中的末端区域10b侧的部分来提高芯片键合时的强度。另外，被分离开的阴极电极330中的末端区域10b侧的部分也可以省略。
在图4的例子中，开口部332的面积大于内侧保护环17的面积。不限于此，只要在阴极电极330，在内侧保护环17的正下方的部分中的至少一部分形成开口部332即可。
实施方式4
图5是实施方式4涉及的肖特基势垒二极管400的剖视图。肖特基势垒二极管400在具有第二p型半导体层411这一点上与肖特基势垒二极管100不同。第二p型半导体层411设置于半导体基板10中的内侧保护环17的正下方。第二p型半导体层411设置于半导体基板10的背面侧。
通过第二p型半导体层411，阴极侧的导通区域受到限制。即，由于第二p型半导体层411，向阴极侧的电流的路径变长。因此，能够使正向电压Vpn进一步变高。因此，能够抑制保护环16处的电流集中。
第二p型半导体层411设置于从内侧保护环17的正下方算起至一定的范围L4为止。能够通过距离L4的调整而对正向电压Vpn进行调整。另外，将连接内侧保护环17的端部与第二p型半导体层411的端部的虚拟线和与半导体基板10的背面垂直的垂线所成的角设为θ2。能够通过θ2的变更而对正向电压Vpn进行调整。θ2越大则正向电压Vpn越高。
在图5的例子中，第二p型半导体层411的面积大于内侧保护环17的面积。不限于此，只要在半导体基板10的内侧保护环17的正下方的部分中的至少一部分设置第二p型半导体层411即可。例如，第二p型半导体层411也可以仅设置于半导体基板10中的内侧保护环17的正下方处。通过抑制单元区域10a处的第二p型半导体层411的面积，能够抑制第二p型半导体层411的对肖特基势垒二极管400的电气特性的影响。
另外，第二p型半导体层411设置于n+型半导体层12，在半导体基板10的背面露出。不限于此，第二p型半导体层411也可以在内侧保护环17的正下方设置于比半导体基板10的背面深的位置处。即，第二p型半导体层411也可以不在半导体基板10的背面露出。在这种情况下，也能够使从内侧保护环17向阴极侧的电流的路径变长，能够提高正向电压Vpn。
另外，第二p型半导体层411也可以延伸至末端区域10b的端部。
实施方式5
图6是实施方式5涉及的肖特基势垒二极管500的剖视图。肖特基势垒二极管500在具有晶体缺陷层519这一点上与肖特基势垒二极管100不同。晶体缺陷层519设置于半导体基板10中的内侧保护环17的正下方。晶体缺陷层519是通过离子照射、电子束照射等形成的。
在本实施方式中，能够通过pn结的高速化而使正向电压Vpn变高。因此，能够抑制保护环16处的电流集中。
另外，晶体缺陷层519仅设置于多个保护环16中的内侧保护环17的正下方处。由此，能够抑制末端区域10b的耐压下降。不限于此，晶体缺陷层519也可以设置于外侧保护环18的正下方。
实施方式6
图7是实施方式6涉及的肖特基势垒二极管600的剖视图。肖特基势垒二极管600在具有第一p型半导体层615这一点上与肖特基势垒二极管100不同。第一p型半导体层615在半导体基板10的上表面侧中的比内侧保护环17更靠内侧处与内侧保护环17接触地设置。第一p型半导体层615的浓度低于内侧保护环17。内侧保护环17与第一p型半导体层615电连接，为同电位。
绝缘膜20将内侧保护环17的上表面全部覆盖。第一p型半导体层615从绝缘膜20露出。第一p型半导体层615的在半导体基板10的内侧设置的端部从绝缘膜20露出。第一p型半导体层615的上表面的一半以上从绝缘膜20露出。第一p型半导体层615的上表面中的从绝缘膜20露出的部分与阳极电极22直接接触。
内侧保护环17与阳极电极22被第一p型半导体层615隔开。第一p型半导体层615的电阻高于内侧保护环17。杂质浓度低于内侧保护环17的第一p型半导体层615与阳极电极22之间的接触电阻高于内侧保护环17与阳极电极22之间的接触电阻。因此，与实施方式1同样地，能够抑制保护环16处的电流集中。
在本实施方式中，第一p型半导体层615设置于内侧保护环17的内侧。不限于此，第一p型半导体层615只要以将阳极电极22与内侧保护环17隔开的方式设置即可。例如，也可以由第一p型半导体层615将内侧保护环17包在内部。
将内侧保护环17与阳极电极22隔开的高电阻层不限于第一p型半导体层615。内侧保护环17与阳极电极22只要被电阻高于内侧保护环17的层隔开即可。内侧保护环17与阳极电极22也可以被与阳极电极22之间的接触电阻高于内侧保护环17与阳极电极22之间的接触电阻的层隔开。
另外，在本实施方式中，阳极电极22的端部设置于内侧保护环17的正上方。不限于此，阳极电极22也可以延伸至外侧保护环18之上。
实施方式7
图8是实施方式7涉及的肖特基势垒二极管700的剖视图。在本实施方式中，在绝缘膜20的配置和具有电阻体724这些点上与肖特基势垒二极管100不同。除了内侧保护环17的一部分以外，绝缘膜20还将多个保护环16包覆。内侧保护环17在端部中的设置于半导体基板10的内侧的那一侧具有从绝缘膜20露出的露出部。电阻体724将露出部覆盖。
电阻体724例如是多晶硅电阻体。电阻体724设置于半导体基板10的上表面中的比绝缘膜20更靠内侧处。电阻体724与绝缘膜20相邻。电阻体724的电阻高于内侧保护环17。阳极电极22搭至电阻体724及绝缘膜20之上。
在本实施方式中，电阻体724对应于将内侧保护环17与阳极电极22隔开的高电阻层。与实施方式6同样地，能够通过电阻体724的电阻成分而抑制保护环16处的电流集中。
另外，电阻体724的配置不限于图8所示的情况。电阻体724只要设置于阳极电极22与内侧保护环17之间即可。例如，电阻体724也可以设置于半导体基板10内。
另外，作为高电阻层，也可以设置有在实施方式6中说明过的第一p型半导体层615和电阻体724这两者。由此，能够进一步提高正向电压Vpn。
此外，在各实施方式中说明过的技术特征也可以适当地组合使用。
标号的说明
10半导体基板，10a单元区域，10b末端区域，12n+型半导体层，14n型半导体层，16保护环，17内侧保护环，18外侧保护环，20绝缘膜，22阳极电极，30阴极电极，100、200肖特基势垒二极管，220a锥形部，300肖特基势垒二极管，330阴极电极，332开口部，400肖特基势垒二极管，411第二p型半导体层，500肖特基势垒二极管，519晶体缺陷层，600肖特基势垒二极管，615第一p型半导体层，700肖特基势垒二极管，724电阻体。

Claims (22)

1.一种肖特基势垒二极管，其特征在于，具有：
n型的半导体基板；
至少1个p型的保护环，其设置于所述半导体基板的上表面侧；
阳极电极，其设置于所述半导体基板的上表面；
阴极电极，其设置于所述半导体基板的背面；以及
绝缘膜，其设置于所述至少1个保护环中的最内侧的内侧保护环之上，
所述阳极电极搭至所述绝缘膜之上，所述阳极电极的端部设置于所述内侧保护环的正上方，
所述阳极电极与所述内侧保护环分离地设置，
所述绝缘膜的厚度大于或等于1.0μm。
2.一种肖特基势垒二极管，其特征在于，具有：
n型的半导体基板；
p型的多个保护环，它们设置于所述半导体基板的上表面侧；
阳极电极，其设置于所述半导体基板的上表面；
阴极电极，其设置于所述半导体基板的背面；以及
绝缘膜，其设置于所述多个保护环中的最内侧的内侧保护环之上，
所述阳极电极搭至所述绝缘膜之上，所述阳极电极的端部设置于所述内侧保护环的正上方，
所述阳极电极与所述内侧保护环分离地设置。
3.根据权利要求2所述的肖特基势垒二极管，其特征在于，
所述绝缘膜的厚度大于或等于1.0μm。
4.根据权利要求1至3中任一项所述的肖特基势垒二极管，其特征在于，
所述内侧保护环的宽度大于或等于所述阳极电极中的搭至所述绝缘膜的部分的宽度。
5.根据权利要求1至4中任一项所述的肖特基势垒二极管，其特征在于，
所述绝缘膜将所述内侧保护环的上表面全部覆盖。
6.根据权利要求1至5中任一项所述的肖特基势垒二极管，其特征在于，
所述绝缘膜的端部中的设置于所述半导体基板的内侧的那一侧呈锥形状。
7.根据权利要求1至6中任一项所述的肖特基势垒二极管，其特征在于，
所述绝缘膜的厚度在所述内侧保护环的端部中的设置于所述半导体基板的内侧的那一侧的正上方处大于或等于1.0μm。
8.一种肖特基势垒二极管，其特征在于，具有：
n型的半导体基板；
至少1个p型的保护环，其设置于所述半导体基板的上表面侧；
绝缘膜，其设置于所述至少1个保护环中的最内侧的内侧保护环之上；
阳极电极，其设置于所述半导体基板的上表面，搭至所述绝缘膜之上；
阴极电极，其设置于所述半导体基板的背面；以及
高电阻层，其电阻高于所述内侧保护环，将所述内侧保护环与所述阳极电极隔开。
9.根据权利要求8所述的肖特基势垒二极管，其特征在于，
所述高电阻层具有浓度比所述内侧保护环低的第一p型半导体层，所述高电阻层是在所述半导体基板的上表面侧中的比所述内侧保护环更靠内侧处与所述内侧保护环接触地设置的。
10.根据权利要求9所述的肖特基势垒二极管，其特征在于，
所述绝缘膜将所述内侧保护环的上表面全部覆盖，
所述第一p型半导体层从所述绝缘膜露出。
11.根据权利要求8所述的肖特基势垒二极管，其特征在于，
所述高电阻层具有在所述半导体基板的上表面中的比所述绝缘膜更靠内侧处设置的电阻体。
12.根据权利要求11所述的肖特基势垒二极管，其特征在于，
所述电阻体是多晶硅电阻体。
13.根据权利要求11或12所述的肖特基势垒二极管，其特征在于，
所述内侧保护环在端部中的设置于所述半导体基板的内侧的那一侧具有从所述绝缘膜露出的露出部，
所述电阻体将所述露出部覆盖。
14.根据权利要求8至13中任一项所述的肖特基势垒二极管，其特征在于，
所述阳极电极的端部设置于所述内侧保护环的正上方。
15.根据权利要求8至14中任一项所述的肖特基势垒二极管，其特征在于，
所述绝缘膜的厚度大于或等于1.0μm。
16.根据权利要求1至15中任一项所述的肖特基势垒二极管，其特征在于，
在所述阴极电极，在所述内侧保护环的正下方形成使所述半导体基板露出的开口部。
17.根据权利要求16所述的肖特基势垒二极管，其特征在于，
所述开口部使所述半导体基板从所述内侧保护环的正下方算起以一定的范围露出。
18.根据权利要求1至17中任一项所述的肖特基势垒二极管，其特征在于，
具有在所述半导体基板中的所述内侧保护环的正下方设置的第二p型半导体层。
19.根据权利要求18所述的肖特基势垒二极管，其特征在于，
所述第二p型半导体层设置于从所述内侧保护环的正下方算起至一定的范围为止。
20.根据权利要求1至19中任一项所述的肖特基势垒二极管，其特征在于，
具有在所述半导体基板中的所述内侧保护环的正下方设置的晶体缺陷层。
21.根据权利要求1至20中任一项所述的肖特基势垒二极管，其特征在于，
所述半导体基板由宽带隙半导体形成。
22.根据权利要求21所述的肖特基势垒二极管，其特征在于，
所述宽带隙半导体是碳化硅、氧化镓、氮化镓类材料或金刚石。
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* Cited by examiner, † Cited by third party
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59232467A (ja) * 1983-06-16 1984-12-27 Toshiba Corp ガ−ドリング付きシヨツトキ−バリヤ−ダイオ−ド
JP3947921B2 (ja) * 2002-06-14 2007-07-25 サンケン電気株式会社 ショットキバリアを有する半導体装置
JP2006228772A (ja) * 2005-02-15 2006-08-31 Matsushita Electric Ind Co Ltd ショットキバリアダイオードとその製造方法
US9117739B2 (en) * 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
JP6244665B2 (ja) * 2013-05-29 2017-12-13 住友電気工業株式会社 半導体装置

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