CN114927557A - 一种发射效率可控的半导体器件及其制作方法 - Google Patents

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Abstract

本发明提供一种发射效率可控的半导体器件及其制作方法，半导体器件包括：第一掺杂剂区域、第二掺杂剂区域和第三掺杂剂区域，第一掺杂剂区域与阴极和第二掺杂剂区相连，第三掺杂剂区域与阳极和第二掺杂剂区域相连，其中，第一掺杂剂区域和第二掺杂剂区域的掺杂类型不同，第三掺杂剂区域和第二掺杂剂区域的掺杂类型不同，第三掺杂剂区域包括高掺杂层和低掺杂层；低掺杂层与第二掺杂剂区域相连，高掺杂层与阳极相连；高掺杂层采用非整面均匀掺杂，形成局部的隔离区域。本发明的发射效率可控的半导体器件及其制作方法，可以通过改变局部掺杂的结构，灵活调整IGCT等器件的阳极发射效率。

Description

一种发射效率可控的半导体器件及其制作方法
技术领域
本发明属于半导体器件技术领域，特别涉及一种发射效率可控的半导体器件及其制作方法。
背景技术
分布式能源的发展推动了直流电网的发展，与交流电网相比，直流输配电网在很多领域取得了技术和经济优势。电力电子器件作为其中的核心元件，在近几年得到了迅速的发展。
在很多工况中需要器件具有反向阻断（即逆阻）能力，如H-LCC（hybrid linecommutated converter，混合线路换流变换器）中使用双向承压晶闸管，断路器中使用IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）与二极管串联的方式实现反向耐压。反向阻断集成门极换流晶闸管（RB-IGCT）是一种全控器件，具有正向通流和双向阻断能力，可以省去串联二极管，减少器件数目，节约成本，降低损耗，在电流源换流器、双向固态断路器等应用中具有显著优势。
传统的非对称器件（如IGCT）通过设置缓冲层或者场截止层改变电场分布，其结构及其内部电场分布如图1所示。在保证相同耐压条件下，缓冲层可以使电场分布形状为梯形，减小了器件整体片厚，从而减小导通压降等参数，属于穿通型结构。
传统的对称器件（如IGCT）结构及其内部电场分布如图2所示。两侧结构对称，可以实现双向耐压能力。逆阻器件无法再采用图1中的缓冲层结构，这是因为若PN结两侧均为高掺杂，电场分布集中在PN结两侧，峰值电场强度超过临界电场强度后，PN结在很低电压下就会发生雪崩击穿。
在高压直流的应用场景中，需要开关器件的阻断电压等级尽可能高，且漏电流尽可能小。较小的漏电流不仅可以减小系统的损耗，也可以提高了器件的耐压能力，提高最高结温，进而增大器件的通流能力。
IGCT器件纵向掺杂结构如图3(a)、图3(b)所示。器件包括第一掺杂剂区域、第二掺杂剂区域和第三掺杂剂区域，第一掺杂剂区域内往往还有发射极结构，在考虑器件阻断时，这部分结构可以忽略。第一掺杂剂区域与阴极和第二掺杂剂区相连，第三掺杂剂区域与阳极和第二掺杂剂区域相连。若器件第一掺杂剂区域为P型掺杂，第二掺杂剂区域为N型掺杂，第三掺杂剂区域为P型掺杂，器件阳极耐受正向电压时，由第一掺杂剂和第二掺杂剂之间的第一PN结耐受电压；器件阳极耐受反向电压时，由第二掺杂剂和第三掺杂剂之间的第二PN结耐受电压。
如图3(a)所示，器件结构的第三掺杂剂区域也就是阳极结构厚度较厚，使得器件一般具有双向耐压能力，即第一PN结和第二PN结的耐压能力相当，这类器件也称为对称器件；如图3(b)所示，结构的第三掺杂剂区域也就是阳极结构较薄，一般小于10um，使得器件第二PN结耐受电压远小于第一PN结，这类器件也称为非对称器件。
在实际应用中高压逆阻器件面临两个问题：
1、如果直接使用对称结构，阴极侧基区浓度受到门阴极阻断的限制，阳极侧发射效率低使得器件的压降增加，通流能力下降；
2、如果增加阳极侧单侧掺杂浓度，正向漏电流明显增大，使得器件的阻断降级。
专利CN210956682U提出一种具有阳极短路点的晶闸管，在晶闸管结构中设置阳极短路点和阴极短路点。不论阴极还是阳极短路点都是贯穿到另一掺杂层的。作为逆阻器件时，如果阳极侧加入短路点，阳极侧电极不可能是整面的，工艺复杂，影响压降和热阻。
专利申请CN101047205A提出一种注入效率可控的门极换流晶闸管IEC－GCT的设计方法。在阳极欧姆接触处附加一层氧化层，使n+短路区成为一个浮置区，即短路区的硅片与电极没有直接的欧姆接触。其短路点同样是贯穿到另一掺杂层，虽然也可以对注入效率进行控制，但结构和工艺复杂。
因此，亟需一种便于加工、导通压降低且漏电流小的逆阻器件。
发明内容
针对上述问题，本发明提出一种发射效率可控的半导体器件，包括：第一掺杂剂区域、第二掺杂剂区域和第三掺杂剂区域，第一掺杂剂区域与阴极和第二掺杂剂区相连，第三掺杂剂区域与阳极和第二掺杂剂区域相连，其中，第一掺杂剂区域和第二掺杂剂区域的掺杂类型不同，第三掺杂剂区域和第二掺杂剂区域的掺杂类型不同，其中，
第三掺杂剂区域包括高掺杂层和低掺杂层；
低掺杂层与第二掺杂剂区域相连，高掺杂层与阳极相连；
高掺杂层采用非整面均匀掺杂，形成局部的隔离区域。
进一步地，低掺杂层的厚度大于或等于高掺杂层。
进一步地，高掺杂层包括高掺杂区域和非高掺杂区域；
高掺杂区域的掺杂浓度大于低掺杂层的掺杂浓度；
非高掺杂区域作为隔离区域。
进一步地，隔离区域掺杂类型与高掺杂层的高掺杂区域相同或相异，当隔离区域的掺杂类型与高掺杂层的高掺杂区域相同时，隔离区域的掺杂浓度低于高掺杂层的高掺杂区域。
进一步地，所述第三掺杂剂区域包括依次连接的所述高掺杂层、第一低掺杂层和第二低掺杂层，所述第二低掺杂层与所述第二掺杂剂区域相连；
所述第一低掺杂层的掺杂浓度低于高掺杂层的高掺杂区域；
所述第二低掺杂层的掺杂浓度低于第一低掺杂层。
进一步地，第一低掺杂层的厚度大于高掺杂层；
第二低掺杂层的厚度大于第一低掺杂层。
进一步地，所述隔离区域设置在阳极侧，与门极侧的门极区域纵向相对。
进一步地，隔离区域表面积占半导体器件的芯片总表面积的0%~20%。
进一步地，器件包括阴极梳条，所述隔离区域包括条形隔离区域，其中，
阴极梳条以芯片中心为圆心呈环形阵列分布；
条形隔离区域以芯片中心为圆心环形阵列分布，并与阴极梳条交错布置；
隔离区域位于门极下方。
进一步地，器件包括多个阴极梳条阵列，所述隔离区域包括环状隔离区域，其中，
环状隔离区域分布在相邻的环形阴极梳条阵列之间；
隔离区域在门极下方。
进一步地，所述隔离区域包括：环状隔离区域与条形隔离区域，其中，
条形隔离区域呈环形阵列分布；
条形隔离区域之间设置阴极梳条；
隔离区域位于门极下方。
进一步地，阳极侧整面硅片和金属电极形成欧姆接触。
本发明还提供一种发射效率可控的半导体器件的制作方法，包括：
生成上述的半导体器件，通过控制所述隔离区域的长度、宽度、数量、间隔、分布位置中的一个或多个因素，来控制发射效率。
进一步地，通过外延、局部掩蔽、局部反型中的一种或多种工艺方法生成所述半导体器件。
本发明的发射效率可控的半导体器件及其制作方法，可以通过改变局部掺杂的结构，灵活调整IGCT等器件的阳极发射效率，保证低导通压降的同时，有效减小器件的漏电流。该结构可用于但不仅限于逆阻IGCT，同样也适用其他对称和非对称功率器件，如晶闸管、IGBT等。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据现有技术的非穿通IGCT结构及其内部电场分布图；
图2示出了根据现有技术的穿通型IGCT结构及其内部电场分布图；
图3(a)示出了根据本发明实施例的对称IGCT器件纵向掺杂结构示意图；
图3(b)示出了根据本发明实施例的非对称IGCT器件纵向掺杂结构示意图；
图4示出了根据本发明实施例的发射效率可控的半导体器件的纵向掺杂剂区域分布结构示意图；
图5示出了根据本发明实施例的高掺杂层的分区域掺杂结构示意图；
图6示出了根据本发明实施例的三层结构的第三掺杂剂区域的结构示意图；
图7示出了根据本发明实施例的三层结构的第三掺杂剂区域的分区域掺杂结构示意图；
图8示出了根据本发明实施例的环形阵列分布的隔离区域分布示意图；
图9示出了根据本发明实施例的环状分布的隔离区域分布示意图；
图10示出了根据本发明实施例的环状与阵列组合分布的隔离区域分布示意图；
图11示出了根据本发明实施例的局部掩蔽方式的发射效率可控的半导体器件的制作方法工艺流程示意图；
图12示出了根据本发明实施例的局部反型方式的发射效率可控的半导体器件的制作方法工艺流程示意图；
图13示出了根据本发明实施例的外延方式的发射效率可控的半导体器件的制作方法工艺流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种发射效率可控的半导体器件，具体为一种发射效率可控的反向阻断半导体器件。本发明实施例的半导体器件可以是IGCT器件，也可以是其他对称和非对称功率器件，如晶闸管、IGBT等。以下以IGCT器件为例，对半导体器件的结构进行详细说明。
参考图3(a)、图3(b)，本发明实施例的半导体器件具有第一掺杂剂区域、第二掺杂剂区域和第三掺杂剂区域。第一掺杂剂区域与阴极和第二掺杂剂区相连，第三掺杂剂区域与阳极和第二掺杂剂区域相连。其中，第一掺杂剂区域和第二掺杂剂区域的掺杂类型不同，第三掺杂剂区域和第二掺杂剂区域的掺杂类型不同。示例性地，第一掺杂剂区域为P型掺杂，第二掺杂剂区域为N型掺杂，第三掺杂剂区域为P型掺杂。
下面对于第三掺杂剂区域的结构进行详细说明。本发明实施例中的器件可以为对称器件（第一掺杂剂区域和第三掺杂剂区域的厚度相同）或非对称器件（第一掺杂剂区域和第三掺杂剂区域的厚度不同）。当器件为对称器件时，关于第三掺杂剂区域的结构也可以应用于第一掺杂剂区域。
本发明实施例的第三掺杂剂区域纵向可以被分为A、B两部分，其中A为高掺杂层，B为低掺杂层，如图4所示。高掺杂层采用非整面均匀掺杂，如局部掺杂。非整面均匀掺杂是指器件（如芯片）的任意位置的纵向掺杂结构不完全相同，即在不同的位置进行纵向剖面，其掺杂层分布可能不同，从而形成局部的（非整面的）隔离区域，用于调节器件的发射效率（通过不同的硼隔离结构调整发射效率）。高掺杂层包括高掺杂区域和非高掺杂区域；其中，高掺杂层A的高掺杂区域和低掺杂层B掺杂类型相同，共同组成第三掺杂剂区域；高掺杂层厚度为0-60um（大于0um），示例性地，高掺杂区域的掺杂浓度为1e16-9e19Ω·cm；低掺杂层厚度大于高掺杂层，厚度为60-120um，掺杂浓度低于高掺杂层，示例性地，掺杂浓度为5e14-1e18Ω·cm。具体地，隔离区域为非高掺杂区域，隔离区域（参考图8-图10）掺杂类型可以与高掺杂层的高掺杂区域相同或相异，当隔离区域的掺杂类型与高掺杂层的高掺杂区域相同时，隔离区域的掺杂浓度低于高掺杂层的高掺杂区域。
图5为高掺杂层的分区域掺杂结构示意图。其中，A1为高掺杂区域，A2为非高掺杂区域，即无高浓度掺杂的隔离区域。
在一个实施例中，非高掺杂区域A2与高掺杂区域A1的掺杂类型相异，非高掺杂区域A2与高掺杂区域A1之间形成一个额外的PN结，可以降低器件整体的发射效率。A1、A2掺杂层深度可以相同或不同。
在一个实施例中，非高掺杂区域A2与高掺杂区域A1的掺杂类型相同，掺杂浓度不同。示例性地，非高掺杂区域A2的掺杂浓度处于高掺杂区域A1的掺杂浓度和低掺杂层B的掺杂浓度之间；若A2掺杂浓度等于B，则高掺杂层是局部掺杂的。A2对应位置被称为隔离区域，其发射效率低于其他部分。本发明实施例的器件能够作为逆阻器件，能够实现为芯片。
逆阻器件的漏电流主要有两部分组成，体漏电流和边缘漏电流。在相同电压等级下，如果采用相同的边缘终端结构，非对称器件和对称的逆阻器件的边缘漏电流相同，但体漏电流则完全不同。体漏电流
Figure 116650DEST_PATH_IMAGE002
由两部分组成，一是自由载流子扩散产生的电流，二是在空间电荷区产生电流
Figure 237053DEST_PATH_IMAGE004
。其中，自由载流子扩散产生这部分漏电流与 PNP 晶体管的放大系数
Figure 203740DEST_PATH_IMAGE006
密切相关，而放大系数
Figure 536633DEST_PATH_IMAGE006
又受到发射效率
Figure 554267DEST_PATH_IMAGE008
的影响：
Figure 65145DEST_PATH_IMAGE010
其中，
Figure 535441DEST_PATH_IMAGE012
是基极传输因数，M是倍增系数。
通过调节隔离区域，也就是每种结构中发射效率较低区域的结构和面积比，可以有效调节器件整体的发射效率，减小晶体管放大系数，进而减小整体漏电流。
本发明实施例的发射效率可控的半导体器件的第三掺杂剂区域从纵向依次连接的A、B、C三部分，如图6所示，A为高掺杂层，B为第一低掺杂层，C为第二低掺杂层。其中，第二低掺杂层C与第二掺杂剂区域连接，高掺杂层A与阳极连接。高掺杂层A、第一低掺杂层B、第二低掺杂层C掺杂类型相同，共同组成第三掺杂剂区域；示例性地，高掺杂层A厚度为0-30um（不包含0um），其高掺杂区域（高掺杂层包括高掺杂区域和非高掺杂区域）的掺杂浓度为1e16-9e19Ω·cm；第一低掺杂层B厚度为0-60um（不包含0um），掺杂浓度低于高掺杂层，掺杂浓度为1e16-1e18Ω·cm；第二低掺杂层C厚度为60-120um，掺杂浓度低于第一低掺杂层B，掺杂浓度为5e14-1e16Ω·cm。高掺杂层采非整面均匀掺杂，如局部掺杂。具体地，隔离区域为非高掺杂区域，隔离区域（参考图8-图10）掺杂类型可以与高掺杂层的高掺杂区域相同或相异，当隔离区域的掺杂类型与高掺杂层的高掺杂区域相同时，隔离区域的掺杂浓度低于高掺杂层的高掺杂区域。
其中，高掺杂层对应的隔离区域为非高掺杂区域，隔离区域掺杂类型可以与高掺杂区域相同或相异；如果掺杂类型相同，隔离区域的掺杂浓度低于高掺杂区域。
图7为三层结构的第三掺杂剂区域的分区域掺杂结构示意图。其中，A1为高掺杂区域，A2为非高掺杂区域，即无高浓度掺杂的隔离区域。
在一个实施例中，非高掺杂区域A2与高掺杂区域A1的掺杂类型相异，非高掺杂区域A2与高掺杂区域A1之间形成一个额外的PN结，可以降低器件整体的发射效率。A1、A2掺杂层深度可以相同或不同。
在一个实施例中，非高掺杂区域A2与高掺杂区域A1的掺杂类型相同，掺杂浓度不同。示例性地，非高掺杂区域A2的掺杂浓度处于高掺杂区域A1的掺杂浓度和低掺杂层B的掺杂浓度之间。A2对应位置被称为隔离区域，其发射效率低于其他部分。本发明实施例的器件能够作为逆阻器件，能够实现为芯片。
本发明实施例中，隔离区域表面积占芯片总表面积的0%~20%。下面对隔离区域的分布方式进行示例性说明。
图8示出了根据本发明实施例的环形阵列分布的隔离区域分布示意图，如图所示，发射效率可控的半导体器件阴极梳条呈环形阵列分布，条形隔离区域也是环形阵列分布并与阴极梳条交错布置，隔离区域位于门极下方。具体地，条形隔离区域绕器件中心形成一个或多个环形阵列（图中为一个环形阵列，多个环形时，均以器件中心为圆心），同一环不同隔离区域之间可以间隔一个或多个阴极梳条；每一环以及不同环的隔离区域之间的间距均可不同。隔离区域的长度和宽度可进行调整，该结构的发射效率随着隔离区域的长度、宽度以及数量的变化而变化，因此，在制作发射效率可控的半导体器件时，通过控制隔离区域的分布，包括长度、宽度、数量、间隔、分布位置中的一个或多个因素，来控制发射效率。进一步地，器件还可以包括仅由阴极梳条构成的环形阵列，即该环形阵列中不包含隔离区域，如图8所示，最内圈为环形阴极梳条阵列。
图9示出了根据本发明实施例的环状分布的隔离区域分布示意图，如图所示，器件包括一个或多个环状隔离区域，其中，包括部分环状隔离区域分布在相邻的环形阴极梳条阵列之间，隔离区域在门极下方；另外也包括设置在对外圈的环状隔离区域、相邻环状隔离区域之间的间隔可以布置或不布置条形隔离区域；隔离区域的宽度可以进行调整，该结构的发射效率随着隔离区域的宽度、位置以及数量的变化而变化。因此，在制作发射效率可控的半导体器件时，通过控制隔离区域的分布，包括宽度、数量、间隔、分布位置中的一个或多个因素，来控制发射效率。
本发明实施例以IGCT为例进行了隔离区域分布说明。对于晶闸管，则无阴极梳条，隔离区域所在的阳极侧的对侧整体为门极区域。
图10示出了根据本发明实施例的环状与阵列组合分布的隔离区域分布示意图，如图所示，将环状隔离区域与条形隔离区域进行组合。示例性地，器件包括环状隔离区域与呈环形阵列分布的条形隔离区域，环形阵列设置在外围，条形隔离区域之间设置阴极梳条，环状隔离区域设置在环形阵列内圈，阴极梳条环形阵列设置在环状隔离区域内圈，隔离区域设置在门极下方。
本发明实施例的隔离区域分布仅做示例性说明，隔离区域可以分布在任意位置。
本发明实施例中，隔离区域设置在阳极侧（底部一层）与门极侧（顶部一侧）的门极区域纵向相对设置。纵向是指从门极垂直延伸到阴极的方向（或相反反向）。阳极侧整面硅片和金属电极直接形成欧姆接触。
本发明实施例还提出一种发射效率可控的半导体器件的制作方法。示例性地，可以采用局部掩蔽方式、局部反型方式或外延方式实时制作工艺流程。
如图11所示，以第三掺杂剂区域局部掺杂为例，首先采用扩散的方式形成低掺杂层B，然后用局部掩蔽的方法形成局部掺杂的高掺杂层的A1和A2。具体地，在A1区域预沉积或离子注入时，局部掩蔽A2区域，然后在A2区域预沉积或离子注入时局部掩蔽A1区域。其中局部掺杂掩蔽可以利用光刻胶、氮化硅、二氧化硅等材料实现。
如图12所示，首先采用扩散的方式形成低掺杂层B，若A1和A2区域掺杂类型相反，则先通过整面掺杂形成A2，再通过相反掺杂类型掺杂剂使局部反型；若A1和A2区域掺杂类型相同，先按照较低的A2掺杂浓度进行整面预沉积或离子注入，然后在A1区域预沉积或离子注入时局部掩蔽A2区域。
如图13所示，首先通过扩散的方法形成低掺杂层B，然后利用外延和局部掩蔽交替（用于生成A1和A2掺杂类型相同的器件）,或者外延和局部反型交替（用于生成A1和A2掺杂类型不同的器件），进行的方法形成隔离区域。这种方法的好处是隔离区域的宽度不受横向扩散系数的影响，即其宽度可以较小。
本发明以两层结构的第三掺杂剂区域的制作工艺流程进行了示例性说明，对于三层结构的第三掺杂剂区域的制作过程，可以根据上述工艺流程实现。例如，首先采用扩散的方式形成第二低掺杂层C；然后采用扩散的方式形成第一低掺杂层B；之后用局部掩蔽的方法形成局部掺杂的高掺杂层的A1和A2。具体地，在A1区域预沉积或离子注入时，局部掩蔽A2区域，然后在A2区域预沉积或离子注入时局部掩蔽A1区域。其中局部掺杂掩蔽可以利用光刻胶、氮化硅、二氧化硅等材料实现。
尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (14)

1.一种发射效率可控的半导体器件，包括：第一掺杂剂区域、第二掺杂剂区域和第三掺杂剂区域，第一掺杂剂区域与阴极和第二掺杂剂区相连，第三掺杂剂区域与阳极和第二掺杂剂区域相连，其中，第一掺杂剂区域和第二掺杂剂区域的掺杂类型不同，第三掺杂剂区域和第二掺杂剂区域的掺杂类型不同，其特征在于，
第三掺杂剂区域包括高掺杂层和低掺杂层；
低掺杂层与第二掺杂剂区域相连，高掺杂层与阳极相连；
高掺杂层采用非整面均匀掺杂，形成局部的隔离区域。
2.根据权利要求1所述的发射效率可控的半导体器件，其特征在于，
低掺杂层的厚度大于或等于高掺杂层。
3.根据权利要求1所述的发射效率可控的半导体器件，其特征在于，
高掺杂层包括高掺杂区域和非高掺杂区域；
高掺杂区域的掺杂浓度大于低掺杂层的掺杂浓度；
非高掺杂区域作为隔离区域。
4.根据权利要求3所述的发射效率可控的半导体器件，其特征在于，
隔离区域掺杂类型与高掺杂层的高掺杂区域相同或相异，当隔离区域的掺杂类型与高掺杂层的高掺杂区域相同时，隔离区域的掺杂浓度低于高掺杂层的高掺杂区域。
5.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，
所述第三掺杂剂区域包括依次连接的所述高掺杂层、第一低掺杂层和第二低掺杂层，所述第二低掺杂层与所述第二掺杂剂区域相连；
所述第一低掺杂层的掺杂浓度低于高掺杂层的高掺杂区域；
所述第二低掺杂层的掺杂浓度低于第一低掺杂层。
6.根据权利要求5所述的发射效率可控的半导体器件，其特征在于，
第一低掺杂层的厚度大于高掺杂层；
第二低掺杂层的厚度大于第一低掺杂层。
7.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，
所述隔离区域设置在阳极侧，与门极侧的门极区域纵向相对。
8.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，
隔离区域表面积占半导体器件的芯片总表面积的0%~20%。
9.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，包括阴极梳条，所述隔离区域包括条形隔离区域，其中，
阴极梳条以芯片中心为圆心呈环形阵列分布；
条形隔离区域以芯片中心为圆心环形阵列分布，并与阴极梳条交错布置；
隔离区域位于门极下方。
10.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，包括多个阴极梳条阵列，所述隔离区域包括环状隔离区域，其中，
环状隔离区域分布在相邻的环形阴极梳条阵列之间；
隔离区域在门极下方。
11.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，所述隔离区域包括：环状隔离区域与条形隔离区域，其中，
条形隔离区域呈环形阵列分布；
条形隔离区域之间设置阴极梳条；
隔离区域位于门极下方。
12.根据权利要求1-4中任一项所述的发射效率可控的半导体器件，其特征在于，
阳极侧整面硅片和金属电极形成欧姆接触。
13.一种发射效率可控的半导体器件的制作方法，其特征在于，包括：
生成如权利要求1-12中任一项所述的半导体器件，通过控制所述隔离区域的长度、宽度、数量、间隔、分布位置中的一个或多个因素，来控制发射效率。
14.根据权利要求13所述的发射效率可控的半导体器件的制作方法，其特征在于，
通过外延、局部掩蔽、局部反型中的一种或多种工艺方法生成所述半导体器件。
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