CN114908390A - 一种布线层制作方法与半导体器件 - Google Patents
一种布线层制作方法与半导体器件 Download PDFInfo
- Publication number
- CN114908390A CN114908390A CN202210511042.6A CN202210511042A CN114908390A CN 114908390 A CN114908390 A CN 114908390A CN 202210511042 A CN202210511042 A CN 202210511042A CN 114908390 A CN114908390 A CN 114908390A
- Authority
- CN
- China
- Prior art keywords
- chip
- metal wire
- wire layer
- layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 84
- 239000002184 metal Substances 0.000 claims abstract description 84
- 239000013078 crystal Substances 0.000 claims abstract description 58
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- 238000009713 electroplating Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000004806 packaging method and process Methods 0.000 abstract description 11
- 230000008569 process Effects 0.000 description 17
- 238000007689 inspection Methods 0.000 description 13
- 230000008707 rearrangement Effects 0.000 description 9
- 230000005856 abnormality Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 241001270131 Agaricus moelleri Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D7/00—Electroplating characterised by the article coated
- C25D7/12—Semiconductors
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/48—After-treatment of electroplated surfaces
- C25D5/50—After-treatment of electroplated surfaces by heat-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4885—Wire-like parts or pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
Abstract
本申请提供了一种布线层制作方法与半导体器件，涉及半导体封装技术领域。首先基于芯片的一侧制作电镀金属线层；将制作电镀金属线层后的芯片置于无氧环境下升温，以使电镀金属线层中的晶粒与晶格进行增长与重新排列。本申请提供的布线层制作方法与半导体器件具有提高了产品流片效率，并有效的提升线路的电性能的优点。
Description
技术领域
本申请涉及半导体封装技术领域，具体而言，涉及一种布线层制作方法与半导体器件。
背景技术
随着半导体行业的快速发展，晶圆级的封装产品广泛应用于半导体封装行业中。
一般地，在进行封装时，需要在布线层上制作电镀金属线。并且，在封装完成后，需要对封装后的器件进行检测，例如检测整个封装器件的电性能。
然而，在实际应用过程中，封装器件的误报率较高，但经过检查后，器件并无实实质性的异常存在，影响整体流片的顺畅。
综上，现有技术中的封装器件存在误报率较高的问题。
发明内容
本申请的目的在于提供一种布线层制作方法与半导体器件，以解决现有技术中存在的封装器件误报率较高的问题。
为了实现上述目的，本申请实施例采用的技术方案如下：
第一方面，本申请实施例提供了一种布线层制作方法，所述方法包括：
基于芯片的一侧制作电镀金属线层；
将制作电镀金属线层后的芯片置于无氧环境下升温，以使所述电镀金属线层中的晶粒与晶格进行增长与重新排列。
可选地，所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀金属线层后的芯片置于100-200℃的无氧环境中并烘烤5-60min。
可选地，所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀金属线层后的芯片置于氮气环境中升温。
可选地，所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀金属线层后的芯片置于无氧烘箱中进行烘烤。
可选地，基于芯片的一侧制作电镀金属线层的步骤包括：
基于芯片的一侧制作电镀铜线层；
所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀铜线层后的芯片置于无氧环境下升温。
可选地，基于芯片的一侧制作电镀金属线层的步骤包括：
基于所述芯片的一侧制作光刻胶；
对所述光刻胶进行刻蚀，以在所述芯片的一侧制作电镀槽；
基于所述电镀槽制作电镀金属线层，其中，所述电镀金属线层位于所述电镀槽内。
可选地，在所述基于芯片的一侧制作电镀金属线层的步骤之前，所述方法还包括：
提供一衬底；
基于所述衬底的一侧制作的功能芯片；
所述基于芯片的一侧制作电镀金属线层的步骤包括：
基于所述功能芯片的一侧制作电镀金属线层。
另一方面，本申请实施例还提供了一种半导体封装器件，所述半导体封装器件包括芯片与电镀金属线层，所述电镀金属线层位于所述芯片的一侧，且所述电镀金属线层通过上述的布线层制作方法制作而成。
相对于现有技术，本申请具有以下有益效果：
本申请提供了一种布线层制作方法与半导体器件，首先基于芯片的一侧制作电镀金属线层；将制作电镀金属线层后的芯片置于无氧环境下升温，以使电镀金属线层中的晶粒与晶格进行增长与重新排列。申请人发现，现有技术中出现的误报率高的问题，是由于电镀金属线层中晶粒与晶格大小不均的排列导致的，而将制作电镀金属线层后的芯片进行升温时，可以加速晶粒与晶格的增长与重新排列，进而形成较大且排列整齐的晶格，提升封装器件的电性能，减少器件封装过程中的误报率。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
图1为本申请实施例提供的布线层制作方法的流程示意图。
图2为本申请实施例提供的S102对应的封装器件剖面示意图。
图3为本申请实施例提供的S102的子步骤的流程示意图。
图4为本申请实施例提供的去除光刻胶后的封装器件剖面示意图。
图5为本申请实施例提供的S104对应的封装器件剖面示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
正如背景技术中所述，在晶圆级封装布线层制作完成后，由于晶圆级封装会有大量的布线层，对于线路的异常必需加以检出，因此在封装完成后，需要利用自动检验机台对封装器件进行检验。
在流片过程中，自动检验机主要通过标准样品来进行影像比对及灰阶度的比对，将有异常的线路反馈出来。换言之，标准样片的灰阶度作为参照值，待检验的封装器件作为比较值，若比较值与的参照值一致，则表示待检测的封装器件正常；若比较值与的参照值不一致，则表示待检测的封装器件故障，该封装器件不可用。当然地，本申请所述的一致，也可以指二者在一定误差范围区间内均可表示一致。
在实际生产中，出现了封装器件的检测错误率较高的情况，此时，本领域技术人员均认为理论上为器件内部结构损坏，但经过复查后，并未有实质性的异常，同时从宏观结构上，也与标准样片一致，因此，只能将上述情况视为自动检验机台误报，导致整体的误报率较高。
在此基础上，为了降低自动检验机台的误报率，现有技术中常将自动检验机台检验过程中的灰阶度进行放宽来避免此误报，然而，这也存在很大的风险，因灰阶度的放宽可能造成有实际异常该检出的区域逃脱，因此导致需要二次复盘的数量增加，也会造成二次人工进行复判时的效率低下。
在此基础上，申请人规避了常规宏观的考量，采用从微观入手，发现可能出现该现象的问题。
申请人对封装器件进行切片，结合高精度电子显微镜进行观察发现，出现误报的封装器件中，电镀金属线层在微观下是较为零散且大小不一的晶格结构，据此分析，此微观结构会造成电子在晶格间的传递跳跃时会花费较多的能量与时间，故整体的电性能上的表现，其电流的损耗及阻抗会较高。
然而，晶粒及晶格是一个非常微观的表象，需要有专门的电子式显微镜，才可清晰的看清其表现，且需要进行切片破坏才可看到其效果，在产品生产过程中，无法对产品进行破坏来检测其表现，因此导致现有技术中，此现象极难在产品生产过程中进行检出，但其宏观的表现却会存在着差异，导致巨观检验上的干扰。
有鉴于此，在申请人发现是电镀金属线层的微观结构导致上述现象后，提供了一种布线层制作方法，通过加热方式提升晶格与晶粒排列的一致性，进而降低封装器件的误报率。
下面对本申请提供的布线层制作方法进行示例性说明：
作为一种可选的实现方式，请参阅图1，该方法包括：
S102，基于芯片的一侧制作电镀金属线层。
S104，将制作电镀金属线层后的芯片置于无氧环境下升温，以使电镀金属线层中的晶粒与晶格进行增长与重新排列。
请参阅图2，本申请中，并不对芯片的类型进行线性，例如，该芯片可以为功率芯片，或者为功能芯片，针对不同的芯片，其具体结构也并不相同，在此不做任何限定。
例如，以芯片为功能芯片为例，在S102之前，该方法还包括：
S101，提供一衬底。
S102，基于衬底的一侧制作功能芯片。
例如，衬底可以为硅衬底、蓝宝石衬或SiC衬底等，在制作功能芯片时，可以沿衬底上依次生长外延层、半导体层等。以发光功能芯片为例，半导体层包括N型半导体层、量子阱层以及P型半导体，当然地，针对不同功能的芯片，其半导体层的具体结构存在差异，在此不做赘述。
在制作功能芯片后，即可在功能芯片的一侧制作电镀金属线层，请继续参阅图1，从微观结构而言，此时，电镀金属线层中的晶粒大小不一，且排列也不均匀。如图1中，晶粒A明显的大于晶粒B，且整体排列并不均匀，此结构会造成电子在晶格间的传递跳跃时会花费较多的能量与时间，故从宏观而言，封装后的器件整体的电性能上的表现，其电流的损耗及阻抗会较高，进而导致在通过自动检验机台进行检验时，大幅降低误报率。
需要说明的是，在制作电镀的金属线层时，采用光刻胶工艺制作电镀槽。在此基础上，请参阅图3，S102包括：
S1021，基于芯片的一侧制作光刻胶。
S1022，对光刻胶进行刻蚀，以在芯片的一侧制作电镀槽。
S1023，基于电镀槽制作电镀金属线层，其中，电镀金属线层位于电镀槽内。
结合图2可知，在芯片制作完成后，可在芯片表面生长光刻胶，然后对光刻胶进行刻蚀，形成电镀槽，并在电镀槽中通过电镀工艺生长电镀金属线层。
可以理解地，在该工艺形成电镀金属线层的工艺后，需要将光刻胶去除，请参阅图4，图4示出了将光刻胶去除后的结构。
需要说明的是，本申请并不对电镀金属线层的类型进行限定，例如，该金属可以为铜，也可以为铝，也可以为金等。
在制作上述的电镀金属线后，为了使电镀金属线的晶粒与晶格大小一致且排布均匀，可对电镀金属线层进行升温处理，进而加速晶粒增长，同时加速晶格重新排布，使得电镀金属线的晶粒由原始大小不均的排列，形成较大且排列整齐的晶格。升温处理后的封装器件结构如图5所示，由图5可知，在经过升温处理后，电镀线路内的晶粒及晶格进行增长及重新排列，使之成为晶粒大小较为均一的线路，经过此制程可有效地解决因晶粒大小不一造成后续自动机台检验时所造成的误报，随着晶格的重组排列，晶粒间的缝隙有效的被消除，电子可更加自由的在晶粒与晶粒间的移动，对于电性能可有效提升。
需要说明的是，在自然条件下，晶粒的增长及晶格重新排列是一个缓慢的过程，换言之，在生产封装器件后，只要等待足够长的时间，电镀金属线内的晶粒会进行增长与重排，电性能得以提升。然而，由于实际生产过程中，产品流片交期短，因此无法满足在自然条件下的缓慢增长过程，这也造成了对封装器件检验时，其误报率较高的主要原因。而通过在制作电镀金属层后，将电镀金属线层进行升温的方式，能够加速晶粒的增长与重排，使得即使在流片交期短的情况下，电镀金属线层也能够经过完整的增长与重排，避免了自动检验机台误报的情况。
在一种可选的实现方式中，S104包括：
将制作电镀金属线层后的芯片置于100-200℃的无氧环境中并烘烤5-60min。
经申请人研究发现，虽然在电镀金属线层制作后通过升温的方式能后提升电镀金属线层中晶粒与晶格的增长与重排速度，但在100-200℃的无氧环境中并烘烤5-60min的效果能够最佳。
需要说明的是，为了防止在烘烤过程中，电镀金属线层被氧化，影响其电性能，因此需要将其置于无氧环境中进行烘烤。
还需要说明的是，现有技术中，烘烤工艺主要用于去除器件中的水气，使得器件中的重要组件达到保护效果，其烘烤条件，通常以热空气来进行，而本申请有别于以往的烘烤条件，采用无氧的烘烤条件来进行，既能有效的避免铜线路的氧化，又能达到晶粒的增长及晶格重新排列的效果。
作为一种实现方式，S104可以为：
将制作电镀金属线层后的芯片置于氮气环境中升温。
同时，本申请在进行升温时，可以采用无氧烘箱中进行烘烤，因此，的S104可以为：
将制作电镀金属线层后的芯片置于无氧烘箱中进行烘烤。
可以理解地，本申请中的工作原理为：
在布线层完成电镀铜线制程后，经过光刻胶去除后，将其置入无氧烘箱中，通以高温热氮气，经过一段时间烘烤后，使其电镀线路内的晶粒及晶格进行增长及重新排列，使之成为晶粒大小较为均一的线路，经过此制程可有效地解决因晶粒大小不一造成后续自动机台检验时所造成的误报，随着晶格的重组排列，晶粒间的缝隙有效的被消除，电子可更加自由的在晶粒与晶粒间的移动，对于电性能可有效提升。由于晶圆级封装会有大量的布线层，对于线路的异常必需加以检出，但检验过程中因晶粒大小不一所造成的误报，容易干扰在线整体流片的顺畅，本申请可有效地提高产品流片效率，并有效的提升线路的电性能。
基于上述实现方式，本申请还提供了一种半导体封装器件，该半导体封装器件包括芯片与电镀金属线层，电镀金属线层位于芯片的一侧，且电镀金属线层通过上述的布线层制作方法制作而成。
综上所述，本申请提供了一种布线层制作方法与半导体器件，首先基于芯片的一侧制作电镀金属线层；将制作电镀金属线层后的芯片置于无氧环境下升温，以使电镀金属线层中的晶粒与晶格进行增长与重新排列。申请人发现，现有技术中出现的误报率高的问题，是由于电镀金属线层中晶粒与晶格大小不均的排列导致的，而将制作电镀金属线层后的芯片进行升温时，可以加速晶粒与晶格的增长与重新排列，进而形成较大且排列整齐的晶格，提升封装器件的电性能，减少器件封装过程中的误报率。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
Claims (8)
1.一种布线层制作方法，其特征在于，所述方法包括：
基于芯片的一侧制作电镀金属线层；
将制作电镀金属线层后的芯片置于无氧环境下升温，以使所述电镀金属线层中的晶粒与晶格进行增长与重新排列。
2.如权利要求1所述的布线层制作方法，其特征在于，所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀金属线层后的芯片置于100-200℃的无氧环境中并烘烤5-60min。
3.如权利要求1所述的布线层制作方法，其特征在于，所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀金属线层后的芯片置于氮气环境中升温。
4.如权利要求1所述的布线层制作方法，其特征在于，所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀金属线层后的芯片置于无氧烘箱中进行烘烤。
5.如权利要求1所述的布线层制作方法，其特征在于，基于芯片的一侧制作电镀金属线层的步骤包括：
基于芯片的一侧制作电镀铜线层；
所述将制作电镀金属线层后的芯片置于无氧环境下升温的步骤包括：
将制作电镀铜线层后的芯片置于无氧环境下升温。
6.如权利要求1所述的布线层制作方法，其特征在于，基于芯片的一侧制作电镀金属线层的步骤包括：
基于所述芯片的一侧制作光刻胶；
对所述光刻胶进行刻蚀，以在所述芯片的一侧制作电镀槽；
基于所述电镀槽制作电镀金属线层，其中，所述电镀金属线层位于所述电镀槽内。
7.如权利要求1所述的布线层制作方法，其特征在于，在所述基于芯片的一侧制作电镀金属线层的步骤之前，所述方法还包括：
提供一衬底；
基于所述衬底的一侧制作功能芯片；
所述基于芯片的一侧制作电镀金属线层的步骤包括：
基于所述功能芯片的一侧制作电镀金属线层。
8.一种半导体封装器件，其特征在于，所述半导体封装器件包括芯片与电镀金属线层，所述电镀金属线层位于所述芯片的一侧，且所述电镀金属线层通过如权利要求1至7任一项所述的布线层制作方法制作而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210511042.6A CN114908390A (zh) | 2022-05-11 | 2022-05-11 | 一种布线层制作方法与半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210511042.6A CN114908390A (zh) | 2022-05-11 | 2022-05-11 | 一种布线层制作方法与半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114908390A true CN114908390A (zh) | 2022-08-16 |
Family
ID=82766800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210511042.6A Pending CN114908390A (zh) | 2022-05-11 | 2022-05-11 | 一种布线层制作方法与半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114908390A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3273979A (en) * | 1964-07-06 | 1966-09-20 | Rca Corp | Semiconductive devices |
| US5529682A (en) * | 1995-06-26 | 1996-06-25 | Motorola, Inc. | Method for making semiconductor devices having electroplated leads |
| JP2002026524A (ja) * | 2000-07-10 | 2002-01-25 | Jsr Corp | 多層配線板およびその製造方法 |
| JP2006294891A (ja) * | 2005-04-12 | 2006-10-26 | Tdk Corp | 電子部品の製造方法 |
| US20120306073A1 (en) * | 2011-05-30 | 2012-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connector Design for Packaging Integrated Circuits |
| CN110767628A (zh) * | 2019-10-31 | 2020-02-07 | 厦门市三安集成电路有限公司 | 半导体器件和半导体器件的制作方法 |
-
2022
- 2022-05-11 CN CN202210511042.6A patent/CN114908390A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3273979A (en) * | 1964-07-06 | 1966-09-20 | Rca Corp | Semiconductive devices |
| US5529682A (en) * | 1995-06-26 | 1996-06-25 | Motorola, Inc. | Method for making semiconductor devices having electroplated leads |
| JP2002026524A (ja) * | 2000-07-10 | 2002-01-25 | Jsr Corp | 多層配線板およびその製造方法 |
| JP2006294891A (ja) * | 2005-04-12 | 2006-10-26 | Tdk Corp | 電子部品の製造方法 |
| US20120306073A1 (en) * | 2011-05-30 | 2012-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Connector Design for Packaging Integrated Circuits |
| CN110767628A (zh) * | 2019-10-31 | 2020-02-07 | 厦门市三安集成电路有限公司 | 半导体器件和半导体器件的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6729757B2 (ja) | 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法 | |
| TWI464899B (zh) | A method for manufacturing a semiconductor element | |
| DE112007000060T5 (de) | Leuchtdiode mit Algan-Pufferschicht und Verfahren zur Herstellung derselben | |
| KR20120094483A (ko) | Ⅲ족 질화물 반도체 세로형 구조 ｌｅｄ 칩 및 그 제조 방법 | |
| US11862751B2 (en) | Light-emitting diode testing circuit, light-emitting diode testing method and manufacturing method | |
| US10084110B2 (en) | Low warpage wafer bonding through use of slotted substrates | |
| US8859315B2 (en) | Epitaxial wafer and manufacturing method thereof | |
| DE102007022921A1 (de) | Halbleiter Licht emittierende Vorrichtung und Verfahren zur Herstellung hierfür | |
| JP2015515257A (ja) | 裏面コンタクト裏面接合ソーラーセルの抵抗構成要素の取り出し方法 | |
| JP2014179547A (ja) | 半導体モジュール及びその製造方法 | |
| US20080157097A1 (en) | Light-emitting diode structure and method for manufacturing the same | |
| CN114908390A (zh) | 一种布线层制作方法与半导体器件 | |
| JP5731785B2 (ja) | 積層半導体および積層半導体の製造方法 | |
| CN105552003B (zh) | P型外延片生产中的电阻率监控方法 | |
| US20220172961A1 (en) | Semiconductor package having side wall plating | |
| CN110828625B (zh) | 一种倒装芯片及其制作方法 | |
| JP2015005534A (ja) | 縦型発光ダイオードおよび結晶成長方法 | |
| US7777514B2 (en) | Methods for transferring integrated circuits to a printed circuit board | |
| US20100120184A1 (en) | Optoelectronic device structure | |
| CN103794544B (zh) | 一种电镀铜的方法 | |
| US20120061715A1 (en) | Semiconductor light-emitting device manufacturing method and semiconductor light-emitting device | |
| EP0800208A2 (en) | Multistage coupling semiconductor carrier, semiconductor device using the semiconductor carrier, and manufacturing method of the semiconductor device | |
| CN102891232B (zh) | 半导体发光器件及其制造方法 | |
| CN102194796B (zh) | 一种晶圆检测结构及其制作方法、晶圆检测方法 | |
| CN100418241C (zh) | 垂直结构的半导体芯片或器件的批量生产方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |