CN114879419B - 阵列基板及显示面板 - Google Patents

Abstract

本申请具体涉及一种阵列基板及显示面板，阵列基板包括多个阵列排布的像素单元，像素单元包括多个子像素，子像素包括像素电极和薄膜晶体管，子像素具有显示区和非显示区；像素电极包括主体电极部和连接电极部，主体电极部位于显示区，连接电极部位于非显示区，主体电极部至少具有一个畴，畴具有多个相对列方向倾斜设置的第一狭缝；畴包括与连接电极部相连接的连接畴；子像素还包括位于非显示区中的虚拟畴，连接电极部通过虚拟畴与连接畴连接，虚拟畴具有多个相对列方向上倾斜设置的第二狭缝，第二狭缝与连接畴的第一狭缝具有夹角。本方案通过非显示区中的虚拟畴，将黑色畴线限制在非显示区中，避免显示区黑色畴线的出现，提高显示效果。

Description

阵列基板及显示面板

技术领域

本申请属于显示技术领域，具体涉及一种阵列基板及显示面板。

背景技术

液晶显示器大部分为背光型液晶显示器，其包括壳体、设于壳体内的液晶显示面板及壳体内的背光模组。液晶显示器需要借由背光模组提供的光源来正常显示发光。

通常液晶显示面板由两片玻璃基板（Array Glass和Color Filter Glass）贴合而成，且在两片玻璃基板之间灌入液晶，分别在两片玻璃基板的相对内侧设置像素电极、公共电极，利用电压场强来控制液晶分子的旋转方向，将背光模组的光折射出来产生画面。

对于垂直配向(Vertical Alignment，VA)型液晶显示面板在进行划动时易出现黑色畴线（Tracemura），且不易消失，严重影响垂直配向(Vertical Alignment，VA)型液晶显示面板的显示效果。

发明内容

本申请的目的在于提供一种阵列基板及显示面板，能够有效避免黑色畴线（Tracemura）的出现。

本申请第一方面提供了一种阵列基板，所述阵列基板包括多个阵列排布的像素单元，所述像素单元包括多个子像素，所述子像素包括像素电极和薄膜晶体管，所述子像素具有显示区和非显示区；所述像素电极包括主体电极部和连接电极部，所述主体电极部位于所述显示区，所述连接电极部位于所述非显示区，所述主体电极部至少具有一个畴，所述畴具有多个相对列方向倾斜设置的第一狭缝；所述畴包括与所述连接电极部相连接的连接畴；所述子像素还包括位于所述非显示区中的虚拟畴，所述连接电极部通过所述虚拟畴与所述连接畴连接，所述虚拟畴具有多个相对所述列方向上倾斜设置的第二狭缝，所述第二狭缝与所述连接畴的第一狭缝具有夹角。

在本申请的一种示例性实施例中，所述虚拟畴具有多个屏蔽分支，所述屏蔽分支靠近所述薄膜晶体管的一侧为开口，并与所述连接电极部的连接线连接，所述屏蔽分支远离所述薄膜晶体管一侧与所述连接畴的电极分支连接。

在本申请的一种示例性实施例中，相邻所述屏蔽分支之间形成所述第二狭缝，所述第二狭缝的倾斜角与所述连接线的倾斜角相同。

在本申请的一种示例性实施例中，所述连接线与至少一个所述屏蔽分支连接。

在本申请的一种示例性实施例中，所述连接线能够与所述虚拟畴边缘位置的屏蔽分支连接。

在本申请的一种示例性实施例中，所述连接线能够与所述虚拟畴中部位置的屏蔽分支连接。

在本申请的一种示例性实施例中，所述主体电极部包括在所述列方向上延伸的列主干和在所述行方向上延伸的行主干，所述列主干和所述行主干相交并将所述主体电极部划分成四畴，分别为第一电极畴、第二电极畴、第三电极畴和所述连接畴，所述第一电极畴和所述第二电极畴在所述行方向上依次排列，且所述第一电极畴和所述第二电极畴的电极分支的延伸方向相对于所述列方向上相互对称；

所述连接畴和所述第三电极畴在所述行方向上依次排列，所述第三电极畴和所述连接畴的电极分支的延伸方向相对于所述列方向上相互对称；

所述连接畴设于所述第一电极畴在所述列方向上靠近所述薄膜晶体管的一侧，且所述连接畴和所述第一电极畴的电极分支的延伸方向相对于所述行方向上相互对称；

所述第三电极畴设于所述第二电极畴在所述列方向上靠近所述薄膜晶体管的一侧，且所述第三电极畴和所述第二电极畴的电极分支的延伸方向相对于所述行方向上相互对称；

所述虚拟畴还包括屏蔽主干，所述屏蔽主干的一侧至少与部分所述屏蔽分支远离所述薄膜晶体管的一侧连接，所述屏蔽主干的另一侧与部分所述连接畴的电极分支连接。

在本申请的一种示例性实施例中，所述屏蔽主干与所述列主干之间具有间隙。

在本申请的一种示例性实施例中，所述屏蔽主干与所述列主干之间连接。

本申请第二方面提供了一种显示面板，包括液晶分子、对置基板及上述任一项所述的阵列基板，所述液晶分子设于所述对置基板和所述阵列基板之间。

本申请方案具有以下有益效果：

本申请方案包括阵列基板，在阵列基板的非显示区中增设虚拟畴，利用虚拟畴将主体电极部和连接电极部连接，虚拟畴的第二狭缝与主体电极部中的连接畴的第一狭缝具有夹角，也即虚拟畴中的液晶分子与连接畴中的液晶分子偏转角度不同，以使得进行划动或按压时虚拟畴中的液晶分子不易对连接畴中的液晶分子产生挤压，这样可以避免显示区黑色畴线（Tracemura）的产生，将黑色畴线（Tracemura）限制在虚拟畴中。此外，本申请方案还包括显示面板，通过在阵列基板上增设虚拟畴可以将黑色畴线（Tracemura）限制在非显示区中，进而提高显示面板的显示效果。

本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本申请实施例一提供的一种阵列基板的结构示意图。

图2示出了本申请实施例一提供的连接电极部通过虚拟畴与主体电极部连接的结构示意图。

图3示出了本申请实施例一提供的屏蔽主干与列主干连接的结构示意图。

图4示出了本申请实施例一提供的屏蔽主干与列主干间隙设置的结构示意图。

图5示出了本申请实施例一提供的连接电极部与薄膜晶体管连接的结构示意图。

图6示出了本申请实施例二提供的显示面板结构示意图。

附图标记说明：

100、阵列基板；1、子像素；1a、显示区；1b、非显示区；10、像素电极；11、主体电极部；11a、连接畴；11b、第一电极畴；11c、第二电极畴；11d、第三电极畴；111、第一狭缝；112、列主干；113、行主干；114、电极分支；115a、第一边线；115b、第二边线；115c、第三边线；115d、第四边线；116、第一开口；12、连接电极部；121、连接线；20、薄膜晶体管；30、虚拟畴；301、第二狭缝；302、屏蔽分支；303、屏蔽主干；40、第二开口；50、扫描线；60、数据线；70、公共电极线；200、对置基板；300、液晶分子。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本申请将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。

在本申请中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，术语“装配”、“连接”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本申请的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本申请的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知方法、装置、实现或者操作以避免模糊本申请的各方面。

实施例一

本申请实施例一提供了一种阵列基板100，参见图1所示，其包括有多个沿行方向X和列方向Y阵列排布的像素单元，该像素单元包括有多个子像素1。

其中，参见图1和图2所示，子像素1包括像素电极10和薄膜晶体管20，像素电极10包括主体电极部11和连接电极部12，主体电极部11至少具有一个畴，该畴具有多个相对列方向Y倾斜设置的第一狭缝111；此外，该畴具有一个与连接电极部12连接的连接畴11a。

值得一提的是，参见图2和图3所示，该子像素1具有显示区1a和非显示区1b，像素电极10中主体电极部11位于显示区1a，以透过背光模组所产生的光线，且主体电极部11还可以驱动液晶分子300的转动；连接电极部12位于该非显示区1b，以避免连接电极部12影响显示效果。

需要说明的是，当去按压或划动显示面板时，阵列基板100和对置基板200之间的液晶分子300排列变得不规则，进而产生黑色畴线(Trace mura)。并且，由于非显示区1b对应的对置基板200上有黑色矩阵，无法进行光配向，而且非显示区1b中薄膜晶体管20的地形比较复杂，此外，液晶分子300本身也不规则；连接电极部12的连接线121与列方向Y的倾斜夹角与连接畴11a的第一狭缝111与列方向Y的倾斜夹角相同，因此，当去按压或划动时会从非显示区1b处的液晶分子300会扩散到连接电极部12处的液晶分子300，再通过连接电极部12上的电场将非显示区1b中的液晶分子300逐渐扩散到主体电极部11处，非显示区1b的液晶分子300进入主体电极部11，对主体电极部11内的液晶分子300产生挤压，进而使得主体电极部11处的液晶分子300排列变得不规则，产生黑色畴线(Trace mura)。换句话说，该黑色畴线(Trace mura)即是从非显示区1b扩散到显示区1a；或者说，该黑色畴线(Tracemura)是从非显示区1b沿着连接电极部12上的电极走线传递至显示区1a内。

因此，如图2所示，本申请方案提出一种阵列基板100，可有效避免显示区1a处出现大面积黑色畴线(Trace mura)。

进一步地，参见图2或图3所示，子像素1还包括位于非显示区1b中的虚拟畴30，该连接线121通过虚拟畴30与连接畴11a连接，该虚拟畴30具有多个相对列方向上倾斜设置的第二狭缝301，该第二狭缝301与连接畴11a的第一狭缝111具有夹角。

需要说明的是，参见图2或图4所示，该第二狭缝301与第一狭缝111具有夹角，也即该虚拟畴30中的液晶分子300与连接畴11a中的液晶分子300排列方向不同，进而可以进一步避免连接电极部12中连接线121上的液晶分子300挤压进入连接畴11a中，对连接畴11a中的液晶分子300进行挤压，进而可以避免连接畴11a出现黑色畴线(Trace mura)，避免显示区1a大面积出现黑色畴线(Trace mura)，提高显示效果。

此外，将虚拟畴30设于非显示区1b中，可以避免减少显示区1a所占有的面积，避免影响显示区1a的开口率，保证显示面板的显示效果。

值得一提的是，该连接电极部12的一部分设有相对列方向Y倾斜设置的连接线121，连接电极部12的另一部分与薄膜晶体管20连接，该连接线121与虚拟畴30远离连接畴11a的一侧连接。

示例地，连接电极部12的一部分通过过孔与薄膜晶体管20相连，另一部分与虚拟畴30连接，以使得薄膜晶体管20通过连接电极部12将数据信号传输至主体电极部11，控制主体电极部11的电压，以驱动液晶分子300偏转；此外，连接电极部12位于非显示区1b，以避免连接电极部12影响显示面板的显示效果，且也能增加显示面板的显示范围，提高显示面板的显示效果。

进一步地，参见图2或图4所示，该虚拟畴30具有多个屏蔽分支302，该屏蔽分支302靠近薄膜晶体管20的一侧为开口，以便于能和连接线121进行连接，也即，该屏蔽分支302靠近薄膜晶体管20的一侧与连接线121连接；该屏蔽分支302远离薄膜晶体管20的一侧与连接畴11a中的电极分支114进行连接，以便于将连接线121中的数据信号传输至连接畴11a中，以调节显示区1a中的驱动电压，进而控制液晶分子300的偏转角度。

应当理解的是，相邻屏蔽分支302之间形成第二狭缝301，该第二狭缝301的倾斜角可与连接线121的倾斜角相同，也可以不同。

示例地，该第二狭缝301与列方向Y的倾斜角与连接线121与列方向的倾斜角不同。这样，由于第二狭缝301与列方向Y的倾斜角与连接线121与列方向的倾斜角不同，那么虚拟畴30中的液晶分子300与连接电极部12中的液晶分子300的排列方向也不同，进而进一步避免了黑色畴线(Trace mura)的产生，避免黑色畴线(Trace mura)从非显示区1b中进入显示区1a，从而将黑色畴线(Trace mura)限定在非显示区1b中，避免显示面板大面积出现黑色畴线(Trace mura)，提高显示面板的显示效果。

另一种示例地，参见图2所示，该第二狭缝301与列方向Y的倾斜角与连接线121与列方向的倾斜角相同。这样，可以在同一个制程下做出连接电极部12中的连接线121和屏蔽分支302，减少了制程和生产成本；并且，采用此种方式，也可将黑色畴线(Trace mura)限定在非显示区1b中，避免显示面板大面积出现黑色畴线(Trace mura)，提高显示面板的显示效果。

进一步地，该连接线121可与至少一个屏蔽分支302连接；例如，连接线121与一个屏蔽分支302连接；连接线121与两个屏蔽分支302连接；连接线121与三个或三个以上屏蔽分支302连接。

需要说明的是，当采用两个或两个以上的屏蔽分支302连接时，可以保证连接线121与屏蔽分支302的连接强度，避免连接线121与屏蔽分支302断裂，保证显示区1a具有信号流入，进而保证显示面板的显示效果。

其中，连接线121能够与虚拟畴30的边缘位置的屏蔽分支302连接，也可与虚拟畴30的中部位置的屏蔽分支302连接，具体连接位置不做限定。

需要说明的是，阵列基板100还包括在列方向Y上延伸设置的数据线60，该数据线60位于两个相邻的子像素1之间。为了便于后续说明，将与该子像素1的薄膜晶体管20连接的数据线60命名为第一数据线，与相邻子像素1的薄膜晶体管20连接的数据线60命名为第二数据线。

此外，该子像素1可以设计为单畴、二畴、四畴或八畴，具体可根据具体的实施方式进行设计，在此不做具体限定。

示例地，该子像素1为单畴时，该连接畴11a遍布整个显示区1a，该虚拟畴30可以设在连接畴11a靠近或远离第一数据线的边缘位置，也可以设在连接畴11a的中间位置，也即该第一数据线和第二数据线的中心位置。只要保证虚拟畴30中的电极分支114与连接畴11a中的电极分支114具有夹角即可，其位置不做具体限定。

另一种示例地，该子像素1为四畴时，主体电极部11包括在列方向Y上延伸的列主干112和在行方向X上延伸的行主干113，列主干112和行主干113相交并将主体电极部11划分成四个畴，分别为第一电极畴11b、第二电极畴11c、第三电极畴11d和连接畴11a；其中，虚拟畴30在行方向X上的正投影与连接畴11a在行方向X上的正投影重合。这样，可以将黑色畴线(Trace mura)限制在非显示区1b中，不会通过屏蔽分支302进入连接畴11a中，进而可以避免大面积出现黑色畴线(Trace mura)，提高显示效果。

需要说明的是，远离列主干112和列主干112的位置为边缘位置，该列主干112和第二数据线的中心位置为中部位置。

可选地，行主干113与列主干112相互垂直，且行主干113和列主干112的中心汇聚于一点，第一电极畴11b和第二电极畴11c在行方向X上依次排列，连接畴11a和第三电极畴11d在行方向X上依次排列；第一电极畴11b和连接畴11a在列方向Y上依次排列，且连接畴11a设于第一电极畴11b靠近薄膜晶体管20的一侧。

也就是说，第一电极畴11b和第二电极畴11c从左往右依次排列，第一电极畴11b和连接畴11a从上往下依次排列。

此外，第一电极畴11b和第二电极畴11c的电极分支114的延伸方向相对于列方向Y上相互对称；连接畴11a和第三电极畴11d的电极分支114的延伸方向相对于列方向Y上相互对称；第一电极畴11b和连接畴11a的电极分支114的延伸方向相对于行方向X上相互对称；第二电极畴11c和第三电极畴11d的电极分支114的延伸方向相对于行方向X上相互对称。

举例说明，如图3所示，该第一电极畴11b中的电极分支114相对于列主干112沿左上方进行延伸；第二电极畴11c中的电极分支114相对于列主干112沿右上方进行延伸；连接畴11a中的电极分支114相对于列主干112沿左下方进行延伸；第三电极畴11d中的电极分支114相对于列主干112沿右下方进行延伸。

此外，连接畴11a设于第一电极畴11b在列方向上靠近薄膜晶体管20的一侧；第三电极畴11d设于第二电极畴11c在列方向上靠近薄膜晶体管20的一侧。

需要说明的是，由于虚拟畴30在行方向X上的正投影与连接畴11a在行方向X上的正投影重合，因此，该连接线121可与虚拟畴30远离第三电极畴11d的边缘位置的屏蔽分支302连接；连接线121也可与虚拟畴30靠近第三电极畴11d的边缘位置的屏蔽分支302连接，也即列主干112的位置也为边缘位置；当然，连接线121也可与列主干112和第二数据线的中心位置的屏蔽分支302连接。

此外，该虚拟畴30也可与列主干112连接，当然该虚拟畴30的电极分支114与列主干112之间具有夹角，以将黑色畴线(Trace mura)限制在非显示区1b中，避免显示区1a大面积出现黑色畴线(Trace mura)，提高显示面板的显示效果。

更进一步地，该虚拟畴30还包括屏蔽主干303，其屏蔽主干303的一侧至少与部分屏蔽分支302远离薄膜晶体管20的一侧连接，屏蔽主干303的另一侧与部分连接畴11a的电极分支114连接，以将连接线121中的数据信号输入至连接畴11a中，改变显示区1a中的驱动电压。

需要说明的是，该屏蔽主干303可与列主干112之间具有间隙，也可与列主干112之间连接，也即无缝连接。

示例地，参见图2和图3所示，该屏蔽主干303与列主干112连接，其连接线121的数据信号可通过连接畴11a或列主干112进入其它畴中，传输效率更好，进而更快的改变显示区1a的驱动电压。

另一种示例地，参见图4和图5所示，该屏蔽主干303与列主干112间隙设置，其连接线121的数据信号只能通过连接畴11a中的电极分支114进入其它畴中，其限制了数据信号的进入方向，使得传输方向更加具体，不易发生紊乱。

其次，第一电极畴11b、第二电极畴11c、第三电极畴11d和连接畴11a的电极分支114末端可以设有边线，也可以不设有边线。

示例地，第一电极畴11b、第二电极畴11c、第三电极畴11d和连接畴11a均设有与至少部分电极分支114的边缘连接的边线；阵列基板100还包括衬底基板和公共电极线70，公共电极线70设于像素电极10靠近衬底基板的一侧。

需要说明的是，边线和列主干112在衬底基板上的正投影均与公共电极线70在衬底基板上的正投影存在部分交叠，以用于形成存储电容。此外，该公共电极线70用于接收公共信号，并与像素电极10之间形成存储电容。

其中，公共电极线70的一部分与列主干112在衬底基板的正投影具有交叠，另一部分与边线在衬底基板的正投影具有交叠。这样，通过在第一电极畴11b、第二电极畴11c、第三电极畴11d和连接畴11a设置边线，可以增加电容的储存面积。

此外，薄膜晶体管20可包括栅极、有源层及同层设置的第一极和第二极，栅极与有源层之间可设置栅绝缘层，以使栅极与有源层之间相互绝缘；而第一极和第二极可分别与有源层的源、漏掺杂区，具体可根据薄膜晶体管20为N型或P型来确定第一极和第二极与有源层的源、漏掺杂区对应连接关系，在此不作详细赘述。

举例而言，本申请的实施例的薄膜晶体管20可为底栅型，即：栅极可先形成在衬底基板上；然后，再在衬底基板上形成栅绝缘层，此栅绝缘层遮挡栅极；之后在栅绝缘层背离衬底基板的一侧形成有源层，即：有源层位于栅极远离衬底基板的一侧，此有源层与栅极在衬底基板上的正投影存在交叠，示例的，有源层在衬底基板上的正投影可位于栅极在衬底基板上的正投影内；第一极和第二极可在形成有源层之后形成，此第一极的至少部分可搭接在有源层的源、漏掺杂区的一掺杂区上；第二极的至少部分可搭接在有源层的源、漏掺杂区的另一掺杂区上。

需要说明的是，本申请实施例的薄膜晶体管20不限于前述提到的底栅型，还可为顶栅型。此外，还需说明的是，薄膜晶体管20的栅极可理解为其控制端，第一极可理解为第一端，第二极可理解为第二端。

此外，该阵列基板100还包括在行方向X上延伸设置的扫描线50以及在列方向Y上延伸设置的数据线60，该数据线60位于两个子像素1之间，扫描线50位于相邻子像素1之间。

其中，扫描线50可与薄膜晶体管20的控制端连接，以控制薄膜晶体管20的导通或闭合。可选地，扫描线50可与薄膜晶体管20的栅极同层设置，且一体连接。

在本申请中，“同层设置”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。即一次构图工艺对应一道掩模板(mask，也称光罩)。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。从而简化制作工艺，节省制作成本，提高生产效率。

举例而言，扫描线50可采用金属或合金材料制作而成，例如包括钼、铝及钛等，以保证其良好的导电性能，但不限于此，也可采用其他具有良好导电性能的材料制作而成。

数据线60可在列方向Y上延伸，其中，数据线60可与薄膜晶体管20的第二端(即：前述提到的第二极)连接，以向薄膜晶体管20的第二端写入数据信号。可选地，数据线60可与薄膜晶体管20的第二极同层设置，且一体连接。

数据线60可采用金属或合金材料制作而成，例如包括钼、铝及钛等，以保证其良好的导电性能，但不限于此，也可采用其他具有良好导电性能的材料制作而成。

像素电极10可与薄膜晶体管20的第一端(即：前述提到的第一极)连接，在薄膜晶体管20响应扫描线50提供的扫描信号而导通时，数据线60提供的数据信号可通过第二极流入薄膜晶体管20的第一极，从而写入至像素电极10，以与对置基板200侧公共电压形成电压差，继而使得对置基板200和阵列基板100之间的液晶分子300发生偏转，实现显示功能。

本申请实施例的像素电极10可为透明电极，例如，其可采用ITO(氧化铟锡)材料制作而成，以提高透光性，但不限于此，也可采用其他透明导电材料制作而成。

此外，衬底基板可为玻璃基板或者PI(聚酰亚胺)基板，前述提到的子像素1、公共电极线70、数据线60和扫描线50均形成在一衬底基板上，以形成阵列基板100。

值得一提的是，公共电极线70还可与扫描线50同层设置，也就是说，公共电极线70与扫描线50可采用同一成膜工艺形成，然后利用同一掩膜板通过一次构图工艺形成，这样设计可以简化制作工艺，节省制作成本，提高生产效率，另外，公共电极线70与扫描线50同层设置相比于设计在不同层的方案，还可降低阵列基板100的整体厚度，利于实现显示产品轻薄化。

应当理解的是，公共电极线70与扫描线50相互断开，以保证扫描信号与公共信号相互独立，避免信号之间串扰而产生shot(杂色、闪色)的情况，从而提高显示效果。

其中，在扫描线50为金属材料时，此公共电极线70也为同种金属材料，以提高其导电性能。

进一步地，参见图2或图4所示，第一电极畴11b和第二电极畴11c均设有沿行方向X延伸的第一边线115a和沿列方向Y延伸的第二边线115b，第一边线115a设于列主干112远离薄膜晶体管20的一端，并与列主干112和第一电极畴11b和第二电极畴11c中的部分电极分支114远离薄膜晶体管20的一侧连接。

再进一步地，第二边线115b与行主干113和第二电极畴11c中的部分电极分支114靠近数据线60的一侧连接；连接畴11a和第三电极畴11d分别设有沿列方向Y延伸的第三边线115c和第四边线115d，第三边线115c和第四边线115d分别设于行主干113的两端，且第三边线115c与行主干113和连接畴11a中的部分电极分支114靠近数据线60的一侧连接，连接畴11a中的另一部分与屏蔽主干303远离所述薄膜晶体管20的一侧连接；第四边线115d与行主干113和第三电极畴11d中的部分电极分支114靠近第一数据线的一侧连接，第三电极畴11d靠近所述薄膜晶体管20的一侧未设有边线，以避免液晶分子300在此处聚集，发生紊乱进而影响显示效果。

需要说明的是，第一边线115a可以与两端的第二边线115b连接，也可以与两端的第二边线115b具有开口。

示例地，第一边线115a与两端的第二边线115b之间具有第一开口116，以避免第一边线115a处对应的液晶分子300与第二边线115b处对应的液晶分子300紊乱，进而影响液晶分子300的偏转，提高液晶分子300的偏转稳定性，进而提高显示面板的显示效果。

此外，参见图2或图4所示，第三边线115c与第一电极畴11b处的第二边线115b共线且连接；第四边线115d与第二电极畴11c处的第二边线115b共线且连接，以提高整体稳定性。

进一步地，参见图2或图4所示，连接畴11a中的第三边线115c与屏蔽主干303之间具有第二开口40。这样，可以避免第三边线115c与屏蔽主干303处的液晶分子300发生紊乱，影响液晶分子300的偏转角度。此外，减少了第三边线115c处的液晶分子300，可以提高此处的液晶分子300偏转效果，可以使得背光模组的光线更好地经过折射，使得更多的光线透过，进而提高显示面板的光线强度，使得显示面板更亮。

值得一提的是，参见图2或图4所示，电极分支114与列主干112具有倾斜角α，倾斜角α为30°至60°；此外，由于虚拟畴30中的屏蔽分支302需要与连接畴11a中的电极分支114具有夹角，其屏蔽分支302可与连接畴11a中的电极分支114互补。

示例地，第一电极畴11b、第二电极畴11c、连接畴11a和第三电极畴11d处的电极分支114与列主干112形成45°的倾斜角，该屏蔽分支302可采用与第三电极畴11d中电极分支114的延伸方向，也即屏蔽分支302与连接畴11a中的电极分支114相互垂直。这样，采用与第三电极畴11d中的电极分支114的延伸方向，屏蔽分支302可与第三电极畴11d同时刻蚀完成，减少了制程，也减少了生产成本。

当然，该连接线121的倾斜角度也可与屏蔽分支302的倾斜角度相同，也即连接线121的延伸方向与屏蔽分支302的延伸方向相同，进一步减少了制程和生产成本。

此外，该倾斜角α还可以为30°、50°或60°。

更进一步地，参见图2或图4所示，第一电极畴11b、第二电极畴11c、连接畴11a和第三电极畴11d中的相邻第一狭缝111之间的距离相同或不同。

示例地，第一电极畴11b、第二电极畴11c、连接畴11a和第三电极畴11d中相邻第一狭缝111之间的距离相同，以使得各个狭缝电极部之间液晶分子300数量相同，保证显示效果，使得子像素1更加稳定，提高显示面板的显示效果。此外，该相邻屏蔽分支302之间的第二狭缝301之间的间距可与第一狭缝111的间距相同，也可不同，具体可根据不同的实施方式进行设计，在此不作具体限定。

实施例二

本申请实施例二提供了一种显示面板，参见图6所示，此显示面板可为液晶显示面板。其中，显示面板可包括实施例一中所描述的阵列基板100，在此不再重复赘述。且显示面板还包括与阵列基板100对盒设置的对置基板200以及位于阵列基板100和对置基板200之间的液晶分子300。

此对置基板200可包括玻璃衬底及形成在玻璃衬底上的色阻层、BM层、公共电极板、配向膜等等，在此不作详细赘述。

应当理解的是，通过在非显示区1b中加入虚拟畴30，由于虚拟畴30的第二狭缝301与连接畴11a的第一狭缝111具有夹角，使得虚拟畴30和连接畴11a中的液晶分子300偏转角度不同，进而进行按压或划动时非显示区1b中的液晶分子300的紊乱限制在虚拟畴30中，不会从虚拟畴30进入连接畴11a中，也即将黑色畴线(Trace mura)限制在非显示区1b中，避免了显示区1a中黑色畴线(Trace mura)的产生，进而降低整个显示面板黑色畴线(Tracemura)的产生，提高显示面板的显示效果。

此外，该显示面板可以采用垂直配向模式。例如，MVA (multi-domain verticalalignment)显示面板或PVA(patterned vertical alignment)。

在本说明书的描述中，参考术语 “一些实施例”、“示例地”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型，故但凡依本申请的权利要求和说明书所做的变化或修饰，皆应属于本申请专利涵盖的范围之内。

Claims (10)

1.一种阵列基板，所述阵列基板包括多个阵列排布的像素单元，所述像素单元包括多个子像素，所述子像素包括像素电极和薄膜晶体管，其特征在于，

所述子像素具有显示区和非显示区；

所述像素电极包括主体电极部和连接电极部，所述主体电极部位于所述显示区，所述连接电极部位于所述非显示区，所述主体电极部至少具有一个畴，所述畴具有多个相对列方向倾斜设置的第一狭缝；

所述畴包括与所述连接电极部相连接的连接畴；

所述子像素还包括位于所述非显示区中的虚拟畴，所述连接电极部通过所述虚拟畴与所述连接畴连接，所述虚拟畴具有多个相对所述列方向上倾斜设置的第二狭缝，所述第二狭缝与所述连接畴的第一狭缝具有夹角；所述虚拟畴具有多个屏蔽分支，所述屏蔽分支靠近所述薄膜晶体管的一侧与所述连接电极部的连接线连接，所述屏蔽分支远离所述薄膜晶体管一侧与所述连接畴的电极分支连接。

2.根据权利要求1所述的阵列基板，其特征在于，

所述屏蔽分支靠近所述薄膜晶体管的一侧为开口。

3.根据权利要求2所述的阵列基板，其特征在于，

相邻所述屏蔽分支之间形成所述第二狭缝，所述第二狭缝的倾斜角与所述连接线的倾斜角相同。

4.根据权利要求3所述的阵列基板，其特征在于，

所述连接线与至少一个所述屏蔽分支连接。

5.根据权利要求4所述的阵列基板，其特征在于，

所述连接线能够与所述虚拟畴边缘位置的屏蔽分支连接。

6.根据权利要求4所述的阵列基板，其特征在于，

所述连接线能够与所述虚拟畴中部位置的屏蔽分支连接。

7.根据权利要求5或6所述的阵列基板，其特征在于，

所述主体电极部包括在所述列方向上延伸的列主干和在行方向上延伸的行主干，所述列主干和所述行主干相交并将所述主体电极部划分成四畴，分别为第一电极畴、第二电极畴、第三电极畴和所述连接畴，所述第一电极畴和所述第二电极畴在所述行方向上依次排列，且所述第一电极畴和所述第二电极畴的电极分支的延伸方向相对于所述列方向上相互对称；

所述连接畴和所述第三电极畴在所述行方向上依次排列，所述第三电极畴和所述连接畴的电极分支的延伸方向相对于所述列方向上相互对称；

所述连接畴设于所述第一电极畴在所述列方向上靠近所述薄膜晶体管的一侧，且所述连接畴和所述第一电极畴的电极分支的延伸方向相对于所述行方向上相互对称；

所述第三电极畴设于所述第二电极畴在所述列方向上靠近所述薄膜晶体管的一侧，且所述第三电极畴和所述第二电极畴的电极分支的延伸方向相对于所述行方向上相互对称；

所述虚拟畴还包括屏蔽主干，所述屏蔽主干的一侧至少与部分所述屏蔽分支远离所述薄膜晶体管的一侧连接，所述屏蔽主干的另一侧与部分所述连接畴的电极分支连接。

8.根据权利要求7所述的阵列基板，其特征在于，

所述屏蔽主干与所述列主干之间具有间隙。

9.根据权利要求7所述的阵列基板，其特征在于，

所述屏蔽主干与所述列主干之间连接。

10.一种显示面板，其特征在于，包括液晶分子、对置基板及权利要求1-9任一项所述的阵列基板，所述液晶分子设于所述对置基板和所述阵列基板之间。

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