CN114842890A - 刷新电路、半导体存储器及其刷新方法、电子器件 - Google Patents

刷新电路、半导体存储器及其刷新方法、电子器件 Download PDF

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CN114842890A CN202210602867.9A CN202210602867A CN114842890A CN 114842890 A CN114842890 A CN 114842890A CN 202210602867 A CN202210602867 A CN 202210602867A CN 114842890 A CN114842890 A CN 114842890A
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Abstract

本公开实施例提供了一种刷新电路，包括：信号解码模块和刷新控制模块；所述信号解码模块，用于接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号，将所述第二刷新信号和所述第一地址信息发送至所述刷新控制模块；所述刷新控制模块，用于接收所述第二刷新信号和所述第一地址信息，生成并输出第二刷新操作行地址；根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。

Description

刷新电路、半导体存储器及其刷新方法、电子器件
技术领域
本公开涉及半导体技术领域，涉及但不限于刷新电路、半导体存储器及其刷新方法、电子器件。
背景技术
随着半导体存储装置的密度不断增加，存储器单元呈现物理体积缩小的特点，存储器单元中的字线在物理上更接近，相邻的字线之间的电容耦合增大。当对存储器单元中某一行的访问次数超出阈值时，可能导致附近行上的数据异常，通常称上述现象为行锤击(Row Hammer)。因此，如何缓解行锤击带来的危害成为亟待解决的问题。
发明内容
有鉴于此，本公开的主要目的在于提供刷新电路、半导体存储器及其刷新方法、电子器件。为达到上述目的，本公开的技术方案是这样实现的：
本公开实施例提供一种刷新电路，包括：信号解码模块和刷新控制模块；
所述信号解码模块，用于接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号，将所述第二刷新信号和所述第一地址信息发送至所述刷新控制模块；
所述刷新控制模块，用于接收所述第二刷新信号和所述第一地址信息，生成并输出第二刷新操作行地址；根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。
上述方案中，所述信号解码模块包括：地址解码器和命令解码器；
所述地址解码器，用于对外部信号中的地址信号进行解码生成第一地址信息，将所述第一地址信息发送至所述刷新控制模块；
所述命令解码器，用于识别外部信号中的第一刷新操作命令和激活操作命令，生成用于指示执行第一刷新操作的第一刷新信号和用于指示执行激活操作的激活信号，基于所述第一刷新信号和所述激活信号产生用于指示执行第二刷新操作的第二刷新信号，将所述第二刷新信号发送至所述刷新控制模块。
上述方案中，所述命令解码器包括：
第二刷新信号产生电路，用于接收所述第一刷新信号和所述激活信号，并将所述第一刷新信号进行延迟运算后，与所述激活信号进行逻辑运算，产生第二刷新信号，将所述第二刷新信号发送至所述刷新控制模块，其中，所述激活信号和所述第一刷新信号间隔N个时钟周期，N为大于等于1的整数。
上述方案中，所述第二刷新信号产生电路包括N级触发器和一个逻辑与门，组成N级触发器的N个触发器的时钟端接收相同的时钟信号，所述N级触发器中前级触发器的输出Q端口与后级触发器的输入D端口逐级相连，其中，第一级触发器的输入D端口接收所述第一刷新信号，所述第N级触发器的输出Q端口连接至所述逻辑与门的输入端，并输出延迟N个时钟周期的第一刷新信号至所述逻辑与门；所述逻辑与门接收所述激活信号和延迟N个时钟周期的第一刷新信号，输出所述第二刷新信号至所述刷新控制模块。
上述方案中，所述命令解码器，还用于将对外部信号解码生成的所述第一刷新信号和所述激活信号发送至所述刷新控制模块；
所述刷新控制模块包括：刷新地址生成模块；所述刷新地址生成模块，用于根据从所述地址解码器接收的所述第一地址信息，生成第二刷新操作行地址，或者用于根据从所述地址解码器接收的所述第一地址信息，生成第一刷新操作行地址和第二刷新操作行地址。
上述方案中，所述刷新地址生成模块包括第一地址生成器和第二地址生成器，所述第二地址生成器还用于根据所述第一地址信息和所述刷新信号，生成第二刷新操作行地址。
上述方案中，所述第二地址生成器包括：地址运算模块和选择控制模块，所述地址运算模块用于对所述第一地址信息进行加法或减法运算，以获得至少一个受害行地址；
所述选择控制模块用于在选择信号的控制下，选择所述至少一个受害行地址中的一个受害行地址作为第二刷新操作行地址。
上述方案中，所述地址运算模块用于对所述第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址；
所述选择控制模块用于在选择信号的控制下，选择所述相邻受害行地址或所述间隔受害行地址中的一个受害行地址作为所述第二刷新操作行地址。
上述方案中，所述刷新控制模块还包括：地址锁存器和命令锁存器；
所述命令锁存器用于接收并锁存所述命令解码器输出的所述第二刷新信号、所述第一刷新信号和所述激活信号；
所述地址锁存器用于接收所述第二地址生成器输出的所述第二刷新操作行地址；并响应于所述第二刷新信号锁存所述第二刷新操作行地址。
上述方案中，所述地址锁存器包括多路选择器和锁存器；
所述多路选择器用于对接收到的所述第一刷新操作行地址、所述第二刷新操作行地址和所述激活信号对应的行地址进行选择输出；所述多路选择器的第一输入端接收所述第一地址生成器输出的所述第一刷新操作行地址，第二输入端接收所述第二地址生成器输出的所述第二刷新操作行地址，第三输入端接收所述激活信号对应的行地址，响应于第一控制端、第二控制端和第三控制端分别接收到的对应的控制信息，选择输出对应的所述第一刷新命令行地址或所述第二刷新命令行地址或所述激活信号对应的行地址；
所述锁存器用于对所述多路选择器输出的地址进行锁存，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第一反相器的输入端相连，所述第一反相器的输入端作为所述锁存器的输入端，连接所述多路选择器的输出端，所述第一反相器的输出端作为所述锁存器的输出端。
上述方案中，所述第二刷新信号为指示对行锤击的受害行进行刷新操作的命令，所述第二刷新信号还用于阻断所述第一刷新信号和所述激活信号传输至所述刷新控制模块。
本公开实施例还提供一种半导体存储器刷新方法，包括：
接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号；
根据所述第一地址信息，生成并输出第二刷新操作行地址；
根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。
上述方案中，所述对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，包括：
对外部信号中的地址信号进行解码生成第一地址信息；
识别外部信号中的第一刷新操作命令和激活操作命令，生成用于指示执行第一刷新操作的第一刷新信号和用于指示执行激活操作的激活信号。
上述方案中，所述基于所述第一刷新信号和所述激活信号产生第二刷新信号，包括：
将所述第一刷新信号进行延迟运算后，与所述激活信号进行逻辑运算，产生第二刷新信号，其中，所述激活信号和所述第一刷新信号间隔N个时钟周期，N为大于等于1的整数。
上述方案中，所述根据所述第一地址信息，生成并输出第二刷新操作行地址，包括：
对所述第一地址信息进行加法或减法运算，以获得至少一个受害行地址；
在选择信号的控制下，依次选择所述至少一个受害行地址中的一个受害行地址作为第二刷新操作行地址。
上述方案中，所述根据所述第一地址信息，生成并输出第二刷新操作行地址，包括：
对所述第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址；
在选择信号的控制下，依次选择所述相邻受害行地址、所述间隔受害行地址中的一个受害行地址作为所述第二刷新操作行地址。
上述方案中，所述根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作还包括：
锁存所述第二刷新信号，响应于所述第二刷新信号锁存所述第二刷新操作行地址或响应于所述第一刷新信号锁存所述第一刷新操作行地址，并根据锁存的所述第二刷新信号对锁存的所述第二刷新操作行地址执行刷新操作。
上述方案中，所述第二刷新信号为指示对行锤击的受害行进行刷新操作的命令，所述第二刷新信号还用于阻断所述第一刷新信号和所述激活信号的传输。
本公开实施例还提供了一种半导体存储器，包括如上任一项所述的刷新电路。
上述方案中，所述半导体存储器为动态随机存取存储器。
本公开实施例还提供了一种电子器件，包括如上所述的半导体存储器和存储器控制器；所述存储器控制器，被配置为向所述半导体存储器输出用于执行刷新操作和激活操作的外部信号。
本公开所提供的技术方案中，提供了一种刷新电路，该刷新电路中设置有信号解码模块和刷新控制模块，所述信号解码模块，用于接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号，将所述第二刷新信号和所述第一地址信息发送至所述刷新控制模块；所述刷新控制模块，用于接收所述第二刷新信号和所述第一地址信息生成并输出第二刷新操作行地址；根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。如此，在无需增加额外刷新命令的前提下，基于现有的刷新命令和激活命令，即可生成用于指示仅对行锤击的受害行执行刷新操作的第二刷新信号，并基于行锤击对应的第一地址信息生成指示行锤击受害行的第二刷新操作行地址，上述刷新电路可以及时地响应第二刷新信号对第二刷新操作行地址执行刷新操作，避免行锤击的受害行中数据的丢失，有效缓解了行锤击带来的危害，且不会给存储系统带来额外的负担。
附图说明
图1为本公开实施例提供的一种半导体存储器的框图；
图2A为本公开实施例提供的第二刷新信号产生电路的示意图；
图2B为本公开实施例提供的另一第二刷新信号产生电路的示意图；
图3为本公开实施例提供的第二地址生成器的框图；
图4为本公开实施例提供的第二地址生成器的电路示意图；
图5为本公开实施例提供的第二地址生成器输入信号与输出信号的关系对应表；
图6为本公开实施例提供的地址锁存器的电路示意图；
图7为本公开实施例提供的一种半导体存储器刷新方法的实现流程示意图；
图8为本公开实施例提供的DDR4 SDRAM生成第二刷新信号的时序图；
图9为本公开实施例提供的DDR4 SDRAM刷新电路的系统的命令真值表中所选命令的示例；
图10为为本公开实施例提供的DDR5 SDRAM生成第二刷新信号的时序图；
图11为本公开实施例提供的DDR5 SDRAM刷新电路的系统的命令真值表中所选命令的示例；
图12为本公开一实施例提供的电子器件的框图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
在相关技术中，易失性存储器装置(诸如，动态随机存取存储器(Dynamic RandomAccess Memory，DRAM))周期性地执行刷新操作以保留存储器单元储存的电荷，防止数据丢失。提高周期刷新的频率可以在一定程度上缓解行锤击带来的危害，可以确保在行锤击可能对单元电荷造成足够的损坏以产生错误之前刷新每行。但上述方法会花费不必要的时间或电力来刷新其他未经历行锤击的行，使得接收到刷新命令的存储器装置无法将其刷新范围限制到行锤击的受害行，因此需要增加系统功率，还会降低系统性能，因为额外的刷新周期会降低存储系统带宽。
对此，本公开提出了以下实施方式。
本公开图1示出了根据本公开提供的示例性半导体存储器10的框图。在一个示例中，半导体存储器可包括动态随机存取存储器(DRAM)，半导体存储器的行需要被定期刷新以保留储存的电荷。如图1所示，半导体存储器10包括信号接收器110，刷新电路140和存储器阵列150。在本公开实施例中，存储器阵列150包括X行Y列(X和Y均为正整数)个存储单元CELL，每个存储单元CELL包括一个晶体管和一个存储电容。存储电容的一端接地，另一端连接晶体管的第一端；晶体管的第二端连接位线(Bit Line，BL)，控制端连接字线(WordLine，WL)。
该刷新电路140包括：信号解码模块120和刷新控制模块130；所述信号解码模块120，用于接收外部信号，对所述外部信号进行解码获得第一刷新信号REF、激活信号ACTIVE和第一地址信息ADDR1，基于所述第一刷新信号REF和所述激活信号ACTIVE产生第二刷新信号REFsra，将所述第二刷新信号REFsra和所述第一地址信息ADDR1发送至所述刷新控制模块130；所述刷新控制模块130，用于接收所述第二刷新信号REFsra和所述第一地址信息ADDR1，生成并输出第二刷新操作行地址Victim_RA；根据所述第二刷新信号REFsra对所述第二刷新操作行地址Victim_RA执行刷新操作。
在本公开实施例中，如图1所示，信号解码模块120包括：地址解码器121和命令解码器122；地址解码器121，用于对外部信号中的地址信号ADDR进行解码生成第一地址信息ADDR1，将所述第一地址信息ADDR1发送至所述刷新控制模块130；命令解码器122，用于识别外部信号中的第一刷新操作命令和激活操作命令，生成用于指示执行第一刷新操作的第一刷新信号和用于指示执行激活操作的激活信号，基于所述第一刷新信号REF和所述激活信号ACTIVE产生用于指示执行第二刷新操作的第二刷新信号REFsra，将第二刷新信号REFsra发送至所述刷新控制模块130。在本公开实施例中，信号接收器110用于接收外部信号，并将外部信号中的地址信号ADDR和命令信号CMD分别发送至信号解码模块120。具体地，信号接收器110将外部信号中的地址信号ADDR发送至信号解码模块120中的地址解码器121，将外部信号中的命令信号CMD发送至信号解码模块120中的命令解码器122。这里，命令信号CMD包括第一刷新操作命令和激活操作命令。
在一些实施例中，命令解码器122可包含用于对外部信号进行解码以产生用于执行半导体存储器操作的各种内部控制信号和命令的电路，举例来说，命令解码器对外部信号的命令信号CMD(如第一刷新操作命令和激活操作命令)进行解码以产生用于指示执行第一刷新操作的第一刷新信号REF和用于指示执行激活操作的激活信号ACTIVE。
在本公开一实施例中，命令解码器122包括：第二刷新信号产生电路，用于接收所述第一刷新信号和所述激活信号，并将所述第一刷新信号进行延迟运算后，与所述激活信号进行逻辑运算，产生第二刷新信号，将所述第二刷新信号发送至所述刷新控制模块，其中，所述激活信号和所述第一刷新信号间隔N个时钟周期，N为大于等于1的整数。
具体地，所述第二刷新信号产生电路包括N级触发器和一个逻辑与门，组成所述N级触发器的N个触发器的时钟端接收相同的时钟信号，所述N级触发器中前级触发器的输出Q端口与后级触发器的输入D端口逐级相连，其中，第一级触发器的输入D端口接收所述第一刷新信号，所述第N级触发器的输出Q端口连接至所述逻辑与门的输入端，并输出延迟N个时钟周期的第一刷新信号至所述逻辑与门；所述逻辑与门接收所述激活信号和延迟N个时钟周期的第一刷新信号，生成并输出所述第二刷新信号至所述刷新控制模块。这里，N级触发器可由N个触发器组成，每个触发器包括四个端口分别为时钟端口Clk、输入D端口、输出Q端口和反相输出Qn端口。N个触发器的输出Q端口与输入D端口逐级相连，具体地，请参阅图2A，第一级触发器D1的输入D端口接收第一刷新信号，第一级触发器D1的时钟端口Clk接收时钟信号，经过第一级触发器D1对第一刷新信号的延迟运算后，第一级触发器D1的输出Q端口将延迟1个时钟周期的第一刷新信号传输至第二级触发器D2的输入D端口。第二级触发器D2的时钟端口Clk接收同样的时钟信号，第二级触发器D2的输出Q端口将延迟2个时钟周期的第一刷新信号传输至下一级触发器的输入D端口。以此类推，第(N-1)级触发器DN-1的输出Q端口将延迟(N-1)个时钟周期的第一刷新信号传输至第N级触发器DN的输入D端口，第N级触发器DN的时钟端口Clk接收同样的时钟信号，第N级触发器DN的输出Q端口连接至逻辑与门的输入端，并输出延迟N个时钟的第一刷新信号至逻辑与门。第一刷新命令和激活命令由连续N个时钟周期的外部信号发送至半导体存储器，即激活命令比第一刷新命令滞后N个时钟周期，因此解码获得的第一刷新信号与激活信号也存在N个时钟周期的延迟。经过上述N级触发器对第一刷新信号的延迟运算后，延迟了N个时钟周期的第一刷新信号和激活信号可以实现同步，也就是说，N级触发器使得第一刷新信号和激活信号实现了同步。逻辑与门接收激活信号和延迟N个时钟周期的第一刷新信号，生成并输出第二刷新信号至刷新控制模块。
在一具体实施方式中，请参阅图2B，以N等于1为例，第二刷新信号产生电路包括一个触发器和一个逻辑与门，触发器的输入D端口接收第一刷新信号REF，触发器的输出Q端口连接至逻辑与门的输入端，并输出延迟1个时钟周期的第一刷新信号REF_d至逻辑与门，其中，第一刷新命令和激活命令由连续两个周期的外部信号发送至半导体存储器，即激活命令比第一刷新命令滞后1个时钟周期发送至半导体存储器，此处结合图8可知，解码获得的第一刷新信号REF与激活信号ACTIVE也存在1个时钟周期的延迟。经过上述1级触发器对第一刷新信号REF的延迟运算后，延迟了1个时钟周期的第一刷新信号REF_d与激活信号ACTIVE可以实现同步；逻辑与门接收激活信号ACTIVE和延迟1个时钟周期的第一刷新信号REF_d，基于同步的激活信号ACTIVE和延迟一个时钟周期的第一刷新信号REF_d，输出第二刷新信号REFsra至刷新控制模块。
在本公开一示例性实施例中，第二刷新信号产生电路中的触发器可以为D触发器，D触发器在时钟信号的控制下对输入的第一刷新信号REF进行延迟运算，随后D触发器输出延迟了一个时钟周期的第一刷新信号REF_d，使得原本间隔1个时钟周期的第一刷新信号REF和激活信号ACTIVE经过D触发器的延迟运算实现了同步，再基于同步的激活信号ACTIVE和延迟一个时钟周期的第一刷新信号REF_d，经由逻辑与门生成了第二刷新信号REFsra。
在实际应用中，可以根据需要设置第一刷新信号的延迟周期，以使延迟后的第一刷新信号与激活信号同步，可以通过在第二刷新信号产生电路中设置不同数量的触发器实现对第一刷新信号进行延迟运算。如此，可以使得延迟后的第一刷新信号与激活信号同步，以基于同步的激活信号ACTIVE和延迟的第一刷新信号REF_d经由逻辑与门生成第二刷新信号REFsra。
在本公开实施例中，请参阅图1，所述命令解码器122，还用于将对外部信号解码生成的所述第一刷新信号REF和所述激活信号ACTIVE发送至所述刷新控制模块130，刷新控制模块130根据接收到的不同的信号，产生不同的地址，进而针对具体的地址执行对应的操作；所述刷新控制模块130包括：刷新地址生成模块135；所述刷新地址生成模块135，用于根据从所述地址解码器121接收的所述第一地址信息ADDR1，生成第二刷新操作行地址Victim_RA，或者用于根据从所述地址解码器121接收的所述第一地址信息ADDR1，生成第一刷新操作行地址REF_RA和第二刷新操作行地址Victim_RA。其中，所述刷新地址生成模块135包括第一地址生成器131和第二地址生成器132。
在一些实施例中，所述第二地址生成器132还用于接收所述第二刷新信号，并在所述第二刷新信号的控制下，根据所述第一地址信息ADDR1生成第二刷新操作行地址。
在本公开一实施例中，请参阅图3，第二地址生成器132包括：地址运算模块310和选择控制模块320，所述地址运算模块310用于对所述第一地址信息进行加法或减法运算，以获得至少一个受害行地址；所述选择控制模块320用于在选择信号的控制下，选择所述至少一个受害行地址中的一个受害行地址作为第二刷新操作行地址。
在本公开示例性实施方式中，地址运算模块310究竟是对输入地址进行加法运算还是减法运算，还需要引入至少一个配置信号，根据配置信号的具体取值来确定是对输入地址进行加法运算还是减法运算。
在实际应用中，可以引入一个配置信号，在配置信号为0时，对输入地址进行减1运算，在配置信号为1时，对输入地址进行加1运算。
在实际应用中，可以引入两个配置信号分别连接至地址运算模块中不同的加法器上，将其中一个配置信号设置为0时，对应的加法器对输入地址进行减法运算，在另一个配置信号设置为1时，对应的加法器对输入地址进行加法运算。
在本公开实施例中，所述地址运算模块310用于对所述第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址；所述选择控制模块320用于在选择信号的控制下，选择所述相邻受害行地址或所述间隔受害行地址中的一个受害行地址作为所述第二刷新操作行地址。
需要说明的是，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址是经过对第一地址信息进行连续两次加1或连续两次减1实现的，在一具体示例中，通过对第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对两个相邻受害行地址继续进行对应的加1或减1运算后获得两个间隔受害行地址。
在实际应用中，可以根据需要设置地址运算模块中加法器的个数。参照图4，本公开示例性实施方式提供了一种第二地址生成器132的电路示意图，其中的地址运算模块310中有四个加法器，分别为第一加法器401、第二加法器402、第三加法器403和第四加法器404。其中，第一加法器401用于接入第一配置信号和第一地址信息ADDR1，并对第一地址信息进行加1运算，获得第一个相邻受害行地址。第二加法器402与第一加法器401相连，用于接入第一配置信号和第一个相邻受害行地址，并对第一个相邻受害行地址进行加1运算，获得第一个间隔受害行地址。
同理，第三加法器403用于接入第二配置信号和第一地址信息，并对第一地址信息进行减1运算，获得第二个相邻受害行地址。第四加法器404与第三加法器403相连，用于接入第二配置信号和第二个相邻受害行地址，并对第二个相邻受害行地址进行减1运算，获得第二个间隔受害行地址。
这里，相邻受害行地址为与行锤击对应的地址相邻的地址，间隔受害行地址为与行锤击对应的地址间隔一行的地址。
在上述包括四个加法器的地址运算模块中，第一加法器401和第二加法器402接入的第一配置信号为1，第三加法器和第四加法器接入的第二配置信号为0。
图4所提供的第二地址生成器通过地址运算模块的四个加法器，每个加法器执行一次加1或减1运算，从而可以输出四个不同的地址，分别是两个不同的相邻受害行地址和两个不同的间隔受害行地址。对于第二地址生成器而言，在通过地址运算模块310确定出四个不同的地址后，还需要通过选择控制模块320根据选择信号来选择相邻受害行地址或间隔受害行地址。
在本公开实施例中，选择信号包括第一选择信号和第二选择信号。其中，第一选择信号可以为指示输出相邻受害行地址的使能信号，也可以是指示输出间隔受害行地址的使能信号。其中，相邻受害行地址与行锤击对应的地址具有第一物理关系，第一物理关系为相邻关系。间隔受害行地址与行锤击对应的地址具有第二物理关系，第二物理关系为间隔关系。第二选择信号可以为指示依次输出第一相邻受害行地址、第二相邻受害行地址还是依次输出第二相邻受害行地址、第一相邻受害行地址的使能信号，或者第二选择信号可以为指示依次输出第一间隔受害行地址、第二间隔受害行地址还是依次输出第二间隔受害行地址、第一间隔受害行地址的使能信号。具体地，选择控制模块320在第一选择信号和第二选择信号的配合控制下实现依次输出受害行地址。
对于图4提供的第二地址生成器，选择控制模块320包括第一多路选择器501和第二多路选择器502，其中，第一多路选择器501的输入端与第一加法器401的输出端和第二加法器402的输出端相连，即第一多路选择器501的输入端接收的是第一个相邻受害行地址和第一个间隔受害行地址。第一多路选择器501的控制端接入第一选择信号。
第二多路选择器502的输入端与第三加法器403的输出端和第四加法器404的输出端相连，即第二多路选择器502的输入端接收的是第二个相邻受害行地址和第二个间隔受害行地址。第二多路选择器502的控制端接入第一选择信号。
上述第一多路选择器501和第二多路选择器502的控制端均接入第一选择信号，在第一选择信号为输出相邻受害行地址的使能信号时，第一多路选择器501选择输出第一个相邻受害行地址，同时第二多路选择器502选择输出第二个相邻受害行地址。在第一选择信号为输出间隔受害行地址的使能信号时，第一多路选择器501选择输出第一个间隔受害行地址，同时第二多路选择器502选择输出第二个间隔受害行地址。
本公开示例性实施方式中，为了依次输出两个相邻受害行地址或两个间隔受害行地址，本公开示例性实施方式提供的选择控制模块还包括第三多路选择器503，该第三多路选择器503的输入端与第一多路选择器501的输出端和第二多路选择器502的输出端相连，即第三多路选择器503的输入端接收的是两个相邻受害行地址或两个间隔受害行地址，该第三多路选择器503的控制端接入第二选择信号，在第二选择信号的脉冲控制下，依次输出两个相邻受害行地址或两个间隔受害行地址作为第二刷新操作行地址。
选择控制模块320需要在第一选择信号和第二选择信号的配合控制下实现依次输出受害行地址。图5示出了第二地址生成器中输入信号和输出信号的对应关系。示例地，当选择信号第一选择信号为0时，表示第一选择信号为输出间隔受害行地址的使能信号，图4中的第一多路选择器501和第二多路选择器502分别输出第一个间隔受害行地址ADDR1+2和第二个间隔受害行地址ADDR1-2。当第二选择信号为0时，第三多路选择器503选择输出第一个间隔受害行地址ADDR1+2，当第二选择信号为1时，第三多路选择器503选择输出第二个间隔受害行地址ADDR1-2。
示例地，当选择信号第一选择信号为1时，表示第一选择信号为输出相邻受害行地址的使能信号，图4中的第一多路选择器501和第二多路选择器502分别输出第一个相邻受害行地址ADDR1+1和第二个相邻受害行地址ADDR1-1。当第二选择信号为0时，第三多路选择器503选择输出第一个相邻受害行地址ADDR1+1，当第二选择信号为1时，第三多路选择器503选择输出第二个相邻受害行地址ADDR1-1。
需要说明的是，依次输出的相邻受害行地址ADDR1+1/ADDR1-1或间隔受害行地址ADDR1+2/ADDR1-2均是作为第二刷新操作行地址Victim_RA。
在本公开一实施例中，请参阅图1，所述刷新控制模模块130还包括：地址锁存器133和命令锁存器134；所述命令锁存器134用于接收并锁存所述命令解码器输出的所述第二刷新信号REFsra、所述第一刷新信号REF和所述激活信号ACTIVE。
需要说明的是，由于第一刷新命令与激活命令具有时钟周期的延误，因此第一刷新信号REF和激活信号ACTIVE也存在时钟周期的延误，又因为第二刷新信号REFsra是基于第一刷新信号REF和激活信号ACTIVE生成的，并且所述第二刷新信号还可阻断所述第一刷新信号和所述激活信号传输至所述刷新控制模块，所以第二刷新信号REFsra、第一刷新信号REF和激活信号ACTIVE不会在同一时钟周期内经命令解码器输出，换言之，命令解码器在同一时钟周期内只能输出上述三个信号其中之一。
所述地址锁存器133用于接收所述第二地址生成器输出的所述第二刷新操作行地址Victim_RA；并响应于所述第二刷新信号REFsra锁存所述第二刷新操作行地址Victim_RA。通过刷新电路中的命令锁存器和地址锁存器保证了刷新命令和地址的时序同步性，存储器阵列在接收到一个刷新指令时，可同步接收到所述刷新命令对应的地址信号，可以更好地执行刷新命令。
在一些实施例中，地址锁存器133还用于接收从地址解码器接收的第一地址信息ADDR1，第一地址信息ADDR1包括存储体群组地址(Bank Group Address，BG)，存储体地址(Bank Address，BA)和行地址，其中BG用于确定具体的存储体群组，BA用于确定具体的存储体，而行地址用于确定具体的行，地址锁存器133需要对BG、BA及行地址均进行锁存才能够在执行刷新或激活操作时寻址到具体的位置。
在本公开一实施例中，请参阅图6，所述地址锁存器133包括多路选择器610和锁存器620；所述多路选择器610用于对接收到的所述第一刷新操作行地址、所述第二刷新操作行地址和所述激活信号对应的行地址进行选择输出；所述多路选择器的第一输入端I1接收所述第二地址生成器输出的所述第二刷新操作行地址Victim_RA，第二输入端I2接收所述第一地址生成器输出的所述第一刷新操作行地址REF_RA，第三输入端I3接收所述激活信号对应的行地址，响应于第一控制端、第二控制端和第三控制端分别接收到的对应的控制信息，选择输出对应的所述第一刷新命令行地址REF_RA或所述第二刷新命令行地址Victim_RA或所述激活信号对应的行地址；所述锁存器620用于对所述多路选择器输出的地址进行锁存，所述锁存器620包括第一反相器621和第二反相器622，所述第一反相器621的输出端与所述第二反相器622的输入端相连，所述第二反相器622的输出端与所述第一反相器621的输入端相连，所述第一反相器621的输入端作为所述锁存器620的输入端连接所述多路选择器610的输出端，所述第一反相器621的输出端作为所述锁存器620的输出端。需要说明的是，所述激活信号对应的行地址可以包括在第一地址信息ADDR1中。
在本公开实施例中，所述第二刷新信号为指示对行锤击的受害行进行刷新操作的命令，所述第二刷新信号还用于阻断所述第一刷新信号和所述激活信号传输至所述刷新控制模块。第二刷新信号可以及时有效地指示仅针对行锤击的受害行进行刷新操作以防止数据受损。此外，第一刷新信号可以为指示针对第一刷新操作行地址进行周期刷新的命令。
本公开所提供的技术方案中，提供了一种刷新电路，该刷新电路中设置有信号解码模块和刷新控制模块，所述信号解码模块，用于接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号，将所述第二刷新信号和所述第一地址信息发送至所述刷新控制模块；所述刷新控制模块，用于接收所述第二刷新信号和所述第一地址信息，生成并输出第二刷新操作行地址；根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。如此，在无需增加额外刷新命令的前提下，基于现有的刷新命令和激活命令，即可生成用于指示仅对行锤击的受害行执行刷新操作的第二刷新信号，并基于行锤击对应的第一地址信息生成指示行锤击受害行的第二刷新操作行地址，上述刷新电路可以及时地响应第二刷新信号对第二刷新操作行地址执行刷新操作，避免行锤击的受害行中数据的丢失，有效缓解了行锤击带来的危害，且不会给存储系统带来额外的负担。
本公开实施例还提供了一种半导体存储器刷新方法，图7为本公开实施例提供的半导体存储器刷新方法的具体实现流程示意图，如图7所示，所述刷新方法具体包括以下步骤：
步骤S710：接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号。
在上述步骤S710中，所述对所述外部信号进行解码获得第一刷新信号REF、激活信号ACTIVE和第一地址信息ADDR1，包括：对外部信号中的地址信号ADDR进行解码生成第一地址信息ADDR1；识别外部信号中的第一刷新操作命令和激活操作命令，生成用于指示执行第一刷新操作的第一刷新信号REF和用于指示执行激活操作的激活信号ACTIVE。
在本公开实施例中，所述基于所述第一刷新信号REF和所述激活信号ACTIVE产生第二刷新信号REFsra，包括：将所述第一刷新信号进行延迟运算后，与所述激活信号进行逻辑运算，产生第二刷新信号，其中，所述激活信号和所述第一刷新信号间隔N个时钟周期，N为大于等于1的整数。
在本公开一示例性实施例中，通过包括N级触发器和一个逻辑与门的第二刷新信号产生电路生成第二刷新信号。所述N级触发器中前级触发器的输出Q端口与后级触发器的输入D端口逐级相连，组成所述N级触发器的N个触发器的时钟端接收相同的时钟信号，其中，第一级触发器的输入D端口接收所述第一刷新信号，所述第N级触发器的输出Q端口连接至所述逻辑与门的输入端，并输出延迟N个时钟周期的第一刷新信号至所述逻辑与门；所述逻辑与门接收所述激活信号和延迟N个时钟周期的第一刷新信号，生成并输出所述第二刷新信号至所述刷新控制模块。这里，N级触发器可由N个触发器组成，N个触发器的输出Q端口与输入D端口逐级相连。
在一具体实施方式中，以N等于1为例，1个D触发器在时钟信号的控制下对输入的第一刷新信号REF进行延迟运算，随后D触发器输出延迟了一个时钟周期的第一刷新信号REF_d，使得原本间隔1个时钟周期的第一刷新信号REF和激活信号ACTIVE经过D触发器的延迟运算实现了同步，逻辑与门的输入端接收上述激活信号ACTIVE和延迟一个时钟周期的第一刷新信号REF_d，基于同步的激活信号ACTIVE和延迟一个时钟周期的第一刷新信号REF_d，进行逻辑运算，产生第二刷新信号REFsra。
以第四代双倍数据率同步动态随机存储器(Double-Data-Rate FourthGeneration Synchronous Dynamic Random Access Memory，DDR4 SDRAM)为例，图8示出了DDR4 SDRAM生成第二刷新信号的时序图。其中，ACT_n表示激活信号；RAS_n表示行地址选通信号；CAS_n表示列地址选通信号；WE_n表示写入使能信号。图8示出了激活命令与第一刷新命令具有1个时钟周期间隔的情况，由于激活命令比第一刷新命令滞后1个时钟周期发送至半导体存储器，因此解码获得的第一刷新信号REF与激活信号ACTIVE也存在1个时钟周期的延迟，经过对第一刷新信号REF的延迟运算，得到了与激活信号ACTIVE同步的延迟一个时钟周期的第一刷新信号REF_d。基于同步的激活信号ACTIVE和延迟一个时钟周期的第一刷新信号REF_d，即可生成第二刷新信号REFsra。
图9是具有本公开实施例所提供的DDR4 SDRAM刷新电路的系统的命令真值表中所选命令的示例。如图9所示，第二刷新命令(REFsra)由第一刷新命令(REF)与激活命令(ACT)组成，无需新增不同于原有命令配置的刷新命令，即可实现新的刷新功能。具体地，第一刷新命令REF和激活命令ACT均为存储器中原有的操作命令，在对配置不作任何变动的情况下，仅将第一刷新命令REF和激活命令ACT在连续两个周期内发送至存储器，存储器即可根据两个周期内连续解码获得的第一刷新信号和激活信号生成第二刷新信号，进而指示执行第二刷新操作，在此过程中，没有配置新的刷新命令，在不增加存储器命令负担的基础上，仅将原有的刷新命令和激活命令进行“拼接”，即可实现特殊刷新功能“命令”的定义。
而在其他实施方式中，可通过外部信号指示执行针对受害行地址的第二刷新操作，将图9所示的其中一个命令位例如BG0-BG1设置为用于甄别第一刷新信号和第二刷新信号的甄别信号，具体地，当刷新命令为第一刷新信号时甄别信号的值不同于刷新命令为第二刷新信号时甄别信号的值，通过甄别信号的差异确定执行何种刷新操作。需要说明的是，此处的BG0-BG1作为甄别命令位仅仅是一个可能的示例。存在其他地址可以作为刷新模式的甄别信号。
在另一实施方式中，以第五代双倍数据率同步动态随机存储器(Double-Data-Rate Fifth Generation Synchronous Dynamic Random Access Memory，DDR5 SDRAM)为例，图10示出了生成第二刷新信号的时序图。经过对第一刷新信号REF的延迟运算，得到了与激活信号ACTIVE同步的延迟一个时钟周期的第一刷新信号REF_d。基于同步的激活信号ACTIVE和延迟一个时钟周期的第一刷新信号REF_d，即可生成了第二刷新信号REFsra。
图11是具有本公开实施例所提供的DDR5 SDRAM刷新电路的系统的命令真值表中所选命令的示例。命令真值表中包括用于芯片选择的CS_n，以及表标识位CA[0:13]的多个CA(命令/地址)。针对命令真值表中信号的解释可以如下所示：BG＝存储体群组地址；BA＝存储体地址；R＝行地址；C＝列地址；CID＝芯片标识符；H＝逻辑高；L＝逻辑低；X＝不用在意，或者信号具有什么状态无关紧要，并且信号可能是浮动的；以及V＝有效，意指任何有效信号状态，或者更具体地为高或低。如图11所示，第二刷新命令(REFsra)由第一刷新命令(REF)与激活命令(ACT)组成，无需新增不同于原有命令配置的刷新命令，即可实现新的刷新功能。具体地，第一刷新命令REF和激活命令ACT均为存储器中原有的操作命令，在对配置不作任何变动的情况下，仅将第一刷新命令REF和激活命令ACT在连续两个周期内发送至存储器，存储器即可根据两个周期内连续解码获得的第一刷新信号和激活信号生成第二刷新信号，进而指示执行第二刷新操作，在此过程中，没有配置新的刷新命令，在不增加存储器命令负担的基础上，仅将原有的刷新命令和激活命令进行“拼接”，即可实现特殊刷新功能“命令”的定义。
在实际应用中，可以根据需要设置第一刷新信号的延迟周期，以使延迟后的第一刷新信号与激活信号同步，可以通过在第二刷新信号产生电路中设置不同数量的触发器实现对第一刷新信号进行延迟运算。如此，可以使得延迟后的第一刷新信号与激活信号同步，以基于同步的激活信号ACTIVE和延迟的第一刷新信号REF_d经由逻辑与门生成第二刷新信号REFsra。上述方式在不增加额外的刷新周期和激活命令的前提下，基于目前周期刷新操作中的第一刷新信号和激活信号，生成用于指示对行锤击的受害行执行刷新操作的第二刷新信号，可以在不对存储系统造成额外负担的情况下缓解行锤击带来的危害。
步骤S720：根据所述第一地址信息，生成并输出第二刷新操作行地址；在步骤S720中还包括根据所述第一刷新信号REF，生成第一刷新操作行地址REF_RA。
在上述步骤S720中，所述根据所述第一地址信息，生成并输出第二刷新操作行地址，还包括：对所述第一地址信息进行加法或减法运算，以获得至少一个受害行地址；在选择信号的控制下，依次选择所述至少一个受害行地址中的一个受害行地址作为第二刷新操作行地址。
在本公开示例性实施方式中，究竟是对第一地址信息进行加法运算还是减法运算，还需要至少引入一个配置信号，根据配置信号的具体取值来确定是对输入地址进行加法运算还是减法运算。
在实际应用中，可以引入一个配置信号，在配置信号为0时，对输入地址进行减1运算，在配置信号为1时，对输入地址进行加1运算。
在实际应用中，可以引入两个配置信号分别连接至地址运算模块中不同的加法器上，将其中一个配置信号设置为0时，对应的加法器对输入地址进行减法运算，在另一个配置信号设置为1时，对应的加法器对输入地址进行加法运算。
在本公开实施例中，所述根据所述第一地址信息，生成并输出第二刷新操作行地址，包括：对所述第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址；在选择信号的控制下，选择所述相邻受害行地址或所述间隔受害行地址中的一个受害行地址作为所述第二刷新操作行地址。
在一具体实施方式中，第一选择信号可以为指示输出相邻受害行地址的使能信号，也可以是指示输出间隔受害行地址的使能信号。其中，相邻受害行地址与行锤击对应的地址具有第一物理关系，第一物理关系为相邻关系。间隔受害行地址与行锤击对应的地址具有第二物理关系，第二物理关系为间隔关系。
在上述步骤S720中，所述根据所述第一地址信息，生成第二刷新操作行地址，进一步可包括：在所述第二刷新信号的控制下，根据所述第一地址信息，生成并输出所述第二刷新操作行地址，即生成的第二刷新信号REFsra有效时，控制生成并输出所述第二刷新操作行地址，没有生成第二刷新信号REFsra或第二刷新信号REFsra无效时，不生成所述第二刷新操作行地址。
步骤S730：根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。
在本公开实施例中，所述根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作还包括：锁存所述第二刷新信号REFsra，响应于所述第二刷新信号REFsra锁存所述第二刷新操作行地址Victim_RA，并根据锁存的所述第二刷新信号REFsra对锁存的所述第二刷新操作行地址Victim_RA执行刷新操作。通过刷新电路中的命令锁存器和地址锁存器保证了刷新命令和地址的时序同步性，存储器阵列在接收到一个刷新指令时，可同步接收到所述刷新命令对应的地址信号，可以更好地执行刷新命令。在本公开实施例中，所述第二刷新信号为指示对行锤击的受害行进行刷新操作的命令，所述第二刷新信号还用于阻断所述第一刷新信号和所述激活信号的传输。第二刷新信号可以及时有效地指示仅针对行锤击的受害行进行刷新操作以防止数据受损。此外，第一刷新信号为指示第一刷新操作行地址进行周期刷新的命令。
本公开实施例还提供了一种电子器件，该电子器件包括如上所述的半导体存储器和存储器控制器；所述存储器控制器，被配置为向所述半导体存储器输出用于执行刷新操作和激活操作的外部信号。在一些实施方式中，电子器件包括移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏机、导航系统、可穿戴电子设备、物联网(IoT)装置、万物互联(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)设备或其中具有半导体存储器的任何其他合适的电子器件。
存储器控制器耦合到半导体存储器，并且被配置为向半导体存储器输出用于执行刷新操作和激活操作的外部信号。图12是根据本公开一实施例提供的包括半导体存储器1220和存储器控制器1210的电子器件1200的框图。如图12所示，存储器控制器向半导体存储器1220发送外部信号，外部信号中包括用于执行刷新操作和激活操作的命令信号CMD和地址信号ADDR。
在一些实施方式中，存储器控制器被设计为用于在诸如个人计算器、数字相机、移动电话等的电子器件中使用的其他介质。存储器控制器还可以执行任何其他合适的功能，例如，格式化半导体存储器。存储器控制器具体可以由微处理器、微控制器(又名微控制器单元(MCU))、中央处理器(CPU)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、门控逻辑单元、分立硬件电路或它们的组合，以及被配置为执行以上详细描述的各种功能的其他合适的硬件、固件和/或软件来实现。
在一些实施方式中，半导体存储器可以包括用于与存储器控制器通信的接口。例如，半导体存储器可以包括DRAM接口。DRAM接口可以包括控制焊盘(pad)(或引脚)、地址焊盘和数据焊盘。半导体存储器可以通过控制焊盘来接收命令信号CMD，诸如芯片选择信号CS_n、行地址选通信号RAS_n、列地址选通信号CAS_n、写入使能信号WE_n、时钟使能信号CKE等。半导体存储器可以通过地址焊盘接收地址信号，并且通过数据焊盘接收写入数据或传送所读取的数据。
应理解，说明书通篇中提到的“一实施例”或“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本公开的至少一个实施例中。因此，在整个说明书各处出现的“在一实施例中”或“在一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本公开的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

1.一种刷新电路，其特征在于，包括：信号解码模块和刷新控制模块；
所述信号解码模块，用于接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号，将所述第二刷新信号和所述第一地址信息发送至所述刷新控制模块；
所述刷新控制模块，用于接收所述第二刷新信号和所述第一地址信息，生成并输出第二刷新操作行地址；根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。
2.根据权利要求1所述的刷新电路，其特征在于，所述信号解码模块包括：地址解码器和命令解码器；
所述地址解码器，用于对外部信号中的地址信号进行解码生成第一地址信息，将所述第一地址信息发送至所述刷新控制模块；
所述命令解码器，用于识别外部信号中的第一刷新操作命令和激活操作命令，生成用于指示执行第一刷新操作的第一刷新信号和用于指示执行激活操作的激活信号，基于所述第一刷新信号和所述激活信号产生用于指示执行第二刷新操作的第二刷新信号，将所述第二刷新信号发送至所述刷新控制模块。
3.根据权利要求2所述的刷新电路，其特征在于，所述命令解码器包括：
第二刷新信号产生电路，用于接收所述第一刷新信号和所述激活信号，并将所述第一刷新信号进行延迟运算后，与所述激活信号进行逻辑运算，产生第二刷新信号，将所述第二刷新信号发送至所述刷新控制模块，其中，所述激活信号和所述第一刷新信号间隔N个时钟周期，N为大于等于1的整数。
4.根据权利要求3所述的刷新电路，其特征在于，所述第二刷新信号产生电路包括N级触发器和一个逻辑与门，组成所述N级触发器的N个触发器的时钟端接收相同的时钟信号，所述N级触发器中前级触发器的输出Q端口与后级触发器的输入D端口逐级相连，其中，第一级触发器的输入D端口接收所述第一刷新信号，所述第N级触发器的输出Q端口连接至所述逻辑与门的输入端，并输出延迟N个时钟周期的第一刷新信号至所述逻辑与门；所述逻辑与门接收所述激活信号和延迟N个时钟周期的第一刷新信号，输出所述第二刷新信号至所述刷新控制模块。
5.根据权利要求2所述的刷新电路，其特征在于，所述命令解码器，还用于将对外部信号解码生成的所述第一刷新信号和所述激活信号发送至所述刷新控制模块；
所述刷新控制模块包括：刷新地址生成模块；所述刷新地址生成模块，用于根据从所述地址解码器接收的所述第一地址信息，生成第二刷新操作行地址，或者用于根据从所述地址解码器接收的所述第一地址信息，生成第一刷新操作行地址和第二刷新操作行地址。
6.根据权利要求5所述的刷新电路，其特征在于，所述刷新地址生成模块包括第一地址生成器和第二地址生成器；所述第二地址生成器包括：地址运算模块和选择控制模块；
所述地址运算模块用于对所述第一地址信息进行加法或减法运算，以获得至少一个受害行地址；
所述选择控制模块用于在选择信号的控制下，选择所述至少一个受害行地址中的一个受害行地址作为第二刷新操作行地址。
7.根据权利要求6所述的刷新电路，其特征在于，
所述地址运算模块用于对所述第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址；
所述选择控制模块用于在选择信号的控制下，选择所述相邻受害行地址、所述间隔受害行地址中的一个受害行地址作为所述第二刷新操作行地址。
8.根据权利要求6所述的刷新电路，其特征在于，所述刷新控制模块还包括：地址锁存器和命令锁存器；
所述命令锁存器用于接收并锁存所述命令解码器输出的所述第二刷新信号、所述第一刷新信号和所述激活信号；
所述地址锁存器用于接收所述第二地址生成器输出的所述第二刷新操作行地址；并响应于所述第二刷新信号锁存所述第二刷新操作行地址。
9.根据权利要求8所述的刷新电路，其特征在于，所述地址锁存器包括多路选择器和锁存器；
所述多路选择器用于对接收到的所述第一刷新操作行地址、所述第二刷新操作行地址和所述激活信号对应的行地址进行选择输出；所述多路选择器的第一输入端接收所述第一地址生成器输出的所述第一刷新操作行地址，第二输入端接收所述第二地址生成器输出的所述第二刷新操作行地址，第三输入端接收所述激活信号对应的行地址，响应于第一控制端、第二控制端和第三控制端分别接收到的对应的控制信息，选择输出对应的所述第一刷新操作行地址或所述第二刷新操作行地址或所述激活信号对应的行地址；
所述锁存器用于对所述多路选择器输出的地址进行锁存，所述锁存器包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第一反相器的输入端相连，所述第一反相器的输入端作为所述锁存器的输入端，连接所述多路选择器的输出端，所述第一反相器的输出端作为所述锁存器的输出端。
10.根据权利要求1至9中任一项所述的刷新电路，其特征在于，所述第二刷新信号为指示对行锤击的受害行进行刷新操作的命令，所述第二刷新信号还用于阻断所述第一刷新信号和所述激活信号传输至所述刷新控制模块。
11.一种半导体存储器刷新方法，其特征在于，包括：
接收外部信号，对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，基于所述第一刷新信号和所述激活信号产生第二刷新信号；
根据所述第一地址信息，生成并输出第二刷新操作行地址；
根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作。
12.根据权利要求11所述的刷新方法，其特征在于，所述对所述外部信号进行解码获得第一刷新信号、激活信号和第一地址信息，包括：
对外部信号中的地址信号进行解码生成第一地址信息；
识别外部信号中的第一刷新操作命令和激活操作命令，生成用于指示执行第一刷新操作的第一刷新信号和用于指示执行激活操作的激活信号。
13.根据权利要求11所述的刷新方法，其特征在于，所述基于所述第一刷新信号和所述激活信号产生第二刷新信号，包括：
将所述第一刷新信号进行延迟运算后，与所述激活信号进行逻辑运算，产生第二刷新信号，其中，所述激活信号和所述第一刷新信号间隔N个时钟周期，N为大于等于1的整数。
14.根据权利要求12所述的刷新方法，其特征在于，所述根据所述第一地址信息，生成并输出第二刷新操作行地址，包括：
对所述第一地址信息进行加法或减法运算，以获得至少一个受害行地址；
在选择信号的控制下，依次选择所述至少一个受害行地址中的一个受害行地址作为第二刷新操作行地址。
15.根据权利要求14所述的刷新方法，其特征在于，所述根据所述第一地址信息，生成并输出第二刷新操作行地址，包括：
对所述第一地址信息进行加1或减1运算后获得两个相邻受害行地址，对所述第一地址信息进行加2或减2运算后获得两个间隔受害行地址；
在选择信号的控制下，依次选择所述相邻受害行地址、所述间隔受害行地址中的一个受害行地址作为所述第二刷新操作行地址。
16.根据权利要求11所述的刷新方法，其特征在于，所述根据所述第二刷新信号对所述第二刷新操作行地址执行刷新操作还包括：
锁存所述第二刷新信号，响应于所述第二刷新信号锁存所述第二刷新操作行地址，并根据锁存的所述第二刷新信号对锁存的所述第二刷新操作行地址执行刷新操作。
17.根据权利要求11至16中任一项所述的刷新方法，其特征在于，所述第二刷新信号为指示对行锤击的受害行进行刷新操作的命令，所述第二刷新信号还用于阻断所述第一刷新信号和所述激活信号的传输。
18.一种半导体存储器，其特征在于，包括如权利要求1至10任一项所述的刷新电路。
19.根据权利要求18所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器。
20.一种电子器件，其特征在于，包括如权利要求18所述的半导体存储器和存储器控制器；所述存储器控制器，被配置为向所述半导体存储器输出用于执行刷新操作和激活操作的外部信号。
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WO2024087781A1 (zh) * 2022-10-27 2024-05-02 长鑫存储技术有限公司 一种命令解码电路和半导体存储器

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