CN114826853B - 基于fpga的对数似然比方法及系统 - Google Patents

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Abstract

一种基于FPGA的对数似然比方法及系统，用于软比特解调的LLR，具体为： 以及其中：yI为输入y的实部，yQ为输入y的虚部，d是不同调制模式的星座点归一化系数，σ2为噪声功率，|H|2为信道估计功率，和分别为实部和虚部对应的第i位的似然比结果。优化了传统的对数似然比方法，降低了解调公式里分支判断和分支函数的数量；本发明利用减法电路产生的符号位以及相关的选择器，实现了比较器；通过优化的算法寻找各种调制方法之间的共性，对同样的操作采用一条电路实现，避免的多余的硬件资源开销；同时适用QPSK、16QAM、64QAM共3种调制方式，并且可以通过控制调制方式的输入自动切换。

Description

基于FPGA的对数似然比方法及系统
技术领域
本发明涉及的是一种通信领域的技术，具体是一种基于FPGA的对数似然比(LLR)方法及系统。
背景技术
根据车联网(LTE-V)标准，在无线电链路信噪比(SNR)相对高时使用密集星座的64QAM调制方案，其发送单个码元导致6比特的传输；而当信道变得更加嘈杂，通信链路的SNR比较低的时候，使用具有更多码间分离的QPSK调制方案以提高了链路的可靠性。
在接收端进行QAM解调时，常用的方法分为硬解调与软解调，其中硬解调实现简单但性能较差，软解调实现复杂但性能很好，是接收端为了支持LTE-V的应用场景常用的方案。现有通过数字系统实现对数似然比的技术大多硬件结构比较复杂，针对64QAM需要的资源较多。
发明内容
本发明针对现有技术存在的上述不足，提出一种基于FPGA的对数似然比方法及系统，优化了传统的对数似然比方法，降低了解调公式里分支判断和分支函数的数量；利用减法电路产生的符号位以及相关的选择器，实现了比较器；通过优化的算法寻找各种调制方法之间的共性，对同样的操作采用一条电路实现，避免的多余的硬件资源开销；同时适用QPSK、16QAM、64QAM共3种调制方式，并且可以通过控制调制方式的输入自动切换。
本发明是通过以下技术方案实现的：
本发明涉及一种对数似然比优化实现方法，即用于软比特解调的LLR，具体为： 以及/>其中：yI为输入y的实部，yQ为输入y的虚部，d是不同调制模式的星座点归一化系数，σ2为噪声功率，|H|2为信道估计功率，/>和/>分别为实部和虚部对应的第i位的似然比结果。
所述的实现方法，根据调制方式选择对应的输入输出时序，完成数据的串行输出，具体为：
①调制方式判断：通过选择器来判断调制方式，由于设计包含3种调制方式，所以用2位二进制数据来表示调制方式，其中：01代表调制方式为QPSK，10代表调制方式为16QAM，11代表调制方式为64QAM。
②输入输出时序选择：为了满足串行输出需求，根据不同调制方式下，针对单个码元需要输出的比特数量，以一定时钟间隔，向前级模块定时读取数据。当调制方式为QPSK时，每2个时钟，向前级模块读取一个数据；16QAM为每4个时钟，向前级模块读取一个数据；64QAM为每6个时钟，向前级模块读取一个数据。
③串行输出，具体包括：
当采用QPSK调制方案时，接收端LLR的输出顺序由高到低为和/>其中：且/>
当采用16QAM调制方案时，接收端LLR的输出顺序由高到低为 其中：/>且/>
当采用64QAM调制方案时，接收端LLR的输出顺序由高到低为 其中：/>且/>
所述的串行输出，采用位数(scale)与数据结合的形式，其中：位数即该数据的整数位的位数。如对于一个scale＝1的8位数据01110000，那么该数据由高位到低位分别为：1位符号位、1位整数位、6位小数位，其表示的数值为+1.75。
所述的串行输出，优选将经过计算后的多位数据截取为最大有效的8位数据输出，即将输出的多位数值取绝对值后从次高位开始寻找非零位，然后从寻找的非零位开始截取数据并计舍去的整数位数。
例如：16位有符号数据0000110110110000，其整数位数为4，需要将其截取为位宽为8的数据，通常截取方法是从非符号位的最高位开始依次向下截取，结果为00001101，由于其[6∶4]位其实是无效的数据位，同时也失去了部分有效的小数位，故将上面数据截取为01101101，同时因为舍去了3个整数位，其scale变为1，这样的数据截取方式，可以获得最多的有效数据位。
技术效果
本发明整体解决了现有技术在QPSK、16QAM、64QAM解调时，无法满足数据的串行输入输出的精度且硬件资源消耗较高的技术问题。
与现有技术相比，本方优化传统对数似然比方法，在解调性能不降低的情况下，进一步降低了硬件资源的消耗。
|yI|≥6d
4d≤|yI|＜6d
2d≤|yI|＜4d
|yI|＜2d
附图说明
图1为本发明LLR模块示意图；
图2为实施例匹配单元时序图；
图3为实施例选择单元示意图；
图4为实施例偏移单元示意图；
图5为实施例SCH信道流程图。
具体实施方式
如图1所示，为本实施例涉及的一种基于FPGA的对数似然比系统，包括：匹配单元、偏移单元、选择单元、归一化单元和最高有效位(MSB)单元，其中：匹配单元利用定时读取数据的方式，在不影响前后级模块时序的情况下，完成3种调制方式的串行输入、输出，即向前级模块输出使能信号定时读取数据，根据调制方式对输入数据y＝y1+jyQ的实部虚部取绝对值并进行交替输出，同时标记其符号位、解调位并行输出至选择单元，选择单元根据输入数据|y|与星座点系数z进行6个减法，计算出|y|-z的值并从中提取标记位(Flag)，并根据标记位、调制方式以及解调位选择合适的s、x以及|y|-z，之后根据系数x对|y|-z进行加法以及偏移操作，在保证精度不受损失的情况实现乘法操作，最后通过符号s，判断是否对数据进行取反，得到串行输出结果Di，y并输出至归一化单元，偏移单元根据调制方式以及信道估计功率与噪声功率的比值通过偏移、选择以及加法，得到/>的结果并输出至归一化单元，归一化单元根据/>和Di，y通过乘法器计算得到位宽为32位的输出结果LLRi，y，MSB单元根据输入的得到多位数据LLRi，y，经截取最有效的8位数据作为最终对数似然比结果输出。
所述的前级模块是指：信道均衡模块。
所述的解调位代表对输入|y|使用Di，y解调公式。
所述的s、x是指：s为符号位，x为比例系数，与|y|-z构成式子Di，y＝s·x·(|y|-z)，也就是解调公式的通用表达式。
所述的星座点系数z包括：1d、2d、3d、4d、5d、6d；其中d是不同调制模式的星座点归一化系数，d前面系数代表倍乘倍数。
如图2所示，为所述匹配单元的仿真时序图，此时的调制方式为64QAM，其中：ready_fifo_o为匹配单元向前级模块反馈的读取数据的使能信号，每6拍使能一次，valid_data_fifo_i、dataRe_fifo_i、dataIm_fifo_i分别为前级模块输出的使能信号、数据输入实部、数据输入虚部，该输入受到ready_fifo_o控制，每6拍带输入一个数据；data__compute_o、data_valid_compute_o为该模块向选择单元输出的数据使能信号，数据信号。
如图3所示，所述的选择单元包括：七个加法器、十个选择器、两个ROM存储单元、两个取反模块、两个偏移模块，其中：输入y首先与输入的星座点系数z利用6个加法器实现6个减法，得到|yI|-6d、|yI|-5d、|yI|-4d、|yI|-3d、|yI|-2d、|yI|-1d，并提取标志位Flag＝{a，b，c}；然后根据输入的Num、调制方式以及Flag，经过选择器，输出对应的|y|-z的结果，同时利用同样的方法，从ROM存储单元中提取系数x，从sign(y)得到符号s；之后，将|y|-z的结果，利用移位电路，将其放大为2倍与四倍，并通过加法器，令放大两倍的结果与其本身相加，得到放大3倍结果，通过选择器判断x，选择相关的放大倍数进行输出，用移位相加的方式，实现乘法操作；最后通过符号s，判断是否对数据进行取反，得到输出结果Di，y
如图4所示，所述的偏移单元包括：五个加法器、两个选择器、六个偏移电路，其中：输入首先分别进入偏移电路，得到六个偏移结果，之后根据调制方式选择需要相加的偏移值，最后相加进行输出，就可以得到/>的结果。
LTE-V的场景，已基于FPGA完成其物理层设计，应用于物理sidelink共享信道(PSSCH)，整个SCH信道的架构如图5所示，标识LLR部分为发明的对数似然比模块。
本发明的改进点包括：
首先，对于每一个解调下的分支函数，都可以将其变换为Di，y＝s·x·(|y|-z)的形式，其中s为符号位，x为比例系数，z为减数。比如对于式子可以将其变换为/>这样，根据调制方式以及其所处的区间范围，选择对应的s、x以及|y|-z。之后用偏移完成系数x与|y|-z的乘法操作，最后根据符号s，对结果进行取反操作，只需要同一条电路就可以得到Di，y。
其中：对于计算公式中的|y|范围判断，常规的方法是用比较器进行多次比较，但是这样的方法在硬件实现的时候是比较繁琐的，比如对于64qam中式子D1，yI的分支判断，用减法实现|yI|-6d，取其结果的符号位为a。当a＝0，就可以判断|y|≥6d，当a＝1，就可以判断|y|＜6d，同理，分别用减法电路实现|yI|-4d、|yI|-2d，得到符号位b、c。通过判断Flag＝{a，b，c}，就可实现和比较器相同的结果，判断结果如下表2所示。
表2
Flag＝{a，b，c} 范围
000 |yI|≥6d
100 4d≤|yI|＜6d
110 2d≤|yI|＜4d
111 |yI|＜2d
为了后面模块判断,当调制方式为16QAM时，除了2d，其4d、6d均赋值为0111111111111111(数据位宽为16，最高位符号位)，以保证|yI|-4d、|yI|-6d为负数，这样对于16QAM的Flag，只会出现110、111两种情况。同理，对QPSK，对其传递值2d、4d和6d赋值为0111111111111111，这样Flag只会出现111这一种情况。这样的设计会减少相关的判断支路，如表3所示。
表3
其中：Num代表此时的解调公式，Flag表示数据所处范围，表格中的数据表示在特定调制方式以及Flag情况下，为后级电路选择相应的s、x以及|y|-z，*表示此种情况不会出现，比如16QAM是不可能出现Flag＝000。对于*，在实际电路设计中，可以不考虑这条选择支路的设置，会节约相关硬件资源；同时，也可以发现，对于QPSK，因为只会出现Flag＝111这种情况，并且当Flag＝111，对于不同调制模式下的和/>其计算公式一样，这种情况就可以不管调制方式，利用Flag就可以选择对应的|y|-z，同样的方法也适用于s、x。
同时，观察各种调试方式下的分支函数，可以发现总共只包含了6种减法，|yI|-6d、|yI|-5d、|yI|-4d、|yI|-3d、|yI|-2d、|yI|-1d，同时判断范围的3个减法也包括在内，所以只要根据调制方式提前匹配好各自的|yI|以及各种倍数的归一化系数d，只需要少量的减法电路就可以实现算法。在得到6个减法结果的同时，也可以得到对应的Flag。
经过具体实际实验，在根据3GPP R15版本所指定的LTE-V2X物理层协议来实现LTE-V接收链路基带处理系统中，以配置参数的方式，完成3种调制方式的仿真(测试向量由matlab生成)，仿真结果与matlab结果一致。
上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。

Claims (4)

1.一种对数似然比优化实现方法，其特征在于，即用于软比特解调的LLR，具体为： 以及/>其中：yI为输入y的实部，yQ为输入y的虚部，d是不同调制模式的星座点归一化系数，σ2为噪声功率，|H|2为信道估计功率，/>和/>分别为实部和虚部对应的第i位的似然比结果；
根据调制方式选择对应的输入输出时序，完成数据的串行输出，具体为：
①调制方式判断：通过选择器来判断调制方式，由于设计包含3种调制方式，所以用2位二进制数据来表示调制方式，其中：01代表调制方式为QPSK，10代表调制方式为16QAM，11代表调制方式为64QAM；
②输入输出时序选择：为了满足串行输出需求，根据不同调制方式下，针对单个码元需要输出的比特数量，以一定时钟间隔，向前级模块定时读取数据；当调制方式为QPSK时，每2个时钟，向前级模块读取一个数据；16QAM为每4个时钟，向前级模块读取一个数据；64QAM为每6个时钟，向前级模块读取一个数据；
③串行输出，具体包括：
当采用QPSK调制方案时，接收端LLR的输出顺序由高到低为和/>其中：/>且/>
当采用16QAM调制方案时，接收端LLR的输出顺序由高到低为 其中：/>且/>
当采用64QAM调制方案时，接收端LLR的输出顺序由高到低为 其中：/>且/>
2.根据权利要求1所述的对数似然比优化实现方法，其特征是，所述的串行输出，采用位数与数据结合的形式，其中：位数即该数据的整数位的位数。
3.根据权利要求1所述的对数似然比优化实现方法，其特征是，所述的串行输出，将经过计算后的多位数据截取为最大有效的8位数据输出，即将输出的多位数值取绝对值后从次高位开始寻找非零位，然后从寻找的非零位开始截取数据并计舍去的整数位数。
4.一种实现权利要求1-3中任一所述方法的基于FPGA的对数似然比系统，其特征在于，包括：匹配单元、偏移单元、选择单元、归一化单元和最高有效位单元，其中：匹配单元利用定时读取数据的方式，在不影响前后级模块时序的情况下，完成不同调制方式的串行输入、输出，即向前级模块输出使能信号定时读取数据，根据调制方式对输入数据y＝yI+yjQ的实部虚部取绝对值并进行交替输出，同时标记其符号位、解调位并行输出至选择单元，选择单元根据输入数据|y|与星座点系数z进行6个减法，计算出|y|-z的值并从中提取标记位，并根据标记位、调制方式以及解调位选择合适的s、x以及|y|-z，之后根据系数x对|y|-z进行加法以及偏移操作，在保证精度不受损失的情况实现乘法操作，最后通过符号s，判断是否对数据进行取反，得到串行输出结果Di,y并输出至归一化单元，偏移单元根据调制方式以及信道估计功率与噪声功率的比值通过偏移、选择以及加法，得到/>的结果并输出至归一化单元，归一化单元根据/>和Di,y通过乘法器计算得到位宽为32位的输出结果LLRi,y，MSB单元根据输入的得到多位数据LLRi,y，经截取最有效的8位数据作为最终对数似然比结果输出。
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周小安 ; 张雅勤 ; .一种基于FPGA的简化LLR算法研究.通信技术.2015,(第03期),全文. *

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