CN114823912A - 薄膜晶体管、其制作方法及显示面板 - Google Patents
薄膜晶体管、其制作方法及显示面板 Download PDFInfo
- Publication number
- CN114823912A CN114823912A CN202210357837.6A CN202210357837A CN114823912A CN 114823912 A CN114823912 A CN 114823912A CN 202210357837 A CN202210357837 A CN 202210357837A CN 114823912 A CN114823912 A CN 114823912A
- Authority
- CN
- China
- Prior art keywords
- layer
- hydrogen
- thin film
- film transistor
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 68
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000001257 hydrogen Substances 0.000 claims abstract description 85
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 84
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 239000010410 layer Substances 0.000 claims description 349
- 238000000034 method Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- 239000011241 protective layer Substances 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- 238000005137 deposition process Methods 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 230000007847 structural defect Effects 0.000 abstract description 8
- 230000008569 process Effects 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000010408 film Substances 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910007991 Si-N Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910006294 Si—N Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
本发明提供了一种薄膜晶体管、其制作方法及显示面板，薄膜晶体管的制作方法，包括：基底；依次位于基底上栅极层和栅绝缘层；位于栅绝缘层上的含氢层；位于含氢层上的半导体层，半导体层包括源掺杂区和漏掺杂区，源掺杂区和漏掺杂区分别间隔设置于半导体层的两端；分别位于源掺杂区和漏掺杂区上的源电极层和漏电极层。通过在栅绝缘层和半导体层之间形成一层含氢层，优化栅绝缘层中的原子结构，减少结构缺陷，降低阈值电压，提升开态电流，以提升器件性能，从而提高面板的良率和可靠性。
Description
【技术领域】
本发明涉及显示技术领域，具体涉及一种薄膜晶体管、其制作方法及显示面板。
【背景技术】
在液晶显示面板(Liquid Crystal Display，LCD)或有机电致发光显示面板(Organic Light-Emitting Diode，OLED)等显示面板中，每个像素点都是由集成在像素点后面的薄膜晶体管(Thin Film Transistor，TFT)来驱动，从而可以实现高速度、高亮度、高对比度的显示屏幕信息。
然而，根据市场的需求，面板逐渐向高解析度、窄边框的方向发展，面板的像素点的尺寸越来越小，导致产品的设计留给工艺的工艺窗口(process window)越来越小，对薄膜晶体管的结构和工艺提出更高的器件要求。
因此，现有技术存在缺陷，有待改进与发展。
【发明内容】
本发明提供一种薄膜晶体管、其制作方法及显示面板，以改善薄膜晶体管的电学性能和工艺过程，从而提高面板的良率和可靠性。
为了解决上述问题，本发明提供了一种薄膜晶体管，包括：基底；依次位于基底上栅极层和栅绝缘层；位于栅绝缘层上的含氢层；位于含氢层上的半导体层，半导体层包括源掺杂区和漏掺杂区，源掺杂区和漏掺杂区分别间隔设置于半导体层的两端；分别位于源掺杂区和漏掺杂区上的源电极层和漏电极层。
其中，含氢层的厚度范围包括2nm～200nm。
其中，含氢层的材料包括氮化硅。
其中，半导体层的材料包括氢化非晶硅。
其中，薄膜晶体管，还包括：
位于半导体层上的保护层；
位于保护层上的电极层。
为了解决上述问题，本发明提供了一种薄膜晶体管的制作方法，包括：提供基底；在基底上形成栅极层；在栅极层上形成栅绝缘层；在栅绝缘层上形成含氢层；在栅绝缘层上形成半导体层，半导体层包括源掺杂区和漏掺杂区，源掺杂区和漏掺杂区分别间隔设置于半导体层的两端；分别在源掺杂区和漏掺杂区上形成源电极层和漏电极层。
其中，半导体层与源电极层、漏电极层通过同一掩膜版形成。
其中，在栅绝缘层上形成含氢层，具体包括：
通过沉积工艺在栅绝缘层上形成含氢层，形成含氢层的掺杂剂包括氢气。
其中，在源掺杂区和漏掺杂区上分别形成源电极层和漏电极层之后，还包括：
在半导体层上形成保护层；
在保护层上形成像素电极层。
为了解决上述问题，本发明提供了一种显示面板，显示面板包括彩膜基板，以及与彩膜基板相对设置的阵列基板，其中，阵列基板包括至少一个如上述任一项的薄膜晶体管。
发明的有益效果是：区别于现有技术，本发明提供了一种薄膜晶体管、其制作方法及显示面板，薄膜晶体管的制作方法，包括：基底；依次位于基底上栅极层和栅绝缘层；位于栅绝缘层上的含氢层；位于含氢层上的半导体层，半导体层包括源掺杂区和漏掺杂区，源掺杂区和漏掺杂区分别间隔设置于半导体层的两端；分别位于源掺杂区和漏掺杂区上的源电极层和漏电极层。通过在栅绝缘层和半导体层之间形成一层含氢层，优化栅绝缘层中的原子结构，减少结构缺陷，降低阈值电压，提升开态电流，以提升器件性能，从而提高面板的良率和可靠性。
【附图说明】
图1为本发明实施例提供的薄膜晶体管的制作方法的流程示意图；
图2a-2c为本发明实施例中提供的制作方法中各步骤对应的结构示意图；
图3为分别获取的现有技术与本发明实施例中的薄膜晶体管的Vgs-Ids的曲线对比图；
图4为本发明实施例中提供的显示面板的结构示意图。
【具体实施方式】
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样地，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
此外，本发明所提到的术语第一、第二、第三等可以在此用来描述各种元素，但这些元素不应该受限于这些术语。这些术语仅用来将这些元素彼此区分开。例如，在不脱离本申请范围的前提下，第一种可以被称为第二种，并且类似地，第二种可以被称为第一种。因此，使用的术语是用以说明及理解本发明，而非用以限制本发明。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
另外，在各个附图中，结构相似的单元采用相同的附图标记来表示。当一个组件被描述为“连接至”另一组件时，二者可以理解为直接“连接”，或者一个组件通过一中间组件间接“连接至”另一个组件。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。
如图1所示，本发明提供了一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法对照图2a至图2c的结构图，具体流程如下：
S101步骤：提供基底110。
具体地，基底110可以包括衬底(未在图中示出)或者包括衬底以及位于衬底上的一层或多层薄膜，不作特别的限制。其中，衬底可以为玻璃基板。其中，一层或多层的薄膜可以为导电薄膜和/或功能薄膜。
S102步骤：在基底110上形成栅极层120。
具体地，在提供基底110之后，可以在基底110上通过沉积工艺形成一层栅极层120。其中，栅极层120的材料可以为导电材料，比如钨、铝或者多晶硅等，不作特别的限定。
S103步骤：在栅极层120上形成栅绝缘层130。
此外，需要说明的是，图2a至图2c仅示出了与本发明实施例内容相关的结构，本发明的薄膜晶体管可以进一步包括用于实现该薄膜晶体管的完整功能的其它组件和/结构。
图2a显示S101步骤至S103步骤形成的结构，包括：基底110以及依次位于基底110上的栅极层120和栅绝缘层130。在形成栅极层120之后，可以在栅极层120上形成一层栅绝缘层130，栅绝缘层130可以包覆栅极层120，通过栅绝缘层130可以用于保持栅极层120与半导体层150之间的绝缘性。其中，栅绝缘层130的材料可以为具有绝缘性的非导电材料，比如栅绝缘层130的材料可以为氮化硅(SiNx)。
S104步骤：在栅绝缘层130上形成含氢层140。
其中，S104步骤：在栅绝缘层130上形成含氢层140，具体包括：
通过沉积工艺在栅绝缘层130上形成含氢层140，形成含氢层140的掺杂剂包括氢气(H2)。
其中，含氢层140的材料包括氮化硅。
图2b显示S104步骤形成的结构，包括：基底110以及依次位于基底110上的栅极层120、栅绝缘层130和含氢层140。
具体地，可以通过沉积工艺，比如，可以通过等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition)在栅绝缘层130上形成一层含氢层140。一般情况下，栅绝缘层130的材料可以是氮化硅(SiNx)。其中，形成栅绝缘层130的工艺过程可以是，通过沉积工艺，比如PECVD在栅极层120上形成栅绝缘层130。其中，形成氮化硅(SiNx)的栅绝缘层130需要氮源和硅源的掺杂剂，一般情况下，可以选取硅烷(SiH4)作为形成栅绝缘层130的硅源，可以选取氨气(NH3)作为形成栅绝缘层130的氮源。因此，可以选取合适的具有硅源和氮源的掺杂剂，以形成栅绝缘层130。
其中，含氢层140是具有氢元素的膜层，只要具有氢元素即可，不作特别的限定。其中，含氢层140的材料可以是氢化氮化硅(SiNx:H)。其中，形成氢化氮化硅(SiNx:H)的掺杂剂可以包括硅源、氮源和氢源。其中，形成含氢层140的掺杂剂可以包括氢源，氢源可以包括氢气(H2)。
由上文可知，栅绝缘层130的材料可以是氮化硅，含氢层140的材料可以是氢化氮化硅(SiNx:H)。当栅绝缘层130的材料是氮化硅，含氢层140的材料是氢化氮化硅(SiNx:H)时，可以在同一机台中分别形成栅绝缘层130和含氢层140。比如，在形成栅绝缘层130时采用包括硅烷(SiH4)和氨气(NH3)的掺杂剂，在形成栅绝缘层130之后，可以在形成栅绝缘层130的掺杂剂的基础上增加氢气作为掺杂剂，以实现在栅绝缘层130上形成含氢层140，节省了机台切换，有利于节省工艺步骤和生产成本。
其中，含氢层140的厚度W范围包括2nm～200nm。
具体地，由上文可知，可以通过沉积工艺，在栅极绝缘层上形成含氢层140。可以通过控制沉积工艺过程中的参数，比如，形成含氢层140的工作时间，从而形成需要厚度的含氢层140。其中，含氢层140的厚度W范围包括2nm～200nm。
S105步骤：在栅绝缘层130上形成半导体层150，半导体层150包括源掺杂区151和漏掺杂区152，源掺杂区151和漏掺杂区152分别间隔设置于半导体层150的两端。
其中，半导体层150的材料包括氢化非晶硅(a-Si:H)。
具体地，当栅绝缘层130的材料为氮化硅，半导体层150的材料为氢化非晶硅时，对应地，含氢层140和半导体层150中均包括氢元素，通过在栅绝缘层130和半导体层150之间加入一层含氢层140，可以起一个材料过渡的作用，有利于减少从栅绝缘层130直接到半导体层150的材料差异，且氢化非晶硅的半导体层150有利于减少结构缺陷，降低薄膜晶体管的阈值电压(Vth)，提升薄膜晶体管的开态电流(Ion)，从而提升器件性能。
S106步骤：在源掺杂区151和漏掺杂区152上分别形成源电极层161和漏电极层162。
图2c显示S105步骤和S106步骤形成的结构，包括：基底110以及依次位于基底110上的栅极层120、栅绝缘层130、含氢层140和半导体层150。其中，半导体层150包括源掺杂区151和漏掺杂区152，源掺杂区151和漏掺杂区152位于半导体层150中远离基底110的一侧，且源掺杂区151和漏掺杂区152分别间隔设置于半导体层150的两端。
具体地，在形成含氢层140之后，可以分别在含氢层140上依次形成掺杂半导体层150和金属层。其中，形成掺杂半导体层150的步骤还包括分别在半导体层150的两端形成源掺杂区151和漏掺杂区152，源掺杂区151和漏掺杂区152为间隔设置，且为同层设置。其中，源掺杂区151和漏掺杂区152可以为N型掺杂。在形成掺杂半导体层150和金属层之后，可以采用两次光刻工艺，去除部分的掺杂半导体层150，以最终形成半导体层150，去除部分的金属层，以最终形成源电极层161和漏电极层。其中，源电极层161和漏电极层的材料可以为金属材料，比如钨、铝或铜等。
在本发明实施例中，通过在栅绝缘层130与半导体层150之间设置一层含氢层140，优化栅绝缘层130中的Si-N原子结构，减少结构缺陷，降低薄膜晶体管的阈值电压(Vth)，提升薄膜晶体管的开态电流(Ion)，从而提升器件性能，进而提高面板的良率和可靠性。此外，在本发明实施例中，仅需要在形成栅绝缘层130之后，在栅绝缘层130上额外形成一层含氢层140，并没有增加制程工艺复杂度和困难度。
另外，在本发明实施例中，当栅绝缘层130的材料为氮化硅，含氢层140的材料为氢化氮化硅时，可以在同一机台上形成栅绝缘层130和含氢层140，仅需要对形成半导体层150和含氢层140的反应气体(即掺杂剂)进行调整，并没有增加制程工艺复杂度和困难度。与此同时，通过同一机台上形成栅绝缘层130和含氢层140，节省了机台切换，有利于节省工艺步骤和生产成本。
其中，在S106步骤：在源掺杂区151和漏掺杂区152上分别形成源电极层161和漏电极层162之后，还包括：
在半导体层150上形成保护层(未在图中示出)；
在保护层上形成电极层(未在图中示出)。
具体地，可以通过沉积工艺分别在半导体层150上依次形成保护膜层和电极膜层，再通过两次光刻工艺，分别去除部分的保护膜层和电极膜层，从而分别形成保护层和电极层。其中，保护层的材料可以是氧化硅。其中，保护层又称之为钝化层(Passivation，PV)。其中，电极层可以是透明电极薄膜，电极层的材料可以是氧化铟锡(ITO)或铟镓锌氧化物(IGZO)等。
其中，半导体层150与源电极层161、漏电极层162通过同一掩膜版形成。
具体地，可以采用五次光刻工艺(5mask工艺，mask又称之为光罩)形成包括保护层和电极层的薄膜晶体管，其中，五次光刻工艺是指采用5mask工艺(对应地，采用5个掩膜版)分别用于形成栅极层120、半导体层150、源电极层161和漏电极层162、保护层以及电极层。当采用5mask工艺形成薄膜晶体管时，需要采用两个掩膜版，以形成半导体层150、源电极层161和漏电极层162。
具体地，由上文可知，可以采用两个掩膜版，通过光刻工艺分别去除部分的掺杂半导体层150和金属层，以形成半导体层150、源电极层161和漏电极层162。然而，当采用两个掩膜版形成半导体层150、源电极层161和漏电极层162时，在形成半导体层150之后，需要去除掉用于形成半导体层150的光刻胶层，即需要额外的曝光、刻蚀和去除光阻工艺。为了进一步地节省掩膜版，减少工艺步骤和生产成本，在含氢层140上依次形成掺杂半导体层150和电极层之后，可以采用一个掩膜版(即采用4mask工艺形成包括保护层和电极层的薄膜晶体管)，通过一个掩膜版，形成不同厚度的光刻胶层，以去除部分的掺杂半导体层150，以最终形成半导体层150，以去除部分的金属层，以最终形成源电极层161和漏电极层162。由于半导体层150与源电极层161、漏电极层162通过同一掩膜版形成，可以继续借用形成半导体层150的掩膜版所形成的光刻胶层，依据该光刻胶层，去除部分金属层，以最终形成源电极层161和漏电极层162，即在形成半导体层150之后，不需要额外的曝光、刻蚀和去除光阻工艺，减少了工艺步骤和生产成本。
具体地，为了实现半导体层150与源电极层161、漏电极层162通过同一掩膜版形成，用于形成半导体层150的掩膜版可以为半色调掩膜版(Half Tone Mask)或灰色调掩膜版(Gray Tone Mask)。半色调掩膜版通常是在透明的基板上设置透光部、半透光部和遮光部，其中，半透光部的透射率介于遮光部和透光部之间。在使用半色调掩模板对基板上的光刻胶进行曝光时，光从半色调掩膜版的透光部和半透光部照射到光刻胶上，对光刻胶进行曝光处理，然后对经过曝光处理的光刻胶进行显影，在基板上分别与半色调掩模板的遮光部、半透光部和透光部对应的位置上的光刻胶将被全部保留、部分保留和全部除去，从而可以在一片基板上同时形成具有多个不同厚度光刻胶层，以实现通过同一掩膜版形成半导体层150与源电极层161、漏电极层162。
基于上述本发明实施例描述的薄膜晶体管的制作方法，本发明还提供了一种薄膜晶体管，如图2c所示，包括：基底110；依次位于基底110上栅极层120和栅绝缘层130；位于栅绝缘层130上的含氢层140；位于含氢层140上的半导体层150，半导体层150包括源掺杂区151和漏掺杂区152，源掺杂区151和漏掺杂区152分别间隔设置于半导体层150的两端；分别位于源掺杂区151和漏掺杂区152上的源电极层161和漏电极层162。
通过本发明实施例的薄膜晶体管，在栅绝缘层130与半导体层150之间设置一层含氢层140，优化栅绝缘层130中的Si-N原子结构，减少结构缺陷，降低薄膜晶体管的阈值电压(Vth)，提升薄膜晶体管的开态电流(Ion)，从而提升器件性能，进而提高面板的良率和可靠性。此外，在本发明实施例中，仅需要在形成栅绝缘层130之后，在栅绝缘层130上形成一层含氢层140，没有增加制程工艺复杂度和困难度。
其中，含氢层140的厚度范围包括2nm～200nm。
具体地，由上文可知，可以通过沉积工艺，在栅极绝缘层上形成含氢层140。可以通过控制沉积工艺过程中的参数，比如，形成含氢层140的工作时间，从而形成需要厚度的含氢层140。其中，含氢层140的厚度范围包括2nm～200nm。
其中，含氢层140的材料包括氮化硅。
具体地，当栅绝缘层130的材料为氮化硅，含氢层140的材料为氢化氮化硅时，可以在同一机台上形成栅绝缘层130和含氢层140，仅需要对形成半导体层150和含氢层140的反应气体(即掺杂剂)进行调整，并没有增加制程工艺复杂度和困难度。
其中，半导体层150的材料包括氢化非晶硅。
具体地，当栅绝缘层130的材料为氮化硅，半导体层150的材料为氢化非晶硅时，对应地，含氢层140和半导体层150中均包括氢元素，通过在栅绝缘层130和半导体层150之间加入一层含氢层140，可以起一个材料过渡的作用，有利于减少从栅绝缘层130直接到半导体层150的材料差异，且氢化非晶硅的半导体层150有利于减少结构缺陷，降低薄膜晶体管的阈值电压(Vth)，提升薄膜晶体管的开态电流(Ion)，从而提升器件性能。
其中，薄膜晶体管，还包括：
位于半导体层150上的保护层(未在图中示出)；
位于保护层上的电极层(未在图中示出)。
具体地，薄膜晶体管还可以包括位于半导体层150上的保护层，以及位于保护层上的电极层。其中，保护层的材料可以是氧化硅。其中，保护层又称之为钝化层(Passivation，PV)。其中，电极层可以是透明电极薄膜，电极层的材料可以是氧化铟锡(ITO)或铟镓锌氧化物(IGZO)等。
具体地，如图3所示，为分别获取的现有技术与本发明实施例中的薄膜晶体管的Vgs-Ids的曲线对比图。其中，本发明实施例中薄膜晶体管中含氢层140的材料为氢化氮化硅。如图3所示，横坐标为Vgs(TFT的栅极和源极之间的电压)，单位为V，纵坐标为Ids(TFT的漏极和源极之间的电流)，单位为A。其中，曲线1为获取的本发明实施例中的薄膜晶体管的Vgs-Ids变化曲线，曲线2为获取的现有技术中的薄膜晶体管的Vgs-Ids变化曲线。由图3可知，在相同的Vgs下，曲线1对应的Ids更高，在相同的Ids下，曲线1的Vgs更小。通过实验数据表明，通过在栅绝缘层130和半导体层150之间形成含氢层140，可以降低薄膜晶体管的阈值电压(Vth)，提升薄膜晶体管的开态电流(Ion)，从而提升器件性能。
应当理解的是，本申请实施例的薄膜晶体管，以及形成薄膜晶体管的各个组成部分的结构和制作工艺可参考上述薄膜晶体管的制作方法实施例，此处不再赘述。
基于上述本发明实施例描述的薄膜晶体管及其制作方法，本发明还提供了一种显示面板，如图4所示，显示面板包括彩膜基板220，以及与彩膜基板220相对设置的阵列基板210，其中，阵列基板210包括至少一个如上述任一项的薄膜晶体管(未在图中示出)。
此外，需要说明的是，图4仅示出了与本发明实施例内容相关的结构，本发明的显示面板可以进一步包括用于实现该显示面板的完整功能的其它组件和/结构。
具体地，如图4所示，显示面板包括彩膜基板220(CF)，以及与彩膜基板220相对设置的阵列基板210，其中，阵列基板210包括至少一个如上述任一项的薄膜晶体管。其中，显示面板还包括位于彩膜基板220与阵列基板210之间的液晶层230。其中，彩膜基板220包括衬底基板221以及位于衬底基板221上的一层或多层的薄膜。其中，一层或多层的薄膜可以为导电薄膜和/或功能薄膜。其中，彩膜基板220可以包括衬底基板221、位于衬底基板221上的彩色滤光层(RGB，未在图中示出)和平坦层(未在图中示出)等。其中，彩色滤光层(RGB)可以包括红色(R)滤光层(未在图中示出)、绿色(G)滤光层(未在图中示出)和蓝色(B)滤光层(未在图中示出)。
通过本发明实施例的薄膜晶体管，在栅绝缘层与半导体层之间设置一层含氢层，优化栅绝缘层中的Si-N原子结构，减少结构缺陷，降低薄膜晶体管的阈值电压(Vth)，提升薄膜晶体管的开态电流(Ion)，从而提升器件性能。通过将本发明实施例的至少一个薄膜晶体管应用于显示面板的阵列基板中，以提高显示面板的器件性能，从而提高面板的良率和可靠性。此外，在本发明实施例中，仅需要在形成栅绝缘层之后，在栅绝缘层上形成一层含氢层，并没有增加制程工艺复杂度和困难度。
根据以上所述，本发明提供了一种薄膜晶体管、其制作方法及显示面板，薄膜晶体管的制作方法，包括：基底；依次位于基底上栅极层和栅绝缘层；位于栅绝缘层上的含氢层；位于含氢层上的半导体层，半导体层包括源掺杂区和漏掺杂区，源掺杂区和漏掺杂区分别间隔设置于半导体层的两端；分别位于源掺杂区和漏掺杂区上的源电极层和漏电极层。通过在栅绝缘层和半导体层之间形成一层含氢层，优化栅绝缘层中的原子结构，减少结构缺陷，降低阈值电压，提升开态电流，以提升器件性能，从而提高面板的良率和可靠性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括：
基底；
依次位于所述基底上栅极层和栅绝缘层；
位于栅绝缘层上的含氢层；
位于所述含氢层上的半导体层，所述半导体层包括源掺杂区和漏掺杂区，所述源掺杂区和所述漏掺杂区分别间隔设置于所述半导体层的两端；
分别位于所述源掺杂区和所述漏掺杂区上的源电极层和漏电极层。
2.如权利要求1所述的薄膜晶体管，其特征在于，所述含氢层的厚度范围包括2nm～200nm。
3.如权利要求1所述的薄膜晶体管，其特征在于，所述含氢层的材料包括氮化硅。
4.如权利要求1所述的薄膜晶体管，其特征在于，所述半导体层的材料包括氢化非晶硅。
5.如权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管，还包括：
位于所述半导体层上的保护层；
位于所述保护层上的电极层。
6.一种薄膜晶体管的制作方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极层；
在所述栅极层上形成栅绝缘层；
在所述栅绝缘层上形成含氢层；
在所述栅绝缘层上形成半导体层，所述半导体层包括源掺杂区和漏掺杂区，所述源掺杂区和所述漏掺杂区分别间隔设置于所述半导体层的两端；
在所述源掺杂区和所述漏掺杂区上分别形成源电极层和漏电极层。
7.如权利要求6所述的薄膜晶体管的制作方法，其特征在于，所述半导体层与所述源电极层、所述漏电极层通过同一掩膜版形成。
8.如权利要求6所述的薄膜晶体管的制作方法，其特征在于，所述在所述栅绝缘层上形成含氢层，具体包括：
通过沉积工艺在所述栅绝缘层上形成含氢层，形成所述含氢层的掺杂剂包括氢气。
9.如权利要求6所述的薄膜晶体管的制作方法，其特征在于，在所述源掺杂区和所述漏掺杂区上分别形成源电极层和所述漏电极层之后，还包括：
在所述半导体层上形成保护层；
在所述保护层上形成像素电极层。
10.一种显示面板，其特征在于，所述显示面板包括彩膜基板，以及与所述彩膜基板相对设置的阵列基板，其中，所述阵列基板包括至少一个如权利要求1至5任一项所述的薄膜晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210357837.6A CN114823912A (zh) | 2022-04-06 | 2022-04-06 | 薄膜晶体管、其制作方法及显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210357837.6A CN114823912A (zh) | 2022-04-06 | 2022-04-06 | 薄膜晶体管、其制作方法及显示面板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114823912A true CN114823912A (zh) | 2022-07-29 |
Family
ID=82533868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210357837.6A Pending CN114823912A (zh) | 2022-04-06 | 2022-04-06 | 薄膜晶体管、其制作方法及显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114823912A (zh) |
-
2022
- 2022-04-06 CN CN202210357837.6A patent/CN114823912A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10707236B2 (en) | Array substrate, manufacturing method therefor and display device | |
| KR101511494B1 (ko) | 다이오드, 및 이것을 갖는 표시장치 | |
| US8389345B2 (en) | Thin film transistor and manufacturing method of the same | |
| US8624321B2 (en) | Thin film transistor including a microcrystalline semiconductor layer and amorphous semiconductor layer and display device including the same | |
| JP2020003811A (ja) | 表示装置 | |
| KR101675114B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| US20140061632A1 (en) | Thin film transistor substrate and method of manufacturing the same | |
| US20100133541A1 (en) | Thin film transistor array substrate, its manufacturing method, and liquid crystal display device | |
| KR20090057933A (ko) | 반도체 장치 | |
| US20070257289A1 (en) | Liquid crystal display device and fabricating method thereof | |
| US7755708B2 (en) | Pixel structure for flat panel display | |
| CN105470197A (zh) | 低温多晶硅阵列基板的制作方法 | |
| US20070254399A1 (en) | Low temperature direct deposited polycrystalline silicon thin film transistor structure and method for manufacturing the same | |
| JP3296975B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US9972643B2 (en) | Array substrate and fabrication method thereof, and display device | |
| US7176074B1 (en) | Manufacturing method of thin film transistor array substrate | |
| US10957606B2 (en) | Manufacturing method of complementary metal oxide semiconductor transistor and manufacturing method of array substrate | |
| TWI383502B (zh) | 畫素結構及其製造方法 | |
| US20210066504A1 (en) | Thin film transistor and manufacturing method thereof and display device | |
| US8063403B2 (en) | Thin film transistor and semiconductor device | |
| US11469329B2 (en) | Active switch, manufacturing method thereof and display device | |
| CN110993613A (zh) | 阵列基板及其制造方法 | |
| CN102637631A (zh) | 一种薄膜晶体管液晶显示器阵列基板及其制造方法 | |
| CN114823912A (zh) | 薄膜晶体管、其制作方法及显示面板 | |
| US20090057679A1 (en) | Thin film transistor and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |