CN114788013A - 半导体层结构 - Google Patents

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Abstract

提供了一种半导体层结构(100)，该半导体层结构包括：Si衬底(102)，该Si衬底具有上表面(104)；第一半导体层(110)，该第一半导体层布置在所述衬底上，该第一半导体层包括垂直于所述衬底的所述上表面布置的多个竖直纳米线结构(112)，该第一半导体层包括AlN；第二半导体层(120)，该第二半导体层布置在所述第一半导体层上、横向和竖直地包围所述纳米线结构，该第二半导体层包括AlxGa1‑xN，其中，0≤x≤0.95；第三半导体层(130)，该第三半导体层布置在所述第二半导体层上，该第三半导体层包括AlyGa1‑yN，其中，0≤y≤0.95；以及第四半导体层(140)，该第四半导体层布置在所述第三半导体层上，该第四半导体层包括GaN。还提供了一种高电子迁移率晶体管器件以及生产这样的结构和器件的方法。

Description

半导体层结构
技术领域
本发明涉及氮化物半导体层结构、基于氮化物半导体层结构的电子器件、以及生产这样的结构和器件的方法。
背景技术
与硅相比，氮化物半导体(即，元素周期表的第三族元素与氮的化合物)提供了许多优点。基于氮化物半导体的器件提供了替代基于硅的电子器件的有前途的候选。例如，这样的器件可以提供更快的开关速度、更高的电子迁移率、更低的电阻、更大的击穿电压等。
然而，氮化物器件的长期存在的问题是如何生产实现使用氮化物的所有优点所需的高质量(例如，低缺陷)材料。使用块状氮化物材料通常不是可行的选择。这可能是由于氮化物没有对于能够高效地形成单晶硅的柴可拉斯基(Czochralski)工艺的替代方案。此外，元素硅的相对材料丰度允许在形成晶圆和衬底时使用块状硅材料。不能说氮化物存在相同的丰度。因此，需要替代方案来高效地生产氮化物半导体材料和器件。
将氮化物层和结构形成到硅衬底上可能是有益的，因为可能需要较少的氮化物材料，并且因为在其上形成的电子器件可以与在同一衬底上形成的硅电子器件更紧密地集成。使用硅衬底进一步允许在更大程度上使用现有的制造工具和基础设施。
然而，由于比如硅和氮化物材料的晶格常数和热膨胀系数等因素是不同的，因此由于例如材料特性不匹配，仅在硅衬底上形成氮化物层通常会导致所形成的氮化物层出现裂纹、缺陷并且晶体质量整体较差。
修正这些缺陷的各种方法包括使用厚且复杂的缓冲层结构来滤除晶体缺陷。有时这可能意味着厚度超过5μm的铝镓氮化物层结构。这样的方法除了通常执行起来复杂之外，对于产生高质量的氮化物半导体材料仍然不能提供令人满意的进步。蓝宝石和碳化硅有时可以用作氮化物的衬底。然而，这些仍然没有充足的供应，并且可能无法为所有类型的器件提供足够的材料特性匹配。因此，需要在技术领域内进行改进。
发明内容
本发明的目的是解决或至少减轻上述问题中的一些。
根据本发明的第一方面，提供了一种半导体层结构，该半导体层结构包括：
Si衬底，该Si衬底具有上表面；
第一半导体层，该第一半导体层布置在所述衬底上，该第一半导体层包括垂直于所述衬底的所述上表面布置的多个竖直纳米线结构，该第一半导体层包括AlN；
第二半导体层，该第二半导体层布置在所述第一半导体层上、横向和竖直地包围所述纳米线结构，该第二半导体层包括AlxGa1-xN，其中，0≤x≤0.95；
第三半导体层，该第三半导体层布置在所述第二半导体层上，该第三半导体层包括AlyGa1-yN，其中，0≤y≤0.95；以及
第四半导体层，该第四半导体层布置在所述第三半导体层上，该第四半导体层包括GaN。
元素材料在本文中通过其元素符号或缩写来指代。例如，硅可以被指代为Si。包括多种元素的化合物在本文中可以通过元素符号的组合来指代。例如，氮化镓可以被指代为GaN，并且氮化铝可以被指代为AlN。一些化合物可以提供其相对元素组成的比率。例如，氮化铝镓可以被指代为AlxGa1-xN或AlyGa1-yN，其中，x和y是可以取0到1的值的变量。下标词缀指示前面元素的相对比率。如果例如x＝0.5或Al0.5Ga0.5N，则可以理解为，25％的原子含量为铝Al，25％为镓Ga，并且50％为氮N。可替代地，仅表示为AlGaN而没有比率，指代不同组成的氮化铝镓。通常，层或结构包括特定材料或元素可以理解为至少部分地包括该材料或元素或基本上由该材料或元素构成。
半导体层结构的层可以理解为以自下而上的顺序排序。在本文中，术语“在……上”是指将层或结构布置在其他层或结构上或之上。术语“竖直”是指层在彼此之上布置的方向。竖直方向被认为是垂直于或正交于衬底的上表面，其中，上表面可以被认为是基本上是平面的。术语“横向”是指垂直于所述竖直方向的任何方向。
发明人已经认识到，包括由不同的半导体材料横向和竖直地包围的多个竖直纳米线结构的氮化物半导体层结构可以促进沿着纳米线结构的壳(shell)来封装和积累位错，并因此提供对传播到半导体层结构表面的材料缺陷和裂纹的有效过滤并减少其数量。不同的半导体材料可以理解为例如与竖直纳米线结构相比具有不同元素组成或含量的材料。
封装的位错可能特别倾向于在纤锌矿晶体结构的所谓M方向上从纳米线结构横向传播，这在氮化物半导体材料中常见。当这些位错与来自其他纳米线结构的位错横向聚结时，可以形成无位错薄膜。薄膜可以在竖直方向或纤锌矿晶体结构的所谓C方向上从纳米线结构成核。可以形成无位错薄膜，使得封装或捕获的位错不能传播并导致裂纹形成，从而在工艺中强化薄膜和层结构。因此，可以在Si衬底上提供高质量的氮化物半导体材料以形成具有改进特性的电子器件。
根据本发明，如果薄膜中的位错首先需要进入比竖直纳米线结构之间的二维聚结层具有更高弹性模量的另一纳米线结构，则可以防止薄膜中的位错竖直传播到例如上述AlGaN/GaN界面。纳米线结构越细，阻挡位错传播的面积越大。AlGaN过度生长将位错封装在纳米线周围的壳中，特别是在纤锌矿晶体结构的M方向上生长。此后可以在主C方向上生长薄膜。这些纳米线壳可以横向结合成薄膜，然后开始在C方向生长。无位错薄膜可以从具有嵌入的纳米线结构的聚结薄膜成核，因为被捕获的位错可能无法在C方向上扩散从而发生破裂，从而强化薄膜。
此外，发明人已经认识到，与常规缓冲层方法相比，这种层结构可以做得更薄，并且因此不太复杂和材料密集。该层结构另外可以提供有益的生产可扩展性以及与常规制造工具和基础设施的兼容性。该层结构可以应用于高达或甚至超过12英寸的晶圆尺寸。该半导体层结构可以进一步包括布置在衬底的上表面与第一半导体层中间的底部半导体层，该底部半导体层包括AlN。
通常，词语“中间”可以指在两个其他层或结构之间布置一个层或结构。中间布置例如可以是竖直的和/或横向的。中间可以进一步涉及步骤和事件的时间顺序。例如，方法的第二步骤可以在同一方法的第一步骤与第三步骤之间执行。
通过在半导体层结构中包括包含AlN的底部半导体层，可以实现从Si衬底的更平滑的材料过渡。
半导体层结构可以进一步包括布置在底部半导体层与第一半导体层中间的中间半导体层，该中间半导体层包括AlN。
如上所述，在半导体层结构中包括包含AlN的中间半导体层可以实现从Si衬底的更平滑的过渡。
Si衬底的上表面可以具有{111}的米勒指数。
符号{111}表示与具有米勒指数(111)的平面等效的所有平面的集合。上表面可以进一步理解为垂直于任何晶体方向<111>延伸。符号<111>表示与晶体方向[111]等效的所有晶体方向的集合。
如此定向的Si衬底可以为纤锌矿氮化物半导体提供理想的晶体生长方向。本质上，这可以促进纳米线结构沿着纤锌矿[0001]晶体方向或任何等效方向<0001>有效地竖直定向。这些方向与Si衬底的[111]和<111>方向相对应。
所述第四半导体层可以具有在1至5nm范围内的竖直厚度。
第四半导体层可以用作有源器件层，并且因此可能需要非常薄。该半导体结构可以允许在不牺牲材料质量的情况下形成这样的薄结构。通过以这种薄层为特征，生产它可能需要更少的Ga。这是有意义的，因为与例如Al、N或Si相比，Ga是相对稀有的元素。薄层还可以在更短的时间内生产，从而实现更大的生产吞吐量。第二半导体层可以包括至少两个竖直布置的子层，其中，第一子层的x大于第二子层的x，其中，第二子层比第一子层离衬底更远。
因此，对于远离Si衬底和/或纳米线结构的基底的层，第二半导体层结构可以基本上朝着较低的Al含量竖直渐变。发明人已经认识到，包括两个或更多个(例如，三个)具有渐变的Al和Ga含量的不同子层的结构提供了改进的位错封装。因此，可以获得更高质量的氮化物材料。另外，材料含量的更平缓的变化可以是优选的，因为材料特性(比如晶格常数和热膨胀系数)也可以更平缓地变化。应当理解，由于在GaN下面需要用于应变松弛的AlGaN合金层，因此硅上的常规GaN薄膜可能过厚，约为3至10微米。根据本发明，可以在硅衬底上沉积/生长较厚的同质外延GaN以提高晶体质量，而无需所有先前必需且繁琐的AlGaN层。
根据本发明的第二方面，提供了一种高电子迁移率晶体管HEMT器件，该器件包括：
根据本发明的第一方面的半导体层结构；
金属源极接触件，该金属源极接触件直接相邻布置在第二半导体层上；
金属漏极接触件，该金属漏极接触件直接相邻布置在第二半导体层上，其中，该漏极接触件与该源极接触件分离；以及
金属栅极接触件，该金属栅极接触件布置在第四半导体层上，其中，该栅极接触件横向布置在该源极接触件与该漏极接触件之间，并且其中，该栅极接触件与该源极接触件和该漏极接触件分离。
在其上直接相邻布置的层或结构可以理解为在竖直方向上布置在另一层或结构之上，以及上面的层或结构与下面的层或结构共享物理界面。这种物理界面可以被配置为提供跨界面的导电接触，即，允许电子和/或空穴传输。导电接触可以指例如欧姆接触、肖特基接触和/或跨pn结或隧道结的接触。
与常规金属氧化物半导体场效应晶体管MOSFET相比，HEMT能够实现更高的开关频率和改进的高功率特性。这在很大程度上归因于通过这种器件的沟道的基本上二维的电子和/或空穴传输。HEMT的沟道，通常称为二维电子气2DEG，通常位于带隙尺寸略有不同的两种半导体材料之间的异质结界面处。
对于氮化物HEMT，可能需要或至少优选极薄的层，有时薄至10至
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以在AlGaN/GaN界面处产生必要的异质结。这样的薄层可能需要用非常高晶体质量的半导体材料来产生。因此，封装位错以防止其干扰AlGaN/GaN界面并因此对晶体管沟道的性能产生负面影响非常重要。
通常，氮化物半导体层和结构的材料质量与器件(例如，在其上形成的HEMT)的性能相对应。第一方面可以提供用于生产具有改进的特性和性能的氮化物HEMT的合适的高质量半导体层结构。
第四半导体层可以被布置为竖直鳍片，其中，该竖直鳍片被直接相邻布置在第三半导体层上，其中，栅极接触件被布置为横向和竖直地包围该竖直鳍片，并且其中，该竖直鳍片包括p掺杂的GaN。
这种p掺杂可以通过在竖直鳍式GaN晶体中包含少量杂质原子来实现。p掺杂的竖直鳍片有助于更好地进行静电栅极控制来切换沟道的通断，特别是在常关操作的高频率、电流和/或电压下。p掺杂的GaN竖直鳍片可以进一步用于改变以常关模式操作的GaN HEMT的阈值电压。
根据本发明的第三方面，提供了一种用于生产半导体层结构的方法，该方法包括：
提供包括上表面的Si衬底；
在所述衬底上形成第一半导体层，该第一半导体层包括垂直于所述衬底的所述上表面布置的多个竖直纳米线结构，该第一半导体层包括AlN；
在衬底结构上沉积第二半导体层，该第二半导体层横向和竖直地包围所述纳米线结构，其中，该第二半导体层包括AlxGa1-xN，其中，0≤x≤0.95；
在所述第二半导体层上沉积第三半导体层，该第三半导体层包括AlyGa1-yN，其中，0≤y≤0.95；以及
在所述第三半导体层上沉积第四半导体层，该第四半导体层包括GaN。
形成步骤通常可以指通过去除现有材料、添加新材料和/或改变现有材料来产生层或结构的任何方式。沉积通常是指将新材料添加到现有的层和/或结构上。
这种方法可以用于形成根据本发明的第一方面的半导体层结构。因此，可以预期类似的优点和有益效果。另外，将AlN用于第一半导体层和纳米线结构可以是有利的，因为AlN可以通过例如等离子体处理或溅射以良好的结晶度沉积在Si衬底上。
另外，通过溅射AlN而不是外延形成它，可以在很大程度上避免反应器污染，因为Al倾向于保留在反应器的存储器中，从而污染随后生长的层的材料组成。
形成所述第一半导体层的所述多个竖直纳米线结构可以包括：
在衬底上沉积第一半导体层；以及
从该第一半导体层蚀刻出该多个竖直纳米线结构。
在本文中，蚀刻可以指选择性地去除材料。因此，未被去除的材料可以被认为是竖直纳米线结构。
从第一层蚀刻出多个纳米线结构可以有利于减小高质量GaN层所需的缓冲层的厚度，这又可以至少减少或消除由大GaN层厚度引起的Si衬底的弯曲。
形成所述多个竖直纳米线结构可以包括在衬底上外延形成多个竖直纳米线结构。
外延形成在本文中可以指通过外延晶体生长来形成层和结构。
这样的方法也可以有利地用于使用现有的制造工具和基础设施来生产竖直纳米线结构。
该方法可以进一步包括在提供衬底和形成第一半导体层的中间沉积底部半导体层，该底部半导体层包括AlN。
该方法可以进一步包括在沉积底部半导体层和形成第一半导体层的中间沉积中间半导体层，该中间半导体层包括AlN。
涉及底部AlN层和中间AlN层的这种方法变型可以提供与第一方面的相应变型类似的优点。
形成所述第二半导体层可以包括：
在第一半导体层上形成第一子层；以及
在第一子层上形成第二子层，其中，第一子层的x大于第二子层的x。
这种方法变型可以提供与第一方面的相应变型类似的优点。
根据示例性实施例，包括AlN的第一层被溅射，例如在衬底上使用Ar/N2等离子体进行磁控溅射，而包括GaN的第四层例如通过MOCVD来外延生长。
根据该实施例，第二层可以磁控溅射在第一层上。可替代地，第二层可以例如通过MOCVD来外延生长。
纳米线结构可以使用UV光刻来图案化，并且从第二层蚀刻。
根据该实施例，包括AlGaN的第三层可以磁控溅射在第二层上。可替代地，第三层可以例如通过MOCVD来外延生长。
包括Al的磁控溅射层可以减少反应器污染，因此避免了对随后的层的污染，例如，纯度和晶体组成对器件性能至关重要的GaN层。
根据本发明的第四方面，提供了一种用于生产高电子迁移率晶体管器件的方法，该方法包括：
根据本发明的第三方面的用于生产半导体层结构的方法的步骤；
通过蚀刻掉所述第三半导体层的部分和所述第四半导体层的部分来形成穿过第三半导体层和第四半导体层的至少两个沟槽；
将第一金属层沉积到沟槽中和第二半导体层上；
通过蚀刻掉第一金属层的部分来在沟槽中形成金属源极接触件和金属漏极接触件；
在源极接触件和漏极接触件上形成氧化物层；
通过蚀刻掉氧化物层的一部分来形成穿过氧化物层的栅极沟槽，该栅极沟槽位于穿过第三半导体层和第四半导体层的至少两个沟槽之间并与之分离；
将第二金属层沉积到栅极沟槽中；以及
通过蚀刻掉第二金属层的部分来在栅极沟槽中形成金属栅极接触件。
这种方法可以用于生产根据本发明的第二方面的HEMT。因此，可以预期类似的优点和有益效果。
根据以下给出的详细描述，本发明的进一步的适用范围将变得清楚。然而，应当理解，详细描述和具体示例虽然指示了本发明的优选实施例，但仅以说明性的方式给出，因为根据本详细描述，本发明的范围内的各种变化和修改对于本领域技术人员而言将变得清楚。
因此，应理解，本发明不限于所描述的器件的特定组成部分或者所描述的方法的动作，因为这种器件和方法可以改变。还应理解，本文所使用的术语仅是为了描述特定实施例的目的，并不旨在是限制性的。
必须注意，除非上下文另有明确规定，否则如在本说明书和所附权利要求中所使用的那样，冠词“一个(a)”、“一种(an)”、“该(the)”以及“所述(said)”旨在意指存在一个或多个要素。因此，例如，提及“器件”或“该器件”可以包括若干器件等。此外，词语“包括(comprising)”、“包含(including)”、“含有(containing)”和类似用语不排除其他要素或步骤。
附图说明
下面将参考附图来更详细地描述本发明的上述和其他方面。这些附图不应被视为限制性的；相反，它们应该被认为是用于解释和理解的目的。
如附图所展示的，出于说明性目的，各层和各区域的尺寸可能被夸大，并且因此是为了展示总体结构而提供。在全文中，相同的附图标记指代相同的要素。
截面图可以主要被认为是示意图。其中的器件、层和/或结构不应该被认为是相对于彼此成比例的。此外，截面图可以被认为是从横向角度观察器件、层和/或结构。
具有虚线边框的流程图框可以被认为是可选的和/或附加的步骤，这些步骤是方法的一些变型的特征。
图1展示了根据本发明的半导体层结构的截面。
图2展示了半导体层结构变型的截面。
图3展示了半导体层结构变型的截面。
图4展示了半导体层结构变型的截面。
图5展示了根据本发明的HEMT的截面。
图6展示了HEMT变型的截面。
图7示出了用于生产半导体层结构的方法的流程图。
图8示出了包含关于用于生产半导体层结构的步骤的进一步细节的流程图。
图9示出了包含关于用于生产半导体层结构的步骤的进一步细节的流程图。
图10a至图10g展示了半导体层结构在其生产的不同时间状态期间的截面。
图11示出了用于生产HEMT的方法的流程图。
图12a至图12i展示了HEMT在其生产的不同时间状态期间的截面。
图13示出了HEMT接触件的俯视图。
具体实施方式
现在下文将参考附图对本发明进行更全面地描述，在附图中示出了本发明的当前优选实施例。然而，本发明可以以许多不同的形式来实施并且不应被解释为限于本文所阐述的这些实施例；而是，这些实施例被提供用于获得彻底性和完整性、并且向技术人员充分地传达本发明的范围。
在图1中，提供了半导体层结构100的截面示意图，该半导体层结构包括：
Si衬底102，该Si衬底具有上表面104；
第一半导体层110，该第一半导体层布置在所述衬底102上，该第一半导体层110包括垂直于所述衬底102的所述上表面104布置的多个竖直纳米线结构112，该第一半导体层110包括AlN；
第二半导体层120，该第二半导体层布置在所述第一半导体层110上、横向和竖直地包围所述纳米线结构112，该第二半导体层120包括AlxGa1-xN，其中，0≤x≤0.95；
第三半导体层130，该第三半导体层布置在所述第二半导体层120上，该第三半导体层130包括AlyGa1-yN，其中，0≤y≤0.95；以及
第四半导体层140，该第四半导体层布置在所述第三半导体层130上，该第四半导体层140包括GaN。
Si衬底102的上表面104可以具有{111}的米勒指数。Si衬底可以被认为具有面心金刚石立方晶体结构。
Si衬底102及其上表面104可以基本上是平面的。Si衬底102可以具有在100至1000μm范围内的竖直厚度。Si衬底102可以更优选地具有在275至525μm范围内的竖直厚度。通常，如果没有另外明确说明，在本文中厚度是指竖直厚度。
Si衬底102可以是基本上圆形的晶圆形式，优选地具有大于或等于1英寸的直径。晶圆可以更优选地具有在2至12英寸范围内的直径，并且最优选地具有在2至4英寸范围内的直径。
第一半导体层110可以优选地具有在100至500nm范围内的厚度，并且更优选地具有在200至300nm范围内的厚度。
第一半导体层110的竖直纳米线结构112可以优选地具有在50至500nm范围内的竖直长度，并且更优选地具有在150至250nm范围内的竖直长度。
竖直纳米线结构112可以优选地具有基本圆形或六边形的横截面。竖直纳米线结构112可以优选地具有在5至50nm范围内的横向直径，并且更优选地具有在10至30nm范围内的横向直径。
从竖直方向看，多个竖直纳米线112可以布置成重复阵列图案。该重复阵列图案可以是六边形图案，其中，每个竖直纳米线结构112具有六个等距的最近的其他竖直纳米线结构112。可替代地，该重复阵列图案可以是正方形图案，其中，每个竖直纳米线结构112具有四个等距的最近的其他竖直纳米线结构112。到最近的其他竖直纳米线结构112的距离可以优选地在10至500nm的范围内。最近的距离可以更优选地在50至200nm的范围内。可替代地，这个最近的距离可以理解为竖直纳米线结构112之间的间距。
第二半导体层120可以优选地具有在100至500nm范围内的厚度，并且更优选地具有在200至300nm范围内的厚度。第二半导体层120可以被认为横向包围、封装或围绕竖直纳米线结构112，即，填充竖直纳米线结构112之间的空间。第二半导体层120可以进一步被认为竖直包围或封装竖直纳米线结构112，即，在竖直纳米线结构的顶部上方竖直延伸并覆盖竖直纳米线结构的顶部。
第三半导体层130和第四半导体层140可以被认为是相对薄的外延层，即，外延形成的薄膜层。第三半导体层130可以优选地具有在1至100nm范围内的厚度。第四半导体层140可以具有在1至5nm范围内的竖直厚度。
通常，对于所有基于氮化物的层和结构(例如，第一半导体层110、第二半导体层120、第三半导体层130、第四半导体层140以及竖直纳米线结构112)，材料可以被认为具有纤锌矿晶体结构。晶体结构可以对准，使得C平面，即，具有米勒指数{0001}的平面与Si衬底102的上表面104对准或平行。纤锌矿晶体结构另外可以考虑用于本文披露的所有其他基于氮化物的层和结构。GaN薄膜(例如，第四半导体层140)的优选晶体定向可以对应于纤锌矿C方向，使得可以在薄膜的外表面获得垂直的C平面。这种C平面表面可以被认为是处理或制造许多类型的器件的有利基础，比如HEMT和发光二极管LED。
图2示出了进一步包括底部半导体层210的半导体层结构100，该底部半导体层布置在衬底102的上表面104与第一半导体层110的中间，底部半导体层210包括AlN。
底部半导体层210可以优选地具有在10至100nm范围内的厚度。
图3示出了进一步包括中间半导体层220的半导体层结构100，该中间半导体层布置在底部半导体层210与第一半导体层110的中间，中间半导体层220包括AlN。
中间半导体层220可以优选地具有在10至100nm范围内的厚度。
图4示出了包括至少两个竖直布置的子层121、122的第二半导体层120，其中，第一子层121的x大于第二子层122的x，其中，第二子层122比第一子层121离衬底更远。
一个示例性的第二半导体层120可以包括三个竖直布置的子层。最底部的子层(即，最靠近衬底102的子层)可以具有x＝0.9的特征。最上面的子层(即，离衬底102最远的子层)可以具有x＝0.2的特征。中间子层(即，最顶部子层与最底部子层之间的子层)可以具有x＝0.5的特征。
子层121、122可以各自具有在20至250nm范围内的厚度。
在图5中，提供了高电子迁移率晶体管器件300的截面示意图，该高电子迁移率晶体管器件包括：
半导体层结构100；
金属源极接触件301，该金属源极接触件直接相邻布置在第二半导体层120上；
金属漏极接触件303，该金属漏极接触件直接相邻布置在第二半导体层120上，其中，漏极接触件303与源极接触件301分离；以及
金属栅极接触件305，该金属栅极接触件布置在第四半导体层140上，其中，栅极接触件305横向布置在源极接触件301与漏极接触件303之间，并且其中，栅极接触件305与源极接触件301和漏极接触件303分离。
源极接触件301和漏极接触件303可以包括金属材料，比如Ti、Al、Cu、Ni和/或Au。源极接触件301和漏极接触件303可以包括化合物或合金，比如AlCu。
除了针对源极接触件301和漏极接触件303提到的材料之外，栅极接触件305可以包括Pd和/或Au。与用于源极接触件301和漏极接触件303一样，化合物和合金同样也是用于栅极接触件305的选项。
HEMT 300可以进一步包括布置在半导体层130、140上的氧化物层310。氧化物层310可以被配置为以低相对介电常数材料为特征，以减小源极接触件301、漏极接触件303和栅极接触件305之间的寄生电容。氧化物层可以包括SiO2或其他类型的基于硅的氧化物。
包括AlyGa1-yN的第三半导体层可以被认为是HEMT 300的阻挡层。
图6示出了被布置为竖直鳍片307的第四半导体层140，其中，竖直鳍片307被直接相邻地布置在第三半导体层130上，其中，栅极接触件305被布置为横向和竖直地包围竖直鳍片307，并且其中，竖直鳍片307包括p掺杂的GaN。可以从第四半导体层140蚀刻出竖直鳍片307。竖直鳍片307可以理解为横向伸长的鳍片或者可替代地理解为横向较短的台面结构。
对于GaN的p掺杂，杂质原子可以包括来自元素周期表第二族的元素，例如Mg。可以通过例如热处理/退火或电子轰击/辐射来激活杂质。第四半导体层140可以进一步不在源极接触件301、漏极接触件303和栅极接触件305之间形成连续层，如图5的情况。
在图7中，提供了用于生产半导体层结构100的方法的流程图，该方法包括：
提供S4001包括上表面104的Si衬底102；
在所述衬底102上形成S4003第一半导体层110，该第一半导体层110包括垂直于所述衬底102的所述上表面104布置的多个竖直纳米线结构112，该第一半导体层110包括AlN；
在衬底结构102上沉积S4005第二半导体层120，该第二半导体层横向和竖直地包围所述纳米线结构112，其中，该第二半导体层120包括AlxGa1-xN，其中，0≤x≤0.95；
在所述第二半导体层120上沉积S4007第三半导体层130，该第三半导体层130包括AlyGa1-yN，其中，0≤y≤0.95；以及
在所述第三半导体层130上沉积S4009第四半导体层140，该第四半导体层140包括GaN。
Si衬底102可以使用常规Si晶圆生产方法来形成，包括例如前面提到的柴可拉斯基工艺。
第一半导体层110可以使用物理气相沉积PVD、化学气相沉积CVD、等离子体增强化学气相沉积PECVD、金属有机化学气相沉积MOCVD、金属有机气相外延MOVPE、溅射或类似方法来形成S4003。
第一半导体层110的竖直纳米线结构112可以使用比如干法蚀刻、湿法蚀刻、化学蚀刻、等离子体蚀刻、反应离子蚀刻等蚀刻方法来形成。可以在旨在限定纳米线结构112的图案化步骤之后执行蚀刻。竖直纳米线结构112另外可以使用比如MOCVD或MOVPE等外延方法来形成，这两种方法实质上指的是相同的技术。基于先前的图案化的选择性区域生长可以用于纳米线结构112。
纳米线结构112的图案化、图案转移或限定可以基于光刻。可以采用光学光刻，比如紫外线UV光刻。可以采用电子束光刻EBL或纳米压印光刻NIL以及各种其他类似的光刻方法。作为替代方案，图案化可以仅包括通过对准到或接近要蚀刻或要在其上进行沉积的层或结构的表面的固体掩模来蚀刻或沉积。
图7还示出了该方法可以如何进一步包括在提供S4001衬底102和形成S4003第一半导体层110的中间沉积S5007底部半导体层210，底部半导体层210包括AlN。
可以使用与第一半导体层110类似的方法来沉积S5007底部层210。底部层120可以优选地使用PVD来沉积。
图7还示出了该方法可以如何进一步包括在沉积S5007底部半导体层210和形成S4003第一半导体层110的中间沉积S5009中间半导体层220，中间半导体层220包括AlN。
可以使用与第一半导体层110类似的方法来沉积S5009中间层220。中间层220可以优选地使用高温MOCVD/MOVPE来沉积。
可以使用MOCVD/MOVPE来沉积S4005、S4007、S4009第二半导体层120、第三半导体层130和第四半导体层140。可以使用不同前体气体压力和温度来产生不同组成的固态晶体材料，范围从AlN到AlGaN的各种组成再到GaN。对于GaN MOCVD/MOVPE，优选使用等于或高于1000℃的温度。
前体气体可以包括三甲基铝TMAl、三乙基铝TEAl、三甲基镓TMGa、三乙基镓TEGa、苯肼、二甲基肼DMHy、叔丁胺TBAm、氨NH3。
沉积S4005第二半导体层120的步骤可以理解为在竖直纳米线结构112的纤锌矿晶体的M方向上从竖直纳米线结构112横向或径向向外外延生长一个或多个壳。来自不同竖直纳米线结构112的一个或多个壳可以聚结以形成作为第二半导体层120的共同薄膜。
图8示出了如何形成所述第一半导体层110的所述多个竖直纳米线结构112可以包括：
在衬底102上沉积S5001第一半导体层110；以及
从第一半导体层110蚀刻S5003出多个竖直纳米线结构112。
蚀刻S5003可以是例如基于先前的图案化步骤的选择性蚀刻过程。蚀刻S5003可以产生竖直纳米线结构112。蚀刻S5003可以是例如基于氯的等离子体蚀刻过程。
图8进一步示出了如何形成所述多个竖直纳米线结构112可以包括在衬底102上外延地(例如，通过选择性区域生长MOCVD/MOVPE)形成S5005多个竖直纳米线结构112。
图9示出了如何形成所述第二半导体层120可以包括：
在第一半导体层110上形成S5011第一子层121；以及
在第一子层121上形成S5013第二子层122，其中，第一子层121的x大于第二子层122的x。
子层121、122的组成差异可以通过逐渐改变比如温度和前体气体压力等参数来实现。
图10a至图10g示出了用于生产半导体层结构的方法的不同时间阶段的截面图。
图10a仅示出了所提供的S4001衬底102及其上表面104。
图10b示出了沉积S5007到衬底102的上表面104上的底部半导体层210。
图10c示出了沉积S5009到底部半导体层210上的中间半导体层220。
图10d示出了在中间半导体层220上形成S4003的包括竖直纳米线结构112的第一半导体层110。注意，第一半导体层110可以直接形成S4003在衬底102的上表面104上。
图10e示出了沉积S4005到第一半导体层110上的第二半导体层120，该第二半导体层横向和竖直地包围纳米线结构112。
图10f示出了沉积S4007在第二半导体层120上的第三半导体层130。
图10g示出了完整的半导体层结构100，其中，第四半导体层140沉积S4009到第三半导体层130上。
在图11中，提供了用于生产高电子迁移率晶体管器件300的方法的流程图，该方法包括：
用于生产半导体层结构100的方法的步骤S4001至S4009以及可选的步骤S5001至S5013；
通过蚀刻掉所述第三半导体层130的部分和所述第四半导体层140的部分来形成S6001穿过第三半导体层130和第四半导体层140的至少两个沟槽702；
将第一金属层704沉积S6003到沟槽702中和第二半导体层120上；
通过蚀刻掉第一金属层704的部分来在沟槽702中形成S6005金属源极接触件301和金属漏极接触件303；
在源极接触件301和漏极接触件303上形成S6007氧化物层310；
通过蚀刻掉氧化物层310的一部分来形成S6009穿过氧化物层310的栅极沟槽708，该栅极沟槽位于穿过第三半导体层130和第四半导体层140的至少两个沟槽702之间并与之分离；
将第二金属层710沉积S6011到栅极沟槽708中；以及
通过蚀刻掉第二金属层710的部分来在栅极沟槽708中形成S6013金属栅极接触件305。
至少两个沟槽702的形成S6001以及栅极沟槽708的形成S6009可以包括基于图案化的选择性蚀刻，如上文所描述的。可以对所有沟槽702、708类似地执行图案化，但是蚀刻可能需要根据要蚀刻的材料来定制。例如，基于等离子体的蚀刻可以用于形成S6001穿过第三半导体层130和第四半导体层140的至少两个沟槽702。氧化物蚀刻方法(例如，氢氟酸HF、湿法蚀刻)可以用于穿过氧化物层310形成S6009栅极沟槽708。沟槽702、708可以理解为横向伸长的沟槽或者可替代地理解为横向较短的凹坑。
第一金属层704和第二金属层708的沉积S6003、S6011可以通过例如溅射或金属蒸发来执行。当沉积时，第一金属层704可以包括与上文关于金属源极接触件301和金属漏极接触件303描述的相同的材料。当沉积时，第二金属层708可以包括与上文关于金属栅极接触件305描述的相同的材料。
源极接触件301、漏极接触件303以及栅极接触件305的形成S6005、S6013可以通过使用适用于要蚀刻的金属材料的金属蚀刻方法蚀刻第一金属层704和第二金属层708来执行。再一次，蚀刻可以通过图案化步骤来介导，以限定要去除的层区域。这种图案化步骤可以根据上文所提到的图案化方法来执行。
氧化物层310的形成S6007可以包括通过上文所描述的沉积方法来沉积这种氧化物层310。例如，CVD、PECVD和溅射可以用于形成氧化物层310。
图12a至图12g示出了用于生产HEMT 300的方法的不同时间阶段的截面图。
图12a示出了半导体层结构100，该半导体层结构是生产HEMT 300的后续步骤的基础。
图12b示出了穿过第三半导体层130和第四半导体层140形成S6001的至少两个沟槽702。
图12c示出了沉积S6003到沟槽702中、第二半导体层120上的第一金属层704。
图12d示出了通过选择性地去除最初物理连接源极接触件301与漏极接触件303的第一金属层704的部分而在沟槽702中形成S6005的金属源极接触件301和漏极接触件303。
图12e示出了在源极接触件301和漏极接触件303以及半导体层上形成S6007的氧化物层301。
图12f示出了在源极接触件301与漏极接触件303之间穿过氧化物层310横向形成S6009的栅极沟槽708。
图12g示出了在第四半导体层140上沉积S6011到栅极沟槽708中的第二金属层710。
图12h示出了通过选择性地去除第二金属层710的部分而在栅极沟槽708中形成S60013的金属栅极接触件305。HEMT 300现在可以被认为是完整的。
图12i示出了平坦化HEMT 300的顶部的附加步骤。这样做是为了简化对源极接触件301和漏极接触件303的访问并降低互连复杂性。化学机械抛光CMP可以用于这种平坦化步骤。
另外，所披露实施例的变型是技术人员在实践所要求保护的发明时通过学习附图、披露内容、以及所附权利要求可以理解并实现的。
图13示出了HEMT 300接触件布局的俯视图。源极接触件301、漏极接触件303以及栅极接触件305在本文中布置成多指状布局。源极接触件301具有三个指状物并且漏极接触件具有两个指状物。栅极接触件305被示为在源极接触件301与漏极接触件303之间蜿蜒。HEMT器件截面(例如，图5所示的截面)可以理解为与图13所示的截面802相对应。
该布局进一步提高了器件的有效面积间隔和均匀分布的电流。由于更长的有效沟道宽度，该布局允许更高的电流。有效沟道宽度可以理解为指状物(源极和漏极两者)的总数减一，再乘以一个指状物的长度。该布局还可以减小栅极电阻，并防止低通滤波器与栅极沟道电容一起形成。因此，通过这种布局提高了HEMT开关速度。

Claims (15)

1.一种半导体层结构(100)，包括：
Si衬底(102)，该Si衬底具有上表面(104)；
第一半导体层(110)，该第一半导体层布置在所述衬底上，该第一半导体层包括垂直于所述衬底的所述上表面布置的多个竖直纳米线结构(112)，该第一半导体层包括AlN；
第二半导体层(120)，该第二半导体层布置在所述第一半导体层上、横向和竖直地包围所述纳米线结构，该第二半导体层包括AlxGa1-xN，其中，0≤x≤0.95；
第三半导体层(130)，该第三半导体层布置在所述第二半导体层上，该第三半导体层包括AlyGa1-yN，其中，0≤y≤0.95；以及
第四半导体层(140)，该第四半导体层布置在所述第三半导体层上，该第四半导体层包括GaN。
2.根据权利要求1所述的半导体层结构，进一步包括底部半导体层(210)，该底部半导体层布置在该衬底的上表面与该第一半导体层的中间，该底部半导体层包括AlN。
3.根据权利要求2所述的半导体层结构，进一步包括中间半导体层(220)，该中间半导体层布置在该底部半导体层与该第一半导体层的中间，该中间半导体层包括AlN。
4.根据权利要求1至3中任一项所述的半导体层结构，其中，该Si衬底的上表面具有{111}的米勒指数。
5.根据权利要求1至4中任一项所述的半导体层结构，其中，所述第四半导体层具有在1至5nm范围内的竖直厚度。
6.根据权利要求1至5中任一项所述的半导体层结构，其中，该第二半导体层包括至少两个竖直布置的子层，其中，第一子层(121)的x大于第二子层(122)的x，其中，该第二子层比该第一子层离该衬底更远。
7.一种高电子迁移率晶体管器件(300)，包括：
根据权利要求1至6中任一项所述的半导体层结构(100)；
金属源极接触件(301)，该金属源极接触件直接相邻布置在该第二半导体层(120)上；
金属漏极接触件(303)，该金属漏极接触件直接相邻布置在该第二半导体层上，其中，该漏极接触件与该源极接触件分离；以及
金属栅极接触件(305)，该金属栅极接触件布置在该第四半导体层(140)上，其中，该栅极接触件横向布置在该源极接触件与该漏极接触件之间，并且其中，该栅极接触件与该源极接触件和该漏极接触件分离。
8.根据权利要求7所述的高电子迁移率晶体管器件，其中，该第四半导体层被布置为竖直鳍片(307)，其中，该竖直鳍片被直接相邻布置在该第三半导体层上，其中，该栅极接触件被布置为横向和竖直地包围该竖直鳍片，并且其中，该竖直鳍片包括p掺杂的GaN。
9.一种用于生产半导体层结构(100)的方法，该方法包括：
提供(S4001)包括上表面(104)的Si衬底(102)；
在所述衬底上形成(S4003)第一半导体层(110)，该第一半导体层包括垂直于所述衬底的所述上表面布置的多个竖直纳米线结构(112)，该第一半导体层包括AlN；
在该衬底结构上沉积(S4005)第二半导体层(120)，该第二半导体层横向和竖直地包围所述纳米线结构，其中，该第二半导体层包括AlxGa1-xN，其中，0≤x≤0.95；
在所述第二半导体层上沉积(S4007)第三半导体层(130)，该第三半导体层包括AlyGal- yN，其中，0≤y≤0.95；以及
在所述第三半导体层上沉积(S4009)第四半导体层(140)，该第四半导体层包括GaN。
10.根据权利要求9所述的方法，其中，形成所述第一半导体层包括：
在该衬底上沉积(S5001)该第一半导体层；以及
从该第一半导体层蚀刻(S5003)出该多个竖直纳米线结构。
11.根据权利要求9所述的方法，其中，形成所述第一半导体层包括在该衬底上外延形成(S5005)该多个竖直纳米线结构。
12.根据权利要求9至11中任一项所述的方法，进一步包括在提供该衬底和形成该第一半导体层的中间沉积(S5007)底部半导体层(210)，该底部半导体层包括AlN。
13.根据权利要求12所述的方法，进一步包括在沉积该底部半导体层和形成该第一半导体层的中间沉积(S5009)中间半导体层(220)，该中间半导体层包括AlN。
14.根据权利要求9至13中任一项所述的方法，其中，形成所述第二半导体层包括：
在该第一半导体层上形成(S5011)第一子层(121)；以及
在该第一子层上形成(S5013)第二子层(122)，其中，该第一子层的x大于该第二子层的x。
15.一种用于生产高电子迁移率晶体管器件(300)的方法，该方法包括：
根据权利要求9至14中任一项所述的用于生产半导体层结构(100)的方法的步骤；
通过蚀刻掉所述第三半导体层的部分和所述第四半导体层的部分来形成(S6001)穿过该第三半导体层(130)和该第四半导体层(140)的至少两个沟槽(702)；
将第一金属层(704)沉积(S6003)到这些沟槽中和该第二半导体层(120)上；
通过蚀刻掉该第一金属层的部分来在这些沟槽中形成(S6005)金属源极接触件(301)和金属漏极接触件(303)；
在该源极接触件和该漏极接触件上形成(S6007)氧化物层(310)；
通过蚀刻掉该氧化物层的一部分来形成(S6009)穿过该氧化物层的栅极沟槽(708)，该栅极沟槽位于穿过该第三半导体层和该第四半导体层的该至少两个沟槽之间并与之分离；
将第二金属层(710)沉积(S6011)到该栅极沟槽中；以及
通过蚀刻掉该第二金属层的部分来在该栅极沟槽中形成(S6013)金属栅极接触件(305)。
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