CN114783348A - 移位寄存电路及其驱动方法、显示装置 - Google Patents

Abstract

本发明实施例提供了一种移位寄存电路及其驱动方法、显示装置，涉及显示技术领域，降低显示装置的功耗。移位寄存电路包括：移位控制电路，用于输出驱动信号；输出控制电路，电连接在移位控制电路与驱动信号线之间，用于：在数据帧，控制移位控制电路与驱动信号线之间的信号传输通路连通；在保持帧，控制移位控制电路与驱动信号线之间的信号传输通路断开，并向驱动信号线输出非使能电压。

Description

移位寄存电路及其驱动方法、显示装置

【技术领域】

本发明涉及显示技术领域，尤其涉及一种移位寄存电路及其驱动方法、显示装置。

【背景技术】

目前，当显示装置处于某些应用场景，例如显示表盘等较为简单的待机画面时，为节省功耗，显示装置通常会以较低频率进行刷新。

然而基于相关的驱动方式，显示装置工作时的功耗仍较大，不利于显示装置性能的进一步优化。

【发明内容】

有鉴于此，本发明实施例提供了一种移位寄存电路及其驱动方法、显示装置，用以有效降低显示装置的功耗。

一方面，本发明实施例提供了一种移位寄存电路，包括：

移位控制电路，用于输出驱动信号；

输出控制电路，电连接在所述移位控制电路与驱动信号线之间，用于：在所述数据帧，控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通；在保持帧，控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开，并向所述驱动信号线输出非使能电压。

另一方面，基于同一发明构思，本发明实施例提供了一种移位寄存电路的驱动方法，应用于上述移位寄存电路，所述移位寄存电路的驱动周期包括所述数据帧和所述保持帧；

所述驱动方法包括：

在所述数据帧，所述移位控制电路输出使能电压，所述输出控制电路控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通；

在所述保持帧，所述输出控制电路控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开，并向所述驱动信号线输出非使能电压。

再一方面，基于同一发明构思，本发明实施例提供了一种显示装置，包括上述移位寄存电路。

上述技术方案中的一个技术方案具有如下有益效果：

在本发明实施例中，通过在移位寄存电路中增设输出控制电路，可以利用该输出控制电路控制移位控制电路与驱动信号线之间的连通状态：在数据帧，通过利用输出控制电路控制移位控制电路与驱动信号线之间的信号传输通路连通，可以使移位控制电路所输出的使能电压正常传输至驱动信号线中，控制像素电路正常执行初始化和充电操作；而在保持帧，则利用输出控制电路控制移位控制电路与驱动信号线之间的信号传输通路断开，并利用输出控制电路向驱动信号线传输非使能电压，此时，驱动信号线所接收的非使能电压直接由输出控制电路提供。

如此一来，在保持帧，驱动信号线可以接收其它路径向其传输的非使能电压，此时，移位控制电路也就无需再必须输出非使能电压，因此对时钟信号线所提供的信号的时序的要求就可降低，即，在保持帧无需再向时钟信号线提供与数据帧相同的脉冲信号了，进而可以减小显示装置的功耗。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为相关技术中显示装置的一种结构示意图；

图2为相关技术中时钟信号线中所传输的信号的一种时序图；

图3为本发明实施例所提供的移位寄存电路与像素电路的一种连接示意图；

图4为本发明实施例所提供的移位寄存电路的一种结构示意图；

图5为本发明实施例所提供的像素电路的一种结构示意图；

图6为图5对应的一种信号时序图；

图7为本发明实施例所提供的移位寄存电路与像素电路的另一种连接示意图；

图8为本发明实施例所提供的移位寄存电路的另一种结构示意图；

图9为本发明实施例提供的一种时序图；

图10为本发明实施例所提供的移位寄存电路的再一种结构示意图；

图11为本发明实施例提供的另一种时序图；

图12为本发明实施例所提供的再一种时序图；

图13为本发明实施例所提供的又一种时序图；

图14为本发明实施例所提供的移位寄存电路的再一种结构示意图；

图15为本发明实施例所提供的又一种时序图；

图16为本发明实施例所提供的驱动方法的一种流程图；

图17为本发明实施例所提供的显示装置的一种结构示意图。

【具体实施方式】

为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。在不脱离本发明的精神或范围的情况下，在本发明中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本发明意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本发明的修改和变化。需要说明的是，本发明实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。在本发明实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在阐述本发明实施例所提供的技术方案之前，本发明首先对相关显示装置的结构进行说明：

在相关技术中，如图1所示，图1为相关技术中显示装置的一种结构示意图，显示装置包括显示面板101和驱动芯片102，其中，显示面板101包括移位控制电路103和像素电路104，移位控制电路103与时钟信号线105电连接，用于在时钟信号线105所输出的脉冲信号的控制下向像素电路104逐行输出驱动信号，以使像素电路104驱动发光元件正常发光。

在待机等应用场景下，为节省功耗，显示装置可以进行低频驱动。发明人在研究过程中发现，移位控制电路103所接收的时钟信号是制约显示装置功耗进一步降低的主要因素之一。

当显示装置进行驱动时，如图2所示，图2为相关技术中时钟信号线105中所传输的信号的一种时序图，显示装置的驱动周期包括数据帧F1和保持帧F2，在目前的驱动方式中，无论是数据帧F1还是保持帧F2，驱动芯片102都需要正常向时钟信号线105提供脉冲信号，例如，在数据帧F1和保持帧F2，时钟信号线105上的信号相同。从驱动芯片102角度来说，由于脉冲信号为交流信号，因此驱动芯片102的信号端需要不断的进行高低电平的切换，导致驱动芯片102产生较大功耗。而从面板角度来说，脉冲信号的高低电平的不断跳变不仅会导致时钟信号线105自身反复进行充放电，而且还会导致移位控制电路103内部存在的寄生电容反复进行充放电，因而导致显示面板101也产生较大功耗。

基于上述原因，显示装置进行驱动时，驱动芯片102和显示面板101均存在较大功耗，不利于显示装置性能的进一步优化。

对此，本发明实施例提供了一种移位寄存电路，如图3所示，图3为本发明实施例所提供的移位寄存电路与像素电路的一种连接示意图，移位寄存电路1通过驱动信号线S与像素电路2电连接。

如图4所示，图4为本发明实施例所提供的移位寄存电路1的一种结构示意图，移位寄存电路1包括移位控制电路3和输出控制电路4。

其中，移位控制电路3用于输出驱动信号，例如可以在数据帧F1输出使能电压。

输出控制电路4电连接在移位控制电路3与驱动信号线S之间，用于：在数据帧F1，控制移位控制电路3与驱动信号线S之间的信号传输通路连通；以及在保持帧F2，控制移位控制电路3与驱动信号线S之间的信号传输通路断开，并向驱动信号线S输出非使能电压。

需要说明的是，显示装置在进行，例如低频驱动时，其驱动周期可以包括数据帧F1和保持帧F2，在数据帧F1，移位寄存电路1通过驱动信号线S向像素电路2提供使能电压，控制像素电路2执行初始化时段和充电操作，而在保持帧F2，移位寄存电路1则通过驱动信号线S向像素电路2提供非使能电压，此时，像素电路2不再执行初始化和充电的操作。

在本发明实施例中，通过在移位寄存电路1中增设输出控制电路4，可以利用该输出控制电路4控制移位控制电路3与驱动信号线S之间的连通状态：在数据帧F1，通过利用输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路连通，可以使移位控制电路3所输出的使能电压正常传输至驱动信号线S中，控制像素电路2正常执行初始化和充电操作；而在保持帧F2，则利用输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路断开，并可以利用输出控制电路4向驱动信号线S传输非使能电压，此时，驱动信号线S所接收的非使能电压直接由输出控制电路4提供。

如此一来，在保持帧F2，驱动信号线S可以接收其它路径向其传输的非使能电压，此时，移位控制电路3也就无需再必须输出非使能电压，因此对时钟信号线所提供的信号的时序的要求就可降低，即，在保持帧F2无需再向时钟信号线提供与数据帧F1相同的脉冲信号了，即，在数据帧F1和保持帧F2，时钟信号线上的信号不同。例如，在保持帧F2，驱动芯片可直接向时钟信号线提供直流信号，或是具有更大周期的脉冲信号，从而有效降低保持帧F2内时钟信号线上信号的高低电平的切换频率，这样不仅可有效减小驱动芯片产生的功耗，还可降低时钟信号线自身和移位控制电路3中寄生电容的反复充放电，从而有效减小显示装置的功耗。

下面以图5所示的像素电路2为例，对本发明实施例中的驱动信号线S进行说明：

如图5所示，图5为本发明实施例所提供的像素电路2的一种结构示意图，像素电路2具体可以包括驱动晶体管T0、栅极复位晶体管T1、阳极复位晶体管T2、数据写入晶体管T3、阈值补偿晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和存储电容Cst。

其中，为降低对驱动晶体管T0的栅极电位的影响，栅极复位晶体管T1和阈值补偿晶体管T4可以为金属氧化物晶体管，例如为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)晶体管，此时，栅极复位晶体管T1和阈值补偿晶体管T4可以为N型晶体管。而驱动晶体管T0、阳极复位晶体管T2、数据写入晶体管T3、第一发光控制晶体管T5、第二发光控制晶体管T6则可以为低温多晶硅(Low Temperature Poly-silicon，LTPS)晶体管，此时，这部分晶体管可以为P型晶体管。或者，像素电路2中全部的晶体管也可以均为LTPS晶体管，此时，全部晶体管可以均为P型晶体管。上述晶体管的连接方式与相关技术相同，此处不再赘述。

以栅极复位晶体管T1和阈值补偿晶体管T4为N型晶体管，其余晶体管为P型晶体管为例，如图6所示，图6为图5对应的一种信号时序图，在数据帧F1，首先，第一扫描信号线Scan1提供高电平，栅极复位晶体管T1导通，复位信号线Vref提供的初始化电压写入驱动晶体管T0的栅极。然后，第二扫描信号线Scan2提供高电平，第三扫描信号线Scan3提供低电平，数据写入晶体管T3和阈值补偿晶体管T4导通，数据线Data提供的数据电压写入驱动晶体管T0的栅极，并实现对驱动晶体管T0的阈值补偿，阳极复位晶体管T2导通，复位信号线Vref提供的初始化电压写入发光元件D的阳极。再然后，发光控制信号线Emit提供低电平，第一发光控制晶体管T5和第二发光控制晶体管T6导通，控制发光元件D在数据电压和电源信号线PVDD所提供的电源电压所转换的驱动电流的作用下发光。

即，在数据帧F1，像素电路2执行了对驱动晶体管T0的栅极进行复位的初始化操作、对发光元件D的阳极进行复位的初始化操作、将数据电压写入驱动晶体管T0的栅极的充电操作、以及控制发光元件D发光的发光控制操作。

在保持帧F2，第一扫描信号线Scan1提供低电平、第二扫描信号线Scan2提供低电平、第三扫描信号线Scan3提供高电平，此时，栅极复位晶体管T1、数据写入晶体管T3、阈值补偿晶体管T4和阳极复位晶体管T2均截止，像素电路2不再执行初始化操作和充电操作。

需要说明的是，当第一扫描信号线Scan1、第二扫描信号线Scan2和第三扫描信号线Scan3进行低频刷新时，发光控制信号线Emit可以进行高频刷新，以改善闪烁现象。

基于上述结构，在一种可选的实施方式中，驱动信号线S可以包括扫描信号线和发光控制信号线Emit，例如可以包括上述第一扫描信号线Scan1、第二扫描信号线Scan2、第三扫描信号线Scan3以及发光控制信号线Emit中的一种或多种。

以驱动信号线S包括第一扫描信号线Scan1为例，在数据帧F1，移位控制电路3输出使能电压(高电平)，输出控制电路4控制移位控制电路3与第一扫描信号线Scan1之间的信号传输通路连通，将移位控制电路3输出的使能电压(高电平)传输至第一扫描信号线Scan1上，进而传输至像素电路2中，从而控制栅极复位晶体管T1对驱动晶体管T0的栅极进行复位。在保持帧F2，输出控制电路4控制移位电路与第一扫描信号线Scan1之间的信号传输通路断开，此时，输出控制电路4直接向第一扫描信号线Scan1传输非使能电压(低电平)，从而控制栅极复位晶体管T1不再对驱动晶体管T0的栅极进行复位。

在另一种可选的实施方式中，如图7所示，图7为本发明实施例所提供的移位寄存电路1与像素电路2的另一种连接示意图，本发明实施例中的驱动信号线S也可以包括数据线Data。此时，移位寄存电路1向像素电路2逐列输出数据电压。

在一种可选的实施方式中，再次参见图4，移位控制电路3包括第一控制模块5、第二控制模块6和输出模块7。

其中，第一控制模块5分别与第一时钟信号线CK1、移位控制信号线IN、第一固定电位信号线VGH和第一节点N1电连接，第一控制模块5可以用于响应第一时钟信号向所述第一节点N1写入电压。

第二控制模块6分别与第一时钟信号线CK1、第二时钟信号线CK2、第一节点N1、第三节点N3、第一固定电位信号线VGH和第二节点N2电连接，第二控制模块6用于响应第一时钟信号、第二时钟信号和所述第一节点N1的信号向所述第二节点N2写入电压。

输出模块7分别与第一节点N1、第二节点N2、第一固定电位信号线VGH、第二固定电位信号线VGL和输出控制电路4电连接，用于在数据帧F1响应第二节点N2的电压输出使能电压。

在数据帧F1，第二控制模块6响应第一时钟信号、第二时钟信号和所述第一节点N1的信号向所述第二节点N2写入电压，输出模块7响应第二节点N2的电压输出使能电压，与此同时，输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路连通，使移位控制电路3输出的使能电压写入驱动信号线S中。

在一种可选的实施方式中，再次参见图4，第一控制模块5可以包括第一晶体管M1、第二晶体管M2和第三晶体管M3，本发明实施例以第一晶体管M1、第二晶体管M2和第三晶体管M3为P型晶体管为例进行说明。

其中，第一晶体管M1的栅极与第一时钟信号线CK1电连接，第一晶体管M1的第一极与移位控制信号线IN电连接，第一晶体管M1的第二极与第一节点N1电连接。第一晶体管M1在第一时钟信号线CK1提供低电平时导通，将移位控制信号线IN提供的信号写入第一节点N1。

第二晶体管M2的栅极与第三节点N3电连接，第二晶体管M2的第一极与第一固定电位信号线VGH电连接，第三晶体管M3的栅极与第二时钟信号线CK2电连接，第三晶体管M3的第一极与第二晶体管M2的第二极电连接，第三晶体管M3的第二极与第一节点N1电连接。第二晶体管M2在第三节点N3为低电平时导通，第三晶体管M3在第二时钟信号线CK2提供低电平时导通，当第二晶体管M2和第三晶体管M3同时导通时，第一固定电位信号线VGH提供的高电平传输至第一节点N1。

在另一种可选的实施方式中，如图8所示，图8为本发明实施例所提供的移位寄存电路1的另一种结构示意图，第一控制模块5包括第四晶体管M4和第五晶体管M5，本发明实施例以第四晶体管M4和第五晶体管M5为P型晶体管为例进行说明。

其中，第四晶体管M4的栅极与第一时钟信号线CK1电连接，第四晶体管M4的第一极与移位控制信号线IN电连接，第四晶体管M4的第二极与第一节点N1电连接。第四晶体管M4在第一时钟信号线CK1提供低电平时导通，将移位控制信号线IN提供的信号传输至第一节点N1。

第五晶体管M5的栅极与第三控制信号线RST电连接，第五晶体管M5的第一极与第一固定电位信号线VGH电连接，第五晶体管M5的第二极与第一节点N1电连接。

需要说明的是，上述结构的移位控制电路3既可适用于扫描移位寄存器，也可以适用于发光控制移位寄存器。当其应用在发光控制移位寄存器中时，第五晶体管M5可以作为防止异常断电的晶体管，第三控制信号线RST持续提供高电平控制第五晶体管M5持续截止，由于第五晶体管M5的电容较大，因而能够存储第一固定电位信号线VGH提供的高电平，当发生异常断电时，第五晶体管M5导通，将第一固定电位线提供的高电平传输至第一节点N1，进而避免输出模块7输出低电平，进而避免发光元件D异常发光。

在一种可选的实施方式中，再次参见图4和图8，第二控制模块6包括第六晶体管M6、第七晶体管M7、第一电容C1、第八晶体管M8和第九晶体管M9，本发明实施例以第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9为P型晶体管为例进行说明。

其中，第六晶体管M6的栅极与第一时钟信号线CK1电连接，第六晶体管M6的第一极与第二固定电位信号线VGL电连接，第六晶体管M6的第二极与第三节点N3电连接。第六晶体管M6用于在第一时钟信号线CK1提供低电平时导通，将第二固定电位信号线VGL提供的低电平传输至第三节点N3。

第七晶体管M7的栅极与第一节点N1电连接，第七晶体管M7的第一极与第一时钟信号线CK1电连接，第七晶体管M7的第二极与第三节点N3电连接。第七晶体管M7用于在第一节点N1为低电平时导通，将第一时钟信号线CK1提供的信号传输至第三节点N3。

第一电容C1的第一极板与第三节点N3电连接；第八晶体管M8的栅极与第三节点N3电连接，第八晶体管M8的第一极与第二时钟信号线CK2电连接，第八晶体管M8的第二极与第一电容C1的第二极板电连接；第九晶体管M9的栅极与第二时钟信号线CK2电连接，第九晶体管M9的第一极与第八晶体管M8的第二极电连接，第九晶体管M9的第二极与第二节点N2电连接。当第三节点N3为低电平且第二时钟信号线CK2提供低电平时，第八晶体管M8和第九晶体管M9导通，第二时钟信号线CK2提供的低电平经由第八晶体管M8和第九晶体管M9传输至第二节点N2。

第十晶体管的栅极与第一节点N1电连接，第十晶体管的第一极与第一固定电位信号线VGH电连接，第十晶体管的第二极与第二节点N2电连接。第十晶体管用于在第一节点N1为低电平时导通，将第一固定电位信号线VGH提供的高电平传输至第二节点N2。

在一种可选的实施方式中，再次参见图4和图8，输出模块7包括第十一晶体管M11和第十二晶体管M12，本发明实施例以第十一晶体管M11和第十二晶体管M12为P型晶体管为例进行说明。

其中，第十一晶体管M11的栅极与第二节点N2电连接，第十一晶体管M11的第一极与第一固定电位信号线VGH电连接，第十一晶体管M11的第二极与输出控制电路4电连接。第二节点N2置低时第十一晶体管M11导通，将第一固定电位信号线VGH提供的高电平(使能电压)传输至输出控制电路4。

第十二晶体管M12的栅极与第一节点N1电连接，第十二晶体管M12的第一极与第二固定电位信号线VGL电连接，第十二晶体管M12的第二极与输出控制电路4电连接。第一节点N1置低时第十二晶体管M12导通，将第二固定电位信号线VGL提供的低电平(非使能电压)传输至输出控制电路4。

下面以图4所示的移位寄存电路1为例，结合图9所示的时序图，对移位寄存电路1在数据帧F1输出使能电压的工作过程进行说明：

数据帧F1包括第一时段t1～第四时段t4。

在第一时段t1，移位控制信号线IN提供高电平、第一时钟信号线CK1提供低电平、第二时钟信号线CK2提供高电平，第六晶体管M6导通，将第二固定电位信号线VGL提供的低电平写入第三节点N3。

在第二时段t2，移位控制信号线IN提供高电平、第一时钟信号线CK1提供高电平、第二时钟信号线CK2提供低电平，第三节点N3维持低电平，第二晶体管M2在第三节点N3的低电平的作用下导通，第三晶体管M3在第二时钟信号线CK2提供的低电平的作用下导通，第一固定电位信号线VGH提供的高电平经由导通的第二晶体管M2和第三晶体管M3写入第一节点N1。第八晶体管M8在第三节点N3的低电平的作用下导通，第九晶体管M9在第二时钟信号线CK2提供的低电平的作用下导通，第二时钟信号线CK2提供的低电平经由导通的第八晶体管M8和第九晶体管M9传输至第二节点N2。此时，第十一晶体管M11在第二节点N2的低电平的作用下导通，将第一固定电位信号线VGH提供的高电平(使能电平)传输至输出控制电路4，由于输出控制电路4在数据帧F1控制移位寄存电路1和驱动信号线S之间的信号传输通路连通，因此第一固定电位信号线VGH提供的高电平(使能电平)可进一步通过输出控制电路4传输至驱动信号线S中。

在第三时段t3，移位控制信号线IN提供高电平、第一时钟信号线CK1提供低电平、第二时钟信号线CK2提供高电平，第六晶体管M6导通，将第二固定电位信号线VGL提供的低电平写入第三节点N3，第一固定电位信号线VGH提供的高电平(使能电平)持续传输至驱动信号线S中。

在第四时段t4，移位控制信号线IN提供高电平、第一时钟信号线CK1提供高电平、第二时钟信号线CK2提供低电平，第三节点N3维持低电平，第一固定电位信号线VGH提供的高电平经由导通的第二晶体管M2和第三晶体管M3写入第一节点N1，第二时钟信号线CK2提供的低电平经由导通的第八晶体管M8和第九晶体管M9传输至第二节点N2。此时，第十一晶体管M11在第二节点N2的低电平的作用下导通，将第一固定电位信号线VGH提供的高电平(使能电平)通过输出控制电路4传输至驱动信号线S中。

此外，还需要说明的是，再次参见图4，移位控制电路3还可以包括第二电容C2和第三电容C3。其中，第二电容C2的第一极板与第一固定电位信号线VGH电连接，第二电容C2的第二极板与第二节点N2电连接，用以稳定第二节点N2的电位。第三电容C3的第一基板与第二时钟信号线CK2电连接，第三电容C3的第二极板与第一节点N1电连接，用以稳定第一节点N1的电位。

此外，如图10所示，图10为本发明实施例所提供的移位寄存电路1的再一种结构示意图，移位控制电路3还可以包括第十三晶体管M13和第十四晶体管M14，本发明实施例以第十三晶体管M13和第十四晶体管M14为P型晶体管为例进行说明。

其中，第十三晶体管M13的栅极与第二固定电位信号线VGL电连接，第十三晶体管M13的第一极与第四晶体管M4的第二极电连接，第十三晶体管M13的第二极与第一节点N1电连接。第十三晶体管M13为常开晶体管，用于降低电位跳变对第一节点N1的影响。

第十四晶体管M14的栅极与第二固定电位信号线VGL电连接，第十四晶体管M14的第一极与第三节点N3电连接，第十四晶体管M14的第二极与第八晶体管M8的栅极电连接，用于降低电位跳变对第八晶体管M8的栅极电位的影响。

此外，再次参见图10，移位控制电路3还可以包括第十五晶体管M15、第十六晶体管M16和第四电容C4。

其中，第十五晶体管M15的栅极与第一节点N1电连接，第十五晶体管M15的第一极与第二时钟信号线CK2电连接；第十六晶体管M16的栅极与第三节点N3电连接，第十六晶体管M16的第一极与第十五晶体管M15的第二极电连接，第十六晶体管M16的第二极与第一固定电位信号线VGH电连接，第四电容C4的第一极板与第十五晶体管M15的第二极电连接，第四电容C4的第二极板与第一节点N1电连接。第十五晶体管M15、第十六晶体管M16和第四电容C4的作用是当第一节点N1为低电平时可以利用第二时钟信号的耦合将第一节点N1的电位拉至更低，从而使第十二晶体管M12更好的输出低电平。

在一种可选的实施方式中，结合图4，移位控制电路3与第一时钟信号线CK1电连接，如图11所示，图11为本发明实施例提供的另一种时序图，在保持帧F2，第一时钟信号线CK1提供第一恒压信号。

在该种设置方式中，驱动芯片可在保持帧F2直接向第一时钟信号线CK1提供恒定的直流信号，从而使这部分时段内第一时钟信号线CK1上没有高低电平的切换，一方面可有效降低驱动芯片产生的功耗，另一方面还可避免第一时钟信号线CK1和移位控制电路3的寄生电容进行充放电，有效降低显示面板产生的功耗。

当然，在另一种可选的实施方式中，结合图4，移位控制电路3与第二时钟信号线CK2电连接，再次参见图11，在保持帧F2，第二时钟信号线CK2同样可以提供第二恒压信号，以实现更大程度的降低功耗。

需要说明的是，第一恒压信号的电压和第二恒压信号的电压可以相同，也可以不同。

进一步地，结合图4和图8，移位控制电路3包括多个晶体管，例如上述第一晶体管M1～第十二晶体管M12，第一恒压信号的电压为晶体管的截止电压。例如，结合图11，当移位控制电路3中的晶体管为P型晶体管时，第一恒压信号的电压可以为高电平。

在该种设置方式中，在保持帧F2，移位控制电路3中受第一时钟信号线CK1控制的这部分晶体管均为截止状态，此时可以将移位控制电路3中的信号传输路径尽可能多的断开，避免移位控制电路3出现同一节点接收多个路径所传输的多个不同的信号的情况，进而避免移位控制电路3的工作状态出现错误，提高移位控制电路3的可靠性。

进一步地，第二时钟信号线CK2所提供的第二恒压信号的电压也可以为晶体管的截止电压，例如，当移位控制电路3中的晶体管为P型晶体管时，结合图11，第二时钟信号线CK2所提供的第二恒压信号的电压可以为高电平，从而在保持帧F2使移位控制电路3中更多数量的晶体管截止，使更多的信号传输通路断开。

需要强调的是，在本发明实施例中，由于在保持帧F2已经利用输出控制电路4将移位控制电路3与驱动信号线S之间的信号传输通路断开了，因此，移位控制电路3的工作状态不会影响到驱动信号线S上的信号传输，此时无论移位控制电路3不输出电压或者输出任意电压，都不会影响驱动信号线S上正常传输非使能电压。

或者，如图12所示，图12为本发明实施例所提供的再一种时序图，第一恒压信号的电压为用于驱动移位控制电路3输出非使能电压的电压，也就是说，在保持帧F2，移位控制电路3可以在第一时钟信号线CK1所输出的恒压信号的驱动下输出非使能电压。进一步地，第二时钟信号线CK2所提供的第二恒压信号的电压也可以为用于驱动移位控制电路3输出非使能电压的电压。

以图4所示的电路结构为例，在保持帧F2，参见图12，第一恒压信号的电压可以为低电平，而第二恒压信号则可以为高电平，此时，移位控制电路3中第一晶体管M1导通，将移位控制信号线IN提供的低电平传输至第一节点N1，使第十二晶体管M12导通，进而使移位控制电路3输出低电平(非使能电压)。此时，即使输出控制电路4未将移位控制电路3与驱动信号线S之间的信号传输通路完全断开，移位控制电路3输出的信号也不会影响驱动信号线S上正常传输低电平(非使能电压)。

在另一种可选的实施方式中，结合图4，移位控制电路3与第一时钟信号线CK1电连接，如图13所示，图13为本发明实施例所提供的又一种时序图，在保持帧F2，第一时钟信号线CK1提供第一脉冲信号，并且，第一时钟信号线CK1在保持帧F2所提供的第一脉冲信号的周期大于在数据帧F1所提供的脉冲信号的周期。

在该种设置方式中，在保持帧F2，驱动芯片仍向第一时钟信号线CK1提供交流信号，但通过增大该时段中脉冲信号的周期，可以减小第一时钟信号线CK1上高低电平的切换频率，从而也可以在一定程度上降低驱动芯片和显示面板所产生的功耗。

当然，在另一种可选的实施方式中，结合图4，移位控制电路3与第二时钟信号线CK2电连接，再次参见图13，在保持帧F2，第二时钟信号线CK2也可以提供第二脉冲信号，并且，第二时钟信号线CK2在保持帧F2所提供的第二脉冲信号的周期大于在数据帧F1所提供的脉冲信号的周期，以实现更大程度的降低功耗。

需要说明的是，在保持帧F2，第一时钟信号线CK1所提供的第一脉冲信号的周期和第二时钟信号线CK2所提供的第二脉冲信号的周期可以相同，也可以不同。

在另一种可选的实施方式中，还可以为：在保持帧F2，第一时钟信号线CK1提供第一恒压信号，第二时钟信号线CK2提供第二脉冲信号。或者，在保持帧F2，第一时钟信号线CK1提供第一脉冲信号，第二时钟信号线CK2提供第二恒压信号。

在另一种可选的实施方式中，也可以为：在保持帧F2，第一时钟信号线CK1提供第一恒压信号或第一脉冲信号，而第二时钟信号线CK2仍提供与数据帧F1相同的交流信号。

在一种可选的实施方式中，再次参见图4，输出控制电路4具体可以包括第一模块8和第二模块9。

其中，第一模块8分别与第一控制信号线SW1、移位控制电路3和驱动信号线S电连接，第一模块8用于：在数据帧F1控制移位控制电路3与驱动信号线S之间的信号传输通路连通，在保持帧F2控制移位控制电路3与驱动信号线S之间的信号传输通路断开。

第二模块9分别与第二控制信号线SW2、第一信号线S1和驱动信号线S电连接，第二模块9用于在保持帧F2将第一信号线S1提供的非使能电压传输至驱动信号线S。

在数据帧F1，第一模块8控制移位控制电路3与驱动信号线S之间的信号传输通路连通，从而将移位控制电路3输出的使能电压传输至驱动信号线S中。在保持帧F2，第一模块8控制移位控制电路3与驱动信号线S之间的信号传输通路断开，使移位控制电路3输出的信号无法传输至驱动信号线S，与此同时，第二模块9将第一信号线S1提供的非使能电压传输至驱动信号线S。

需要说明的是，当非使能电压为低电平时，第一信号线S1可以和第二固定电位信号线VGL进行复用。

进一步地，再次参见图4，第一模块8包括第一控制晶体管TA，第一控制晶体管TA的栅极与第一控制信号线SW1电连接，第一控制晶体管TA的第一极与移位控制电路3电连接，第一控制晶体管TA的第二极与驱动信号线S电连接。

第二模块9包括第二控制晶体管TB，第二控制晶体管TB的栅极与第二控制信号线SW2电连接，第二控制晶体管TB的第一极与第一信号线S1电连接，第二控制晶体管TB的第二极与驱动信号线S电连接。

以第一控制晶体管TA和第二控制晶体管TB为P型晶体管为例，结合图11～图13，在数据帧F1，第一控制信号线SW1提供低电平控制第一控制晶体管TA导通，第二控制信号线SW2提供高电平控制第二控制晶体管TB截止，移位控制电路3输出的使能电压经由导通的第一控制信号线SW1传输至驱动信号线S中。在保持帧F2，第一控制信号线SW1提供高电平控制第一控制晶体管TA截止，从而使移位控制电路3与驱动信号线S之间的信号传输通路断开，与此同时，第二控制信号线SW2提供低电平控制第二控制晶体管TB导通，将第一信号线S1提供的非使能电压传输至驱动信号线S。

需要说明的是，为降低第一控制晶体管TA和第二控制晶体管TB的漏电流，如图14所示，图14为本发明实施例所提供的移位寄存电路1的再一种结构示意图，第一控制晶体管TA和第二控制晶体管TB也可以设置为金属氧化物晶体管，如IGZO晶体管，此时，第一控制晶体管TA和第二控制晶体管TB为N型晶体管。在该种结构中，如图15所示，图15为本发明实施例所提供的又一种时序图，在数据帧F1，第一控制信号线SW1提供高电平控制第一控制晶体管TA导通，第二控制信号线SW2提供低电平控制第二控制晶体管TB截止；在保持帧F2，第一控制信号线SW1提供低电平控制第一控制晶体管TA截止，第二控制信号线SW2提供高电平控制第二控制晶体管TB导通。

当第一控制晶体管TA和第二控制晶体管TB分别为IGZO晶体管时，在数据帧F1，第二控制信号线SW2可提供一个小于或等于VGL的电压，以保证第二控制晶体管TB处于完全的截止状态，避免第一信号线S1上的信号传输至驱动信号线S中。在保持帧F2，第一控制信号线SW1可提供一个小于或等于VGL的电压，以保证第一控制晶体管TA处于完全的截止状态，使移位控制电路3与驱动信号线S之间的信号传输通路完全断开。

当然，在本发明其他可选的实施方式中，也可以是第一控制晶体管TA和第二控制晶体管TB中的一个为LTPS晶体管，另一个为IGZO晶体管，其中，当某个控制晶体管为LTPS晶体管时，该控制晶体管为P型晶体管，当某个控制晶体管为IGZO晶体管时，该控制晶体管为N型晶体管。此时，第一控制信号线SW1和第二控制信号线SW2在数据帧F1和保持帧F2所提供的电平随第一控制晶体管TA和第二控制晶体管TB的类型进行适应性调整即可。

基于同一发明构思，本发明实施例还提供了一种移位寄存电路1的驱动方法，该驱动方法应用于上述移位寄存电路1，移位寄存电路1的驱动周期包括数据帧F1和保持帧F2。

结合图3和图4，如图16所示，图16为本发明实施例所提供的驱动方法的一种流程图，该驱动方法包括：

步骤K1：在数据帧F1，移位控制电路3输出使能电压，输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路连通。

步骤K2：在保持帧F2，输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路断开，并向驱动信号线S输出非使能电压。

在本发明实施例中，在保持帧F2，驱动信号线S可以接收输出控制电路4向其传输的非使能电压，此时，移位控制电路3也就无需再必须输出非使能电压，因此对时钟信号线所提供的信号的时序的要求就可降低，即，在保持帧F2无需再向时钟信号线提供与数据帧F1相同的脉冲信号了。示例性的，在保持帧F2，驱动芯片可直接向时钟信号线提供直流信号，或是具有更大周期的脉冲信号，从而有效降低保持帧F2内时钟信号线上信号的高低电平的切换频率，这样不仅可有效减小驱动芯片产生的功耗，还可降低时钟信号线自身和移位控制电路3中寄生电容的反复充放电，从而有效减小显示装置的功耗。

在一种可选的实施方式中，结合图4、图11和图12，移位控制电路3与第一时钟信号线CK1电连接。驱动方法还包括：在保持帧F2，向第一时钟信号线CK1提供第一恒压信号。

在该种设置方式中，驱动芯片在保持帧F2可直接向第一时钟信号线CK1提供恒定的直流信号，由于这部分时段内第一时钟信号线CK1上不需具有高低电平的切换，因而可有效降低驱动芯片的功耗。而且，还可避免第一时钟信号线CK1和移位控制电路3的寄生电容充放电，因而也可有效降低显示面板的功耗。

当然，为进一步降低功耗，在保持帧F2，也可向第二时钟信号线CK2提供第二恒压信号，其中，第一恒压信号的电压和第二恒压信号的电压可以相同，也可以不同。

进一步地，结合图4和图11，移位控制电路3包括多个晶体管，第一恒压信号的电压为晶体管的截止电压，从而在保持帧F2，使移位控制电路3中受第一时钟信号线CK1控制的这部分晶体管均为截止状态，此时可以将移位控制电路3中的信号传输路径尽可能多的断开，避免移位控制电路3中同一节点接收多个路径所传输的多个不同的信号，进而避免移位控制电路3的工作状态出现错误。进一步地，第二恒压信号的电压也可以为晶体管的截止电压，以在保持帧F2将移位控制电路3中更多的信号传输路径断开。

或者，结合图12，第一恒压信号的电压为用于驱动移位控制电路3输出非使能电压的电压。进一步地，第二恒压信号的电压也可以为用于驱动移位控制电路3输出非使能电压的电压。此时，即使输出控制电路4未将移位控制电路3与驱动信号线S之间的信号传输通路完全断开，移位控制电路3输出的信号也不会影响驱动信号线S上正常传输非使能电压。

在一种可选的实施方式中，结合图4和图13，移位控制电路3与第一时钟信号线CK1电连接。驱动方法还包括：在保持帧F2，向第一时钟信号线CK1提供第一脉冲信号，并且，在保持帧F2向第一时钟信号线CK1提供的第一脉冲信号的周期大于在数据帧F1向第一时钟信号线CK1提供的脉冲信号的周期。

在该种设置方式中，在保持帧F2，驱动芯片仍向第一时钟信号线CK1提供交流信号，但通过增大该时段中脉冲信号的周期，可以减小第一时钟信号线CK1上高低电平的切换频率，从而也可以在一定程度上降低驱动芯片和显示面板所产生的功耗。

为进一步降低功耗，在保持帧F2，也可以向第二时钟信号线CK2提供第二脉冲信号，并且，在保持帧F2向第二时钟信号线CK2提供的第二脉冲信号的周期大于在数据帧F1向第二时钟信号线CK2提供的脉冲信号的周期。需要说明的是，第一脉冲信号的周期和第二脉冲信号的周期可以相同，也可以不同。

在一种可选的实施方式中，结合图4，输出控制电路4包括第一模块8和第二模块9，第一模块8分别与第一控制信号线SW1、移位控制电路3和驱动信号线S电连接，第二模块9分别与第二控制信号线SW2、第一信号线S1和驱动信号线S电连接。

在数据帧F1，输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路连通的过程包括：在数据帧F1，第一模块8响应第一控制信号控制移位控制电路3与驱动信号线S之间的信号传输通路连通，从而使移位控制电路3输出的使能电压正常传输至驱动信号线S中。

在保持帧F2，输出控制电路4控制移位控制电路3与驱动信号线S之间的信号传输通路断开，并向驱动信号线S传输非使能电压的过程包括：在保持帧F2，第一模块8响应第一控制信号控制移位控制电路3与驱动信号线S之间的信号传输通路断开，第二模块9将第一信号线S1提供的非使能电压传输至驱动信号线S。

基于同一发明构思，本发明实施例还提供了一种显示装置，如图17所示，图17为本发明实施例所提供的显示装置的一种结构示意图，该显示装置包括上述移位寄存电路1。其中，移位寄存电路1的具体结构已经在上述实施例中进行了详细说明，此处不再赘述。当然，图17所示的显示装置仅仅为示意说明，该显示装置可以是例如手机、平板计算机、笔记本电脑、电纸书或电视机等任何具有显示功能的电子设备。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种移位寄存电路，其特征在于，包括：

移位控制电路，用于输出驱动信号；

输出控制电路，电连接在所述移位控制电路与驱动信号线之间，用于：在数据帧，控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通；在保持帧，控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开，并向所述驱动信号线输出非使能电压。

2.根据权利要求1所述的移位寄存电路，其特征在于，

所述移位控制电路与第一时钟信号线电连接，在所述保持帧，所述第一时钟信号线提供第一恒压信号。

3.根据权利要求2所述的移位寄存电路，其特征在于，

所述移位控制电路包括多个晶体管，所述第一恒压信号的电压为所述晶体管的截止电压。

4.根据权利要求2所述的移位寄存电路，其特征在于，

所述第一恒压信号的电压为用于驱动所述移位控制电路输出所述非使能电压的电压。

5.根据权利要求1所述的移位寄存电路，其特征在于，

所述移位控制电路与第一时钟信号线电连接；

在所述保持帧，所述第一时钟信号线提供第一脉冲信号，并且，所述时钟信号线在所述保持帧所提供的第一脉冲信号的周期大于在所述数据帧所提供的脉冲信号的周期。

6.根据权利要求1所述的移位寄存电路，其特征在于，

所述驱动信号线包括扫描信号线或数据线。

7.根据权利要求1所述的移位寄存电路，其特征在于，所述输出控制电路包括：

第一模块，分别与第一控制信号线、所述移位控制电路和所述驱动信号线电连接，用于：在所述数据帧控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通，在保持帧控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开；

第二模块，分别与第二控制信号线、第一信号线和所述驱动信号线电连接，用于在所述保持帧将所述第一信号线提供的所述非使能电压传输至所述驱动信号线。

8.根据权利要求7所述的移位寄存电路，其特征在于，

所述第一模块包括第一控制晶体管，所述第一控制晶体管的栅极与所述第一控制信号线电连接，所述第一控制晶体管的第一极与所述移位控制电路电连接，所述第一控制晶体管的第二极与所述驱动信号线电连接；

所述第二模块包括第二控制晶体管，所述第二控制晶体管的栅极与所述第二控制信号线电连接，所述第二控制晶体管的第一极与所述第一信号线电连接，所述第二控制晶体管的第二极与所述驱动信号线电连接。

9.根据权利要求1所述的移位寄存电路，其特征在于，所述移位控制电路包括：

第一控制模块，分别与第一时钟信号线、移位控制信号线、第一固定电位信号线和第一节点电连接，用于响应第一时钟信号向所述第一节点写入电压；

第二控制模块，分别与所述第一时钟信号线、第二时钟信号线、所述第一节点、第三节点、所述第一固定电位信号线和第二节点电连接，用于响应第一时钟信号、第二时钟信号和所述第一节点的信号向所述第二节点写入电压；

输出模块，分别与所述第一节点、所述第二节点、所述第一固定电位信号线、第二固定电位信号线和所述输出控制电路电连接，用于在所述数据帧响应所述第二节点的电压输出使能电压。

10.根据权利要求9所述的移位寄存电路，其特征在于，所述第一控制模块包括：

第一晶体管，所述第一晶体管的栅极与所述第一时钟信号线电连接，所述第一晶体管的第一极与所述移位控制信号线电连接，所述第一晶体管的第二极与所述第一节点电连接；

第二晶体管，所述第二晶体管的栅极与所述第三节点电连接，所述第二晶体管的第一极与所述第一固定电位信号线电连接；

第三晶体管，所述第三晶体管的栅极与所述第二时钟信号线电连接，所述第三晶体管的第一极与所述第二晶体管的第二极电连接，所述第三晶体管的第二极与所述第一节点电连接。

11.根据权利要求9所述的移位寄存电路，其特征在于，所述第一控制模块包括：

第四晶体管，所述第四晶体管的栅极与所述第一时钟信号线电连接，所述第四晶体管的第一极与所述移位控制信号线电连接，所述第四晶体管的第二极与所述第一节点电连接；

第五晶体管，所述第五晶体管的栅极与第三控制信号线电连接，所述第五晶体管的第一极与所述第一固定电位信号线电连接，所述第五晶体管的第二极与所述第一节点电连接。

12.根据权利要求9所述的移位寄存电路，其特征在于，所述第二控制模块包括：

第六晶体管，所述第六晶体管的栅极与所述第一时钟信号线电连接，所述第六晶体管的第一极与所述第二固定电位信号线电连接，所述第六晶体管的第二极与所述第三节点电连接；

第七晶体管，所述第七晶体管的栅极与所述第一节点电连接，所述第七晶体管的第一极与所述第一时钟信号线电连接，所述第七晶体管的第二极与所述第三节点电连接；

第一电容，所述第一电容的第一极板与所述第三节点电连接；

第八晶体管，所述第八晶体管的栅极与所述第三节点电连接，所述第八晶体管的第一极与所述第二时钟信号线电连接，所述第八晶体管的第二极与所述第一电容的第二极板电连接；

第九晶体管，所述第九晶体管的栅极与所述第二时钟信号线电连接，所述第九晶体管的第一极与所述第八晶体管的第二极电连接，所述第九晶体管的第二极与所述第二节点电连接；

第十晶体管，所述第十晶体管的栅极与所述第一节点电连接，所述第十晶体管的第一极与所述第一固定电位信号线电连接，所述第十晶体管的第二极与所述第二节点电连接。

13.根据权利要求9所述的移位寄存电路，其特征在于，所述输出模块包括：

第十一晶体管，所述第十一晶体管的栅极与所述第二节点电连接，所述第十一晶体管的第一极与所述第一固定电位信号线电连接，所述第十一晶体管的第二极与所述输出控制电路电连接；

第十二晶体管，所述第十二晶体管的栅极与所述第一节点电连接，所述第十二晶体管的第一极与所述第二固定电位信号线电连接，所述第十二晶体管的第二极与所述输出控制电路电连接。

14.一种移位寄存电路的驱动方法，其特征在于，应用于如权利要求1所述的移位寄存电路，所述移位寄存电路的驱动周期包括所述数据帧和所述保持帧；

所述驱动方法包括：

在所述数据帧，所述移位控制电路输出使能电压，所述输出控制电路控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通；

在所述保持帧，所述输出控制电路控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开，并向所述驱动信号线输出非使能电压。

15.根据权利要求14所述的移位寄存电路的驱动方法，其特征在于，

所述移位寄存电路与第一时钟信号线电连接；

所述驱动方法还包括：在所述保持帧，向所述第一时钟信号线提供第一恒压信号。

16.根据权利要求15所述的移位寄存电路的驱动方法，其特征在于，

所述移位控制电路包括多个晶体管，所述第一恒压信号的电压为所述晶体管的截止电压；

或者，所述第一恒压信号的电压为用于驱动所述移位控制电路输出所述非使能电压的电压。

17.根据权利要求14所述的移位寄存电路的驱动方法，其特征在于，

所述移位寄存电路与第一时钟信号线电连接；

所述驱动方法还包括：在所述保持帧，向所述第一时钟信号线提供第一脉冲信号，并且，在所述保持帧向所述第一时钟信号线提供的第一脉冲信号的周期大于在所述数据帧向所述第一时钟信号线提供的脉冲信号的周期。

18.根据权利要求14所述的移位寄存电路的驱动方法，其特征在于，

所述输出控制电路包括第一模块和第二模块，所述第一模块分别与第一控制信号线、所述移位控制电路和所述驱动信号线电连接，所述第二模块分别与第二控制信号线、第一信号线和所述驱动信号线电连接；

在所述数据帧，所述输出控制电路控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通的过程包括：所述数据帧，所述第一模块响应第一控制信号控制所述移位控制电路与所述驱动信号线之间的信号传输通路连通；

在所述保持帧，所述输出控制电路控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开，并向所述驱动信号线传输非使能电压的过程包括：在所述保持帧，所述第一模块响应第一控制信号控制所述移位控制电路与所述驱动信号线之间的信号传输通路断开，所述第二模块将所述第一信号线提供的所述非使能电压传输至所述驱动信号线。

19.一种显示装置，其特征在于，包括如权利要求1～13任一项所述的移位寄存电路。

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