CN114765127A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底，基底内具有第一导电层；在基底上形成第一介质层，第一介质层内具有第一开口，且第一开口暴露出第一导电层；采用第一选择性沉积工艺，在第一开口内形成第一插塞材料层，且第一插塞材料层顶部表面低于第一介质层顶部表面；形成所述第一插塞材料层之后，对所述第一介质层进行离子注入工艺，减小所述第一插塞材料层和第一介质层之间的间隙；所述离子注入工艺之后，对所述第一介质层暴露出的表面进行修复处理；所述修复处理之后，采用第二选择性沉积工艺，在所述第一开口内的第一插塞材料层表面形成第二插塞材料层，所述第二插塞材料层填充满所述第一开口。所述方法形成的半导体结构的性能较好。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应形成的导电结构的尺寸越来越小。
由于选择性沉积工艺能够在金属层的表面上逐层生长的同时，不会在介质层表面生长，使得形成的膜层质量较好，致密度较好，不容易产生孔洞，且不需要提前形成粘附层，从而有利于减低接触电阻。通过采用选择性沉积工艺形成导电结构有利于提高形成的半导体结构的电学性能。
然而，现有技术形成的半导体器件的性能有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有第一导电层；在所述基底上形成第一介质层，所述第一介质层内具有第一开口，且所述第一开口暴露出所述第一导电层；采用第一选择性沉积工艺，在所述第一开口内形成第一插塞材料层，且所述第一插塞材料层顶部表面低于所述第一介质层顶部表面；形成所述第一插塞材料层之后，对所述第一介质层进行离子注入工艺，减小所述第一插塞材料层和第一介质层之间的间隙；所述离子注入工艺之后，对所述第一介质层暴露出的表面进行修复处理；所述修复处理之后，采用第二选择性沉积工艺，在所述第一开口内的第一插塞材料层表面形成第二插塞材料层，所述第二插塞材料层填充满所述第一开口。
可选的，所述离子注入工艺注入的离子的相对原子质量，大于所述第一介质层材料中的一种元素原子的相对原子质量。
可选的，所述第一介质层的材料含有硅元素和氧元素，所述离子的相对原子质量大于硅元素原子的相对原子质量。
可选的，所述离子包括：锗离子或者锡离子。
可选的，所述修复处理的方法包括：通入还原性气体。
可选的，所述还原性气体包括含氢的还原性气体；所述含氢的还原性气体包：氢气和NH3中的一种或者两种组合。
可选的，还包括：形成所述第一插塞材料层之后，所述修复处理之前，轰击所述第一插塞材料层，使部分第一插塞材料层被溅射的材料附着在部分第一开口侧壁表面形成粘附层；所述第二插塞材料层位于所述粘附层表面。
可选的，所述高于第一插塞材料层顶部表面的第一开口包括：底部区和位于所述底部区上的顶部区，所述粘附层位于所述底部区侧壁表面。
可选的，轰击所述第一插塞材料层的方法包括：采用惰性气体的等离子体轰击所述第一插塞材料层；所述惰性气体包括氩气、氖气和氦气中的一种或者多种组合。
可选的，所述修复处理之前，进行所述轰击处理。
可选的，所述修复处理之后，进行所述轰击处理。
可选的，形成所述第二插塞材料层之后，在所述第一介质层表面和第二插塞材料层表面形成导电材料膜；平坦化所述导电材料膜、第一插塞材料层以及第二插塞材料层，在所述第一开口内形成第一插塞，使所述第一插塞达到预设高度。
可选的，所述导电材料膜的形成方法包括：在所述第一介质层表面和第二插塞材料层表面形成粘附材料层；在所述粘附材料层形成籽晶材料层；在所述籽晶材料层表面形成第一体导电材料层；在所述第一体导电材料层表面形成第二体导电材料层，且所述第一体导电材料层的厚度小于所述第二体导电材料层，所述籽晶材料层的厚度小于所述第二体导电材料层。
可选的，所述籽晶材料层的厚度范围为0埃至50埃。
可选的，所述第一体导电材料层的厚度范围为0埃至100埃。
可选的，所述籽晶材料层的形成工艺为脉冲成核层工艺。
可选的，所述第一体导电材料层的形成工艺为低温化学气相沉积工艺。
可选的，平坦化所述导电材料膜、第一插塞材料层以及第二插塞材料层的工艺为化学机械研磨工艺。
可选的，所述基底内还具有第二导电层；所述半导体结构的形成方法还包括：在所述第一介质层内形成第二开口，且所述第二开口暴露出所述第二导电层；所述第一选择性沉积工艺还在所述第二开口内形成第三插塞材料层，且所述第三插塞材料层填充满所述第二开口；所述第二选择性沉积工艺还在所述第三插塞材料层表面形成第四插塞材料层。
可选的，所述基底包括：衬底和位于衬底表面的第二介质层，所述第一导电层和第二导电层位于所述第二介质层内，且所述第二介质层暴露出所述第一导电层和第二导电层。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过对所述第一介质层进行离子注入工艺，能够减小所述第一插塞材料层和第一介质层之间的间隙，从而有利于阻挡后续采用化学机械研磨工艺采用的研磨溶液通过所述间隙接触到第一导电层，进而减小对第一导电层造成刻蚀损伤。同时，通过对所述第一介质层暴露出的表面进行修复处理，能够减少所述离子注入工艺对第一介质层的材料的性质造成的影响，有利于第二选择性沉积工艺对所述第一插塞材料层的表面和第一介质层的表面仍具有较高的选择性，使得所述第二选择性沉积工艺，能够较好地在第一插塞材料层表面逐层向上生长，且避免在第一开口顶部提前封闭，从而有利于提高形成的半导体结构的性能。
进一步，所述离子注入工艺注入的离子能够取代第一介质层材料的晶格中原子位置，由于离子的相对原子质量大于第一介质层材料中的一种元素原子的相对原子质量，使得离子注入处理后的膜层膨胀，从而能够减小第一插塞材料层和第一介质层之间的间隙，有利于阻挡后续采用化学机械研磨工艺采用的研磨溶液通过所述间隙接触到第一导电层，进而减小对第一导电层造成刻蚀损伤。
进一步，通常所述第一介质层的材料为氧化硅，通过所述离子注入工艺，将离子注入到第一介质层内时，会将部分S i-O之间的化学键断裂，使得第一介质层材料的化学稳定性较差，且使第一介质层的致密性较低，从而有利于提高平坦化工艺的研磨速率，进而减小平坦化工艺使形成的第一插塞达到预设高度的时间。进而，研磨时间减少，能够降低研磨溶液通过间隙接触到第一导电层的概率，从而有利于提高形成的半导体结构的性能。
进一步，形成所述第一插塞材料层之后，轰击所述第一插塞材料层，即，通过等离子体轰击所述第一插塞材料层的材料，使部分第一插塞材料层的材料能够被溅射，从而附着在高于第一插塞材料层顶部表面的第一开口的侧壁表面形成粘附层，所述粘附层有利于提高在粘附层上形成膜层的共形沉积能力，提高形成的第二插塞材料层和第一介质层之间的紧密性，从而降低后续采用的研磨溶液通过所述第二插塞材料层和第一介质层之间的间隙接触到第一导电层，进而减小对第一导电层造成刻蚀损伤。
进一步，通常所述籽晶材料层和第一体材料层的致密度较高，使得采用平坦化工艺处理时，研磨所述籽晶材料层和第一体材料层需要的时间相对较长。通过减小所述籽晶材料层和第一体材料层膜层的厚度，能够较好地减小平坦化工艺需要的时间。进而研磨时间减少，能够降低研磨溶液通过间隙接触到第一导电层的概率，从而有利于提高形成的半导体结构的性能。
附图说明
图1至图3是一种半导体结构形成方法各步骤的结构示意图；
图4至图5是一种半导体结构形成方法各步骤的结构示意图；
图6至图14是本发明一实施例中的半导体结构形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100内具有相互分立的第一导电层111和第二导电层112，所述基底100上具有介质层120，所述介质层120内具有第一开口121和第二开口122，且所述第一开口121暴露出所述第一导电层111，所述第二开口122暴露出所述第二导电层112。
请参考图2，采用选择性沉积工艺，在所述第一开口121(图1中所示)内形成第一插塞材料层131，且所述第一插塞材料层131填充满所述第一开口121，在所述第二开口122(图2中所示)内形成第二插塞材料层132，且所述第一插塞材料层131填充满所述第二开口122，所述第二插塞材料层132填充满所述第二开口122。
请参考图3，在所述介质层120表面、第一插塞材料层131以及第二插塞材料层132表面形成粘附层(图中未示出)；在所述粘附层表面形成第三插塞材料层(图中未示出)；平坦化所述第一插塞材料层131、第二插塞材料层132、粘附层、以及第三插塞材料层，在所述第一开口121内形成第一插塞141，在所述第二开口122内形成第二插塞142。
由于所述第一插塞材料层131和介质层120之间、以及第二插塞材料层132和介质层120之间具有间隙，所述平坦化工艺采用的研磨溶液容易通过所述间隙接触到第一导电层111和第二导电层121，从而对第一导电层111和第二导电层121造成刻蚀损伤(如图3中A区域所示)。
上述方法中，所述第一开口121还位于所述第一导电层111内，且所述第一开口121位于第一导电层111内部分的宽度大于位于介质层120内部分的宽度，位于所述形状的第一开口121内的第一插塞材料层131能够对研磨液具有一定的阻挡作用，从而能够减小对第一导电层111造成的刻蚀损伤。
然而，由于工艺制程的差异性，所述第二开口122位于第二导电层112内部分的宽度和位于介质层120部分的宽度差异较小，使得位于第二开口122内的第二插塞材料层132对研磨溶液的阻挡作用仍较小，使得平坦化工艺会对末端形貌较差的第二开口122底部的第二导电层112造成刻蚀损伤。
图4至图5是一种半导体结构形成方法各步骤的结构示意图。
为了解决上述技术问题，请在图1的基础上继续参考图4，采用第一选择性沉积工艺，在第一开口111(图1中所示)内形成第一插塞材料层151，在所述第二开口112(图1中所示)内形成第二插塞材料层152，所述第二插塞材料层152的顶部表面低于所述介质层120的顶部表面。
请参考图5，对所述介质层120进行离子注入工艺，减小所述第一插塞材料层151和介质层120、以及第二插塞材料层152和介质层120之间的间隙；采用第二选择性沉积工艺，在所述第一插塞材料层151表面形成第三插塞材料层161，在所述第二插塞材料层152表面形成第四插塞材料层162，所述第四插塞材料层162填充满所述第二开口112。
上述方法中，通过离子注入工艺使介质层120体积膨胀，从而能够减小第一插塞材料层151和介质层120之间、以及第二插塞材料层152和介质层120之间的间隙，有利于阻挡后续采用化学机械研磨工艺采用的研磨溶液通过所述间隙接触到第一导电层111和第二导电层112的概率。
然而，所述离子注入工艺会对介质层120造成轰击影响，使介质层120表面产生缺陷，容易降低后续第二选择性沉积工艺对金属材料表面和介质层材料表面的选择性，使得第四插塞材料层162不仅会在第二插塞材料层152表面生长，还会在介质层120顶部表面沉积材料，导致第二开口122顶部提前封闭，导致第二开口122内易有空洞(如图5中A1区域所示)。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，通过在所述离子注入工艺之后，对所述第一介质层暴露出的表面进行修复处理，一方面，所述离子注入工艺能够减小所述第一插塞材料层和第一介质层之间的间隙。同时，通过对所述第一介质层暴露出的表面进行修复处理，能够减少所述离子注入工艺对第一介质层的材料的性质造成的影响，有利于第二选择性沉积工艺对所述第一插塞材料层的表面和第一介质层的表面仍具有较高的选择性，使得所述第二选择性沉积工艺，能够较好地在第一插塞材料层表面逐层向上生长，且避免在第一开口顶部提前封闭，从而有利于提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图14是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图6，提供基底，所述基底内具有第一导电层211。
在本实施例中，所述基底包括：衬底201和位于衬底201表面的第二介质层202。
具体的，在本实施例中，所述基底内还具有第二导电层212；所述第一导电层211和第二导电层212位于所述第二介质层202内，且所述第二介质层202暴露出所述第一导电层211和第二导电层202。
具体的，所述第一导电层211和第二导电层212相互分立。
所述第一导电层211的材料包括金属，所述金属包括：铜、钨、铝、钛、氮化钛和者钽中的一种或者几种；所述第二导电层212的材料包括：金属，所述金属包括铜、钨、铝、钛、氮化钛和者钽中的一种或者几种。
在本实施例中，所述第一导电层211和所述第二导电层212的材料相同，均为钴。
所述衬底201的材料包括：硅、锗、锗硅、绝缘体上硅或绝缘体上锗。在本实施例中，所述衬底201的材料为硅。
所述第二介质层202的材料为绝缘材料，所述绝缘材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或者几种。在本实施例中，所述第二介质层202的材料为氧化硅。
请参考图7，在所述基底上形成第一介质层220，所述第一介质层220内具有第一开口221，且所述第一开口221暴露出所述第一导电层211。
在本实施例中，所述半导体结构的形成方法还包括：在所述第一介质层220内形成第二开口222，且所述第二开口222暴露出所述第二导电层212。
需要说明的是，在本实施例中，所述第一开口221还位于所述第一导电层211内，所述第二开口222还位于所述第二导电层212。由于工艺制程的偏差，所述第二开口222位于第二导电层212内部分的宽度大于位于所述第一介质层220内部分的宽度，所述第一开口221位于第一导电层211内部分的宽度接近位于所述第一介质层220内部分的宽度，不利于后续采用第一选择性沉积工艺分别在第一开口221和在第二开口222内形成的膜层形貌的一致性。
由于所述第二开口222底部具有凸出结构，即，所述第二开口222位于第二导电层212内部分的宽度大于位于所述第一介质层220内部分的宽度，所述第二开口222对后续平坦化工艺采用的研磨溶液具有阻挡作用，从而减小研磨溶液对第二开口222底部的第二导电层212造成刻蚀损伤，进而有利于提高形成的半导体结构的性能。
在其他实施例中，所述第一开口位于第一导电层内部分的宽度大于位于所述第一介质层内部分的宽度，所述第二开口位于所述第二导电层内部分的宽度大于位于所述第一介质层内部分的宽度。
请参考图8，采用第一选择性沉积工艺，在所述第一开口221内形成第一插塞材料层231，且所述第一插塞材料层231顶部表面低于所述第一介质层220顶部表面。
所述第一插塞材料层231为后续在第一开口221内形成第一插塞提供材料。
在本实施例中，所述第一选择性沉积工艺还在所述第二开口222内形成第三插塞材料层232，且所述第三插塞材料层232填充满所述第二开口222。
所述第三插塞材料层232为后续在第二开口222内形成第二插塞提供材料。
需要说明的是，在本实施例中，由于第一开口221和第二开口222的形貌存在差异，且前段工艺在第一开口221和第二开口222侧壁残留的副产物量不同，导致在第一开口221和第二开口222内生长形成膜层的速率不同，使得当所述第三插塞材料层232填充满第二开口222时，所述第一插塞材料层231的顶部表面低于所述第一介质层220顶部表面。
所述第一插塞材料层231和第三插塞材料层232的材料相同；所述第一插塞材料层231和第三插塞材料层232的材料包括：金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或者几种。在本实施例中，所述第一插塞材料层231和所述第三插塞材料层232的材料均为钨。
采用第一选择性沉积工艺形成的第一插塞材料层231和第三插塞材料层232的膜层质量较好，致密度较高，有利于提高形成的半导体结构的性能。
请参考图9，形成所述第一插塞材料层231之后，对所述第一介质层220进行离子注入工艺，减小所述第一插塞材料层231和第一介质层220之间的间隙B。
具体的，所述离子注入工艺还能够减少所述第三插塞材料层232和第一介质层220之间的间隙B。
所述离子注入工艺注入的离子能够取代第一介质层220材料的晶格中原子位置，由于注入的离子的相对原子质量大于第一介质层220材料中的一种元素原子的相对原子质量，使得离子注入处理后的膜层膨胀，从而能够减小第一插塞材料层231和第一介质层220之间的间隙B，有利于阻挡后续化学机械研磨工艺中的研磨溶液通过所述间隙B接触到第一导电层211，进而减小对第一导电层211造成刻蚀损伤。
所述离子注入工艺注入的离子的相对原子质量，大于所述第一介质层220材料中的一种元素原子的相对原子质量。
在本实施例中，所述第一介质层220的材料含有硅元素和氧元素，所述离子的相对原子质量大于硅元素原子的相对原子质量。
所述离子包括：锗离子或者锡离子。
在本实施例中，所述离子注入工艺的参数包括：注入的离子为锗离子，注入能量范围为1千电子伏至100千电子伏，剂量范围为1E10原子每平方厘米至1E100原子每立方厘米，循环次数为1至1000。
采用所述能量范围的离子注入工艺，有利于使离子能够注入第一介质层220的深度较深，一方面，能够有效减小形成的第一插塞材料层231和第一介质层220之间、以及第二插塞材料层232和第一介质层220之间的间隙B，另一方面，使得较厚的第一介质层220能够被注入离子，从而利于打破第一介质层220材料的化学键，导致第一介质层的化学稳定较差，且致密性降低，从而有利于提高后续平坦化工艺的研磨速率，进而减小平坦化工艺使形成的第一插塞达到预设高度的时间。
需要说明的是，在本实施例中，所述离子注入还会使高于第一插塞材料层231的第一介质层220材料膨胀，使得高于第一插塞材料层231顶部表面的第一开口221的尺寸减小，有利于后续采用第二选择性沉积工艺的过程中，形成的第二插塞材料层填充满所述第一开口221需要的沉积时间减少，有利于节省工艺时间。
进一步，通常所述第一介质层220的材料为氧化硅，通过所述离子注入工艺，将离子注入到第一介质层220内时，会将部分Si-O之间的化学键断裂，化学稳定性较差，且使第一介质层220的致密性降低，从而有利于提高后续平坦化工艺的研磨速率。
请参考图10，轰击所述第一插塞材料层231，使部分第一插塞材料层231被溅射的材料附着在部分第一开口231侧壁表面形成粘附层240。
所述高于第一插塞材料层231顶部表面的第一开口221包括：底部区II和位于所述底部区II上的顶部区I，所述粘附层240位于所述底部区II侧壁表面。
轰击所述第一插塞材料层231的方法包括：采用惰性气体的等离子体轰击所述第一插塞材料层231；所述惰性气体包括氩气、氖气和氦气中的一种或者多种组合。
在本实施例中，采用氩气的等离子体轰击所述第一插塞材料层231。
在本实施例中，所述离子注入工艺之后，进行所述轰击处理。
形成所述第一插塞材料层231之后，轰击所述第一插塞材料层231，即，通过等离子体轰击所述第一插塞材料层231的材料，使部分第一插塞材料层231的材料能够被溅射，从而附着在高于第一插塞材料层231顶部表面的第一开口221的侧壁表面形成粘附层240，所述粘附层240有利于提高后续在粘附层240上形成膜层的共形覆盖能力，进而提高后续形成的第二插塞材料层和第一介质层220之间的紧密性，从而降低后续采用的研磨溶液通过所述第二插塞材料层和第一介质层220之间的间隙接触到第一导电层211，进而减小对第一导电层211造成刻蚀损伤。
在其他实施例中，还可以在形成所述第一插塞材料层之后，所述离子注入工艺之前，进行所述轰击处理。
请参考图11，所述离子注入工艺之后，对所述第一介质层220暴露出的表面进行修复处理。
具体的，在本实施例中，所述离子注入工艺且轰击处理之后，进行所述修复处理。
所述修复处理的方法包括：通入还原性气体。
所述还原性气体包括含氢的还原性气体。所述含氢的还原性气体包括：氢气和NH3中的一种或者两种组合。
在本实施例中，通入氢气进行所述修复处理。
通过对所述第一介质层220进行离子注入工艺，能够减小所述第一插塞材料层231和第一介质层220之间的间隙B，从而有利于阻挡后续化学机械研磨工艺中的研磨溶液通过所述间隙B接触到第一导电层211，进而减小对第一导电层211造成刻蚀损伤。同时，通过对所述第一介质层220暴露出的表面进行修复处理，能够减少所述离子注入工艺对第一介质层220的材料的性质造成的影响，有利于后续第二选择性沉积工艺对所述第一插塞材料层231的表面和第一介质层220的表面仍具有较高的选择性，使得所述第二选择性沉积工艺，能够较好地在第一插塞材料层231表面逐层向上生长，且避免在第一开口221顶部提前封闭，从而有利于提高形成的半导体结构的性能。
在本实施例中，所述修复处理之前，进行所述轰击处理。
在其他实施例中，所述修复处理之后，进行所述轰击处理。
进行所述离子注入工艺和轰击处理之后，进行所述修复处理，不仅可以修复离子注入对第一介质层220表面造成的影响，利于后续第二选择性沉积工艺仍具有较高的选择性，而且能够修复轰击处理过程中对第一插塞材料层231造成的晶格损伤，使得第一插塞材料层231材料的性能保持稳定。
在其他实施例中，还可以在离子注入工艺之后，进行所述修复处理；所述修复处理之后，进行所述轰击处理。
请参考图12，所述修复处理之后，采用第二选择性沉积工艺，在所述第一开口221内的第一插塞材料层231表面形成第二插塞材料层251，所述第二插塞材料层251填充满所述第一开口231。
所述第二插塞材料层251位于所述粘附层240表面。
在本实施例中，所述第二选择性沉积工艺还在所述第三插塞材料层232表面形成第四插塞材料层252。
所述第二插塞材料层251和第四插塞材料层252的材料相同；所述第二插塞材料层251和第四插塞材料层252的材料包括：金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或者几种。在本实施例中，所述第二插塞材料层251和第四插塞材料层252的材料为钨。
请参考图13，形成所述第二插塞材料层251之后，在所述第一介质层220表面和第二插塞材料层251表面形成导电材料膜260。
所述导电材料膜260的形成方法包括：在所述第一介质层220表面和第二插塞材料层251表面形成粘附材料层261；在所述粘附材料层261形成籽晶材料层262；在所述籽晶材料层262表面形成第一体导电材料层263；在所述第一体导电材料层263表面形成第二体导电材料层264，且所述第一体导电材料层263的厚度小于所述第二体导电材料层264，所述籽晶材料层262的厚度小于所述第二体导电材料层264。
所述粘附材料层261的作用在于，所述粘附材料层261能够较好地形成于所述第一介质层220表面，后续第五插塞材料层252能够较好地粘附于所述粘附层251，从而使得第五插塞材料层252能够较好地形成于所述第一介质层220上。
所述籽晶材料层262和第一体导电材料层262的作用在于，作为后续形成膜层的籽晶层。
所述籽晶材料层262的厚度范围为0埃至50埃。
所述籽晶材料层262的形成工艺为脉冲成核层工艺。
具体的，所述脉冲成核层工艺的工艺温度范围为250摄氏度至350摄氏度，所述温度范围沉积膜层的速率较慢，有利于提高形成的籽晶材料层262的晶格质量。
通过所述脉冲成核层工艺形成的籽晶材料层262的致密性较高，晶格质量较好，有利于后续膜层在其表面较好地沉积。
所述第一体导电材料层263的厚度范围为0埃至100埃。
所述第一体导电材料层263的形成工艺为低温化学气相沉积工艺。
具体的，所述低温化学气相沉积工艺的工艺温度范围为250摄氏度至350摄氏度，所述温度范围沉积膜层的速率较慢，有利于提高形成的第一体导电材料层263的晶格质量。
通过所述低温化学气相沉积工艺形成的所述第一体导电材料层263的致密性较高，晶格质量较好，有利于后续膜层在其表面较好地沉积。
通常所述籽晶材料层262和第一体材料层263的致密度较高，使得采用平坦化工艺处理时，研磨所述籽晶材料层262和第一体材料层263需要的时间相对较长。通过减小所述籽晶材料层262和第一体材料层263膜层的厚度，能够较好地减小平坦化工艺需要的时间。进而研磨时间减少，能够降低研磨溶液通过间隙B接触到第一导电层211的概率，从而有利于提高形成的半导体结构的性能。
请参考图14，平坦化所述导电材料膜260、第一插塞材料层231以及第二插塞材料层251，在所述第一开口221内形成第一插塞271，使所述第一插塞271达到预设高度。
在本实施例中，进行所述平坦化工艺过程中，还平坦化位于所述第一开口221部分侧壁表面的粘附层240。
在本实施例中，进行所述平坦化工艺过程中，还平坦化第三插塞材料层232和第四插塞材料层252，在所述第二开口222内形成第二插塞272，使所述第二插塞272达到预设高度。
在本实施例中，平坦化所述导电材料膜260、第一插塞材料层231以及第二插塞材料层251的工艺为化学机械研磨工艺。
通常所述第一介质层220的材料为氧化硅，通过所述离子注入工艺，将离子注入到第一介质层220内时，会将部分Si-O之间的化学键断裂，使得第一介质层220材料的化学稳定性较差，且使第一介质层220的致密性较低，从而有利于提高所述平坦化工艺的研磨速率，进而减小平坦化工艺使形成的第一插塞271达到预设高度的时间。进而，研磨时间减少，能够降低研磨溶液通过间隙B接触到第一导电层221的概率，从而有利于提高形成的半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内具有第一导电层；
在所述基底上形成第一介质层，所述第一介质层内具有第一开口，且所述第一开口暴露出所述第一导电层；
采用第一选择性沉积工艺，在所述第一开口内形成第一插塞材料层，且所述第一插塞材料层顶部表面低于所述第一介质层顶部表面；
形成所述第一插塞材料层之后，对所述第一介质层进行离子注入工艺，减小所述第一插塞材料层和第一介质层之间的间隙；
所述离子注入工艺之后，对所述第一介质层暴露出的表面进行修复处理；
所述修复处理之后，采用第二选择性沉积工艺，在所述第一开口内的第一插塞材料层表面形成第二插塞材料层，所述第二插塞材料层填充满所述第一开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入工艺注入的离子的相对原子质量，大于所述第一介质层材料中的一种元素原子的相对原子质量。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料含有硅元素和氧元素，所述离子的相对原子质量大于硅元素原子的相对原子质量。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子包括：锗离子或者锡离子。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述修复处理的方法包括：通入还原性气体。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述还原性气体包括含氢的还原性气体；所述含氢的还原性气体包：氢气和NH3中的一种或者两种组合。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：形成所述第一插塞材料层之后，所述修复处理之前，轰击所述第一插塞材料层，使部分第一插塞材料层被溅射的材料附着在部分第一开口侧壁表面形成粘附层；所述第二插塞材料层位于所述粘附层表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述高于第一插塞材料层顶部表面的第一开口包括：底部区和位于所述底部区上的顶部区，所述粘附层位于所述底部区侧壁表面。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，轰击所述第一插塞材料层的方法包括：采用惰性气体的等离子体轰击所述第一插塞材料层；所述惰性气体包括氩气、氖气和氦气中的一种或者多种组合。
10.如权利要求7所述的半导体结构的形成方法，其特征在于，所述修复处理之前，进行所述轰击处理。
11.如权利要求7所述的半导体结构的形成方法，其特征在于，所述修复处理之后，进行所述轰击处理。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二插塞材料层之后，在所述第一介质层表面和第二插塞材料层表面形成导电材料膜；平坦化所述导电材料膜、第一插塞材料层以及第二插塞材料层，在所述第一开口内形成第一插塞，使所述第一插塞达到预设高度。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述导电材料膜的形成方法包括：在所述第一介质层表面和第二插塞材料层表面形成粘附材料层；在所述粘附材料层形成籽晶材料层；在所述籽晶材料层表面形成第一体导电材料层；在所述第一体导电材料层表面形成第二体导电材料层，且所述第一体导电材料层的厚度小于所述第二体导电材料层，所述籽晶材料层的厚度小于所述第二体导电材料层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述籽晶材料层的厚度范围为0埃至50埃。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一体导电材料层的厚度范围为0埃至100埃。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，所述籽晶材料层的形成工艺为脉冲成核层工艺。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一体导电材料层的形成工艺为低温化学气相沉积工艺。
18.如权利要求12所述的半导体结构的形成方法，其特征在于，平坦化所述导电材料膜、第一插塞材料层以及第二插塞材料层的工艺为化学机械研磨工艺。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底内还具有第二导电层；所述半导体结构的形成方法还包括：在所述第一介质层内形成第二开口，且所述第二开口暴露出所述第二导电层；所述第一选择性沉积工艺还在所述第二开口内形成第三插塞材料层，且所述第三插塞材料层填充满所述第二开口；所述第二选择性沉积工艺还在所述第三插塞材料层表面形成第四插塞材料层。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述基底包括：衬底和位于衬底表面的第二介质层，所述第一导电层和第二导电层位于所述第二介质层内，且所述第二介质层暴露出所述第一导电层和第二导电层。
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