CN114726377A - 用于adc的开关电容式差分参考电压产生电路及装置 - Google Patents

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CN114726377A CN202210404340.5A CN202210404340A CN114726377A CN 114726377 A CN114726377 A CN 114726377A CN 202210404340 A CN202210404340 A CN 202210404340A CN 114726377 A CN114726377 A CN 114726377A
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焦子豪
孙权
罗红瑞
袁婷
陈阳
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Abstract

用于ADC的开关电容式差分参考电压产生电路及装置，包括依次连接的开关电容电路、高增益运算放大器和开关电容陷波滤波器；开关电容电路包括两相不交叠时钟CLK1和CLK2，用于对输入差分电压进行按比例缩放，分别产生新的参考电压；高增益运算放大器用于对产生新的参考电压进行放大，输出和两相不交叠时钟相对应的差分信号；开关电容陷波滤波器用于对运放输出的差分信号进行滤波，去除输出参考信号随时钟跳变产生的毛刺。本发明未使用传统的电阻分压电路，而是采用开关电容电路实现参考电压的缩放，大幅降低了电路功耗，节省了芯片面积。采用两相不交叠时钟控制开关电容电路，在全时钟周期内均能输出稳定精确的参考电压，能够用于ADC的众多模块。

Description

用于ADC的开关电容式差分参考电压产生电路及装置
技术领域
本发明属于差分参考电压产生技术领域，尤其涉及用于ADC的开关电容式差分参考电压产生电路及装置。
背景技术
现实世界中绝大多数信号为模拟信号，模数转换器(ADC)作为连接模拟信号和数字信号的桥梁，将自然界中的模拟信号转换为数字信号。数据转换器的性能高低往往决定着一个电子信息系统的性能好坏，也成为了较难突破的技术瓶颈。近年来，ADC领域发展迅速，传统结构向着深亚微米和低功耗、低电压发展，新技术不断涌现将ADC向更高速、更高精度、更低功耗方向推动。
随着对信号处理的精度要求日渐提高，ADC电路结构越发复杂。例如在Sigma-Delta ADC中，普通的一位比较器已经难以满足精度要求，往往需要多个比较器实现多位量化。因此ADC除了高精度基准，还要有其他参考电压用于所需模块，例如作为比较器的量化电平，以保证量化的准确性。而传统的参考电压大多由电阻分压产生，电路功耗大，电阻占用大量面积，增加了芯片成本。
发明内容
本发明的目的在于提供用于ADC的开关电容式差分参考电压产生电路及装置，以解决上述问题。
为实现上述目的，本发明采用以下技术方案：
用于ADC的开关电容式差分参考电压产生电路，包括依次连接的开关电容电路、高增益运算放大器和开关电容陷波滤波器；
开关电容电路包括两相不交叠时钟CLK1和CLK2，用于对输入差分电压进行按比例缩放，分别产生新的参考电压；高增益运算放大器用于对产生新的参考电压进行放大，输出和两相不交叠时钟相对应的差分信号；开关电容陷波滤波器用于对运放输出的差分信号进行滤波，去除输出参考信号随时钟跳变产生的毛刺。
进一步的，开关电容电路包括16个CMOS传输门TG1～TG16、8个NMOS开关M0～M7、四个电容C0_1～C0_4和四个电容C1_1～C1_4；
CMOS传输门TG1的一端与输入信号正端VREFP连接，CMOS传输门TG1的另一端分别与电容C0_1的一端，以及CMOS传输门TG3的一端连接；电容C0_1的另一端、NMOS管M0的源端、NMOS管M2的源端与电容C1_1的一端连接；电容C1_1的另一端与CMOS传输门TG5一端，以及CMOS传输门TG7一端连接；
CMOS传输门TG2的一端与输入信号负端VREFN连接，CMOS传输门TG2的另一端与电容C0_2的一端，以及CMOS传输门TG4的一端连接；电容C0_2的另一端、NMOS管M1的漏端、NMOS管M3的源端与电容C1_2的一端连接；电容C1_2的另一端与CMOS传输门TG6一端，以及CMOS传输门TG8一端连接；
CMOS传输门TG9的一端与输入信号正端VREFP连接，CMOS传输门TG9的另一端与电容C0_3的一端，以及CMOS传输门TG11的一端连接；电容C0_3的另一端、NMOS管M4的源端、NMOS管M6的源端与电容C1_3的一端连接；电容C1_3的另一端与CMOS传输门TG13一端，以及CMOS传输门TG15一端连接；
CMOS传输门TG10的一端与输入信号负端VREFN连接，CMOS传输门TG10的另一端与电容C0_4的一端，以及CMOS传输门TG12一端连接；电容C0_4的另一端、NMOS管M5的漏端、NMOS管M7的源端与电容C1_4的一端连接；电容C1_4的另一端与CMOS传输门TG14一端，以及CMOS传输门TG16一端连接。
进一步的，TG1的NMOS栅端与CLK1D连接，TG1的PMOS栅端与CLK1D连接；CMOS传输门TG3的另一端与运放的负输出端VX3连接；TG3的NMOS栅端与CLK2D连接，TG3的PMOS栅端与CLK2D连接；NMOS管M0的漏端与共模电压VCM连接，M0的栅端与CLK1连接；CMOS传输门TG5的另一端连接共模电压VCM，TG5的NMOS栅端与CLK1D连接，TG5的PMOS栅端与CLK1D连接；CMOS传输门TG7的另一端连接运放的负输出端VX3；TG7的NMOS栅端与CLK2D连接，TG7的PMOS栅端与CLK2D连接；NMOS开关管M2的漏端连接运放正输入端VX1，NMOS开关管M2的栅端连接CLK2。
进一步的，TG2的NMOS栅端与CLK1D连接，TG2的PMOS栅端与CLK1D连接；CMOS传输门TG4的另一端与运放的正输出端VX4连接，TG4的NMOS栅端与CLK2D连接，TG4的PMOS栅端与CLK2D连接；NMOS管M1的源端与共模电压VCM连接，M1的栅端与CLK1连接；CMOS传输门TG6的另一端连接共模电压VCM，TG6的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；CMOS传输门TG8的另一端连接运放的正输出端VX4，TG8的NMOS栅端与CLK2D连接，TG8的PMOS栅端与CLK2D连接；NMOS开关管M3的漏端连接运放负输入端VX2，栅端连接CLK2。
进一步的，TG9的NMOS栅端与CLK2D连接，TG9的PMOS栅端与CLK2D连接；CMOS传输门TG11的另一端与运放的负输出端VX3连接，TG11的NMOS栅端与CLK1D连接，TG11的PMOS栅端与CLK1D连接；NMOS管M4的漏端与共模电压VCM连接，M4的栅端与CLK2连接；CMOS传输门TG13的另一端连接共模电压VCM，TG13的NMOS栅端与CLK2D连接，TG13的PMOS栅端与CLK2D连接；CMOS传输门TG15的另一端连接运放的负输出端VX3，TG15的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；NMOS开关管M6的漏端连接运放正输入端VX1，栅端连接CLK1。
进一步的，TG10的NMOS栅端与CLK2D连接，TG10的PMOS栅端与CLK2D连接；CMOS传输门TG12的另一端与运放的正输出端VX4连接，TG12的NMOS栅端与CLK1D连接，TG12的PMOS栅端与CLK1D连接；NMOS管M5的源端与共模电压VCM连接，M5的栅端与CLK2连接；CMOS传输门TG14的另一端连接共模电压VCM，TG14的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；CMOS传输门TG16的另一端连接运放的正输出端VX4，TG16的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；NMOS开关管M7的漏端连接运放负输入端VX2，NMOS开关管M7的栅端连接CLK1。
进一步的，开关电容陷波滤波器包括8个传输门TG17～TG24、4个电容C2_1～C2_4；运放负输出端VX3与传输门TG17一端，以及传输门TG19一端连接；传输门TG17的另一端与电容C2_1的一端、传输门TG18一端连接；传输门TG18的另一端与模块输出端VOP连接；传输门TG19的另一端与电容C2_2的一端，以及传输门TG20的一端连接；传输门TG20的另一端与模块输出VOP连接；
运放正输出端VX4与传输门TG21一端，以及传输门TG23一端连接；传输门TG21的另一端与电容C2_3的一端，以及传输门TG22一端连接；传输门TG22的另一端与模块输出端VON连接；传输门TG23的另一端与电容C2_4的一端，以及传输门TG24的一端连接；传输门TG24的另一端与模块输出VON连接。
进一步的，电容C2_1的另一端，电容C2_2的另一端，电容C2_3的另一端，电容C2_4的另一端与电源地连接。
进一步的，高增益运算放大器为全差分结构，为折叠共源共栅结构。
进一步的，用于ADC的开关电容式差分参考电压产生装置，包括用于ADC的开关电容式差分参考电压产生电路。
与现有技术相比，本发明有以下技术效果：
本发明提供的开关电容式差分参考电压产生电路，包括开关电容、高增益运算放大器、开关电容陷波滤波器。其中开关电容电路由两相不交叠时钟CLK1(CLK1D)和CLK2(CLK2D)控制工作，参考电压缩放比例由两个电容取值决定；运算放大器采用折叠式共源共栅结构，并结合增益提高技术实现超高增益；开关电容陷波滤波器采用开关电容对输出参考电压进行滤波，有效减小了信号毛刺，提供稳定参考电压，通过两相不交叠时钟控制CMOS传输门，在两个电容上进行电荷转移，实现对差分输入电压精确比例的缩放。同时通过两个相差半个时钟相位的电路进行互补输出，实现连续的基准电压输出，再加上开关电容陷波滤波器滤除时钟切换引入的毛刺，提供给ADC的其他模块。该结构采用开关电容电路，避免了使用大电阻产生分压信号，节省了芯片面积，也大幅降低了电路功耗；通过改变电容取值，就可以实现对输入电压的灵活缩放，具有广泛的应用前景。
本发明未使用传统的电阻分压电路，而是采用开关电容电路实现参考电压的缩放，大幅降低了电路功耗，节省了芯片面积。
本发明采用两相不交叠时钟控制开关电容电路，在全时钟周期内均能输出稳定精确的参考电压，能够用于ADC的众多模块。另外，本发明采用下极板采样技术来抑制时钟馈通和电荷注入效应给电路带来的误差。
本发明为全差分结构，采用全差分的开关电容电路和运算放大器，消除诸多共模干扰。
本发明在输出处采用开关电容陷波滤波器，能够有效滤除时钟切换引入的毛刺，提供更加稳定的差分参考电压。
附图说明
图1为本发明的开关电容式差分参考电压产生电路示意图；
图2为本发明的时序图；
图3为本发明在时钟CLK1(CLK1D)相时的电路示意图；
图4为本发明在时钟CLK2(CLK2D)相时的电路示意图；
具体实施方式
下面结合具体实例和附图对本发明的技术方案作进一步的详细说明：
如图1所示，本发明提供的开关电容式差分参考电压产生电路包括开关电容、高增益运算放大器、开关电容陷波滤波器。
所述的开关电容电路包括16个CMOS传输门TG1～TG16，8个NMOS开关M0～M7，电容C0_1、C0_2、C0_3、C0_4和电容C1_1、C1_2、C1_3、C1_4，用于对输入差分电压进行按比例缩放，产生新的参考电压。
所述的高增益运算放大器为全差分结构，可使用具有增益提高技术的折叠共源共栅结构进行设计，用于保证电荷转移的准确性，进而确保输出参考电压的准确性。
所述的开关电容陷波滤波器包括8个传输门TG17～TG24、4个电容C2_1、C2_2、C2_3、C2_4，用于对运放输出的差分信号进行滤波，减小输出参考信号随时钟跳变产生的毛刺。
电路的具体连接方式为：
CMOS传输门TG1的一端与输入信号正端VREFP连接、TG1的另一端与电容C0_1的一端、CMOS传输门TG3的一端连接，TG1的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；CMOS传输门TG3的另一端与运放的负输出端VX3连接，TG3的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；电容C0_1的另一端、NMOS管M0的源端、NMOS管M2的源端与电容C1_1的一端连接；NMOS管M0的漏端与共模电压VCM连接，M0的栅端与CLK1连接；电容C1_1的另一端与CMOS传输门TG5一端、CMOS传输门TG7一端连接；CMOS传输门TG5的另一端连接共模电压VCM，TG5的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；CMOS传输门TG7的另一端连接运放的负输出端VX3，TG7的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；NMOS开关管M2的漏端连接运放正输入端VX1，栅端连接CLK2。
CMOS传输门TG2的一端与输入信号负端VREFN连接，TG2的另一端与电容C0_2的一端、CMOS传输门TG4的一端连接，TG2的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；CMOS传输门TG4的另一端与运放的正输出端VX4连接，TG4的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；电容C0_2的另一端、NMOS管M1的漏端、NMOS管M3的源端与电容C1_2的一端连接；NMOS管M1的源端与共模电压VCM连接，M1的栅端与CLK1连接；电容C1_2的另一端与CMOS传输门TG6一端、CMOS传输门TG8一端连接；CMOS传输门TG6的另一端连接共模电压VCM，TG6的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；CMOS传输门TG8的另一端连接运放的正输出端VX4，TG8的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；NMOS开关管M3的漏端连接运放负输入端VX2，栅端连接CLK2。
CMOS传输门TG9的一端与输入信号正端VREFP连接，TG9的另一端与电容C0_3的一端、CMOS传输门TG11的一端连接，TG9的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；CMOS传输门TG11的另一端与运放的负输出端VX3连接，TG11的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；电容C0_3的另一端、NMOS管M4的源端、NMOS管M6的源端与电容C1_3的一端连接；NMOS管M4的漏端与共模电压VCM连接，M4的栅端与CLK2连接；电容C1_3的另一端与CMOS传输门TG13一端、CMOS传输门TG15一端连接；CMOS传输门TG13的另一端连接共模电压VCM，TG13的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；CMOS传输门TG15的另一端连接运放的负输出端VX3，TG15的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；NMOS开关管M6的漏端连接运放正输入端VX1，栅端连接CLK1。
CMOS传输门TG10的一端与输入信号负端VREFN连接、TG10的另一端与电容C0_4的一端、CMOS传输门TG12一端连接，TG10的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；CMOS传输门TG12的另一端与运放的正输出端VX4连接，TG12的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；电容C0_4的另一端、NMOS管M5的漏端、NMOS管M7的源端与电容C1_4的一端连接；NMOS管M5的源端与共模电压VCM连接，M5的栅端与CLK2连接；电容C1_4的另一端与CMOS传输门TG14一端、CMOS传输门TG16一端连接；CMOS传输门TG14的另一端连接共模电压VCM，TG14的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；CMOS传输门TG16的另一端连接运放的正输出端VX4，TG16的NMOS栅端与CLK1D连接、PMOS栅端与CLK1D连接；NMOS开关管M7的漏端连接运放负输入端VX2，栅端连接CLK1。
运放负输出端VX3与传输门TG17一端、传输门TG19一端连接；传输门TG17的另一端与电容C2_1的一端、传输门TG18一端连接；电容C2_1的另一端与电源地连接；传输门TG18的另一端与模块输出端VOP连接；传输门TG19的另一端与电容C2_2的一端、传输门TG20的一端连接；电容C2_2的另一端与电源地连接；传输门TG20的另一端与模块输出VOP连接。
运放正输出端VX4与传输门TG21一端、传输门TG23一端连接；传输门TG21的另一端与电容C2_3的一端、传输门TG22一端连接；电容C2_3的另一端与电源地连接；传输门TG22的另一端与模块输出端VON连接；传输门TG23的另一端与电容C2_4的一端、传输门TG24的一端连接；电容C2_4的另一端与电源地连接；传输门TG24的另一端与模块输出VON连接。
具体原理为：
该开关电容式差分参考电压产生电路在CLK1(CLK1D)、CLK2(CLK2D)相均能实现精确的参考电压缩放。如图1(左)电路所示，在CLK1(CLK1D)相，CMOS传输门TG1、TG2、TG5、TG6导通，其余传输门关断，NMOS开关M0、M1导通，其余NMOS开关关断，电压VREFP和VREFN分别对电容C0_1、C0_2进行充电，电容C1_1、C1_2上电荷被清零；在CLK2(CLK2D)相，CMOS传输门TG3、TG4、TG7、TG8导通，其余传输门关断，NMOS开关M2、M3导通，其余NMOS开关关断，电容C0_1、C0_2分别与电容C1_1、C1_2并联，并联电容一端连接运放输入VX1、VX2，另一端则连接运放输出VX3、VX4，在闭环运放的负反馈作用下，电容发生电荷转移，产生与电容C0_1、C0_2、C1_1、C1_2取值相关的差分参考电压。
同理，如图1(右)电路所示，在CLK2(CLK2D)相，CMOS传输门TG9、TG10、TG13、TG14导通，其余传输门关断，NMOS开关MM4、M5导通，其余NMOS开关关断，电压VREFP和VREFN分别对电容C0_3、C0_4进行充电，电容C1_3、C1_4上电荷被清零；在CLK1(CLK1D)相，CMOS传输门TG11、TG12、TG15、TG16导通，其余传输门关断，NMOS开关M6、M7导通，其余NMOS开关关断，电容C0_3、0_4分别与电容C1_3、C1_4并联，并联电容一端连接运放输入VX1、VX2，另一端则连接运放输出VX3、VX4，在闭环运放的负反馈作用下，电容发生电荷转移，产生与电容C0_3、C0_4、C1_3、C1_4取值相关的差分参考电压。
通过采用相同的两部分开关电容和两相不交叠时钟，本发明能够输出连续的差分参考电压，而不受时钟影响。另外本发明采用开关电容陷波滤波电路，进一步降低了由于时钟跳变引起的信号毛刺，提高了差分输出参考电压的信号质量。
具体工作机制如下：
开关电容由如图2所示的两相不交叠时钟CLK1、CLK2和它们的延迟信号CLK1D、CLK2D控制，CLK1和CLK2或CLK2D不同时为高，CLK1D和CLK2或CLK2D不同时为高。通过这样的四个时钟信号，实现下级板采样，同时防止电荷泄露。
在CLK1(CLK1D)相，如图3所示：CMOS传输门TG1、TG2、TG5、TG6导通，TG3、TG4、TG7、TG8关断，NMOS开关M0、M1导通，M2、M3关断，电压VREFP和VREFN分别对电容C0_1、C0_2进行充电，电容C1_1、C1_2上的电荷被清零。
此时电容C0_1上存在的电荷总量为：
Q1＝(VREFP-VCM)·C0_1 (1)
此时电容C0_2上存在的电荷总量为：
Q2＝(VREFN-VCM)·C0_2 (2)
而另一半电路CMOS传输门TG11、TG12、TG15、TG16导通，TG9、TG10、TG13、TG14关断，NMOS开关M6、M7导通，M4、M5关断。由于电荷守恒，电容C0_3和C1_3上存在的电荷总量等于上一个CLK2D相所积累的电荷Q3，其值与式(1)相同，电容C0_4和C1_4上存在的电荷总量Q4也不变，其值与式(2)相同。此时运放输出与输入电压的关系为：
Figure BDA0003601661450000101
Figure BDA0003601661450000102
将C0_1、C0_2、C0_3、C0_4均取值为C0，C1_1、C1_2、C1_3、C1_4均取值为C1，由此可得：
Figure BDA0003601661450000103
由运放的虚短特性可得VX1＝VX2，则运放差分输出为：
Figure BDA0003601661450000104
在CLK2(CLK2D)相来之前，M0、M1在CLK1控制下先关断，TG1、TG2、TG5、TG6在CLK1D控制下后关断，以此实现下级板采样，抵消采样开关电荷注入和时钟馈通对电路的影响。
在CLK2(CLK2D)相，如图4所示：CMOS传输门TG3、TG4、TG7、TG8导通，TG1、TG2、TG5、TG6关断，NMOS开关M2、M3导通，M0、M1关断。由于电荷守恒，电容C0_1和C1_1上存在的电荷总量等于上一个CLK1D相所积累的电荷Q1，如式(1)所示，电容C0_2和C1_2上存在的电荷总量Q2也不变，如式(2)所示。此时运放输出与输入电压的关系为：
Figure BDA0003601661450000111
Figure BDA0003601661450000112
由此可得：
Figure BDA0003601661450000113
由运放的虚短特性可得VX1＝VX2，则运放差分输出为：
Figure BDA0003601661450000114
而另一半电路CMOS传输门TG9、TG10、TG13、TG14导通，TG11、TG12、TG15、TG16关断，NMOS开关M4、M5导通，M6、M7关断，电压VREFP和VREFN分别对电容C0_3、C0_4进行充电，电容C1_3、C1_4上的电荷被清零。
此时电容C0_3上存在的电荷总量为：
Q3＝(VREFP-VCM)·C0_3 (9)
此时电容C0_4上存在的电荷总量为：
Q4＝(VREFN-VCM)·C0_4 (10)
在CLK1(CLK1D)相来之前，M4、M5在CLK2控制下先关断，TG9、TG10、TG13、TG14在CLK2D控制下后关断，以此实现下级板采样，抵消采样开关电荷注入和时钟馈通对电路的影响。
由上面推导可知，通过两个相差半个时钟相位的电路互补输出，本发明实现了连续的基准电压输出，且运放输出的差分参考电压与差分输入成比例，比例为C0/(C0+C1)。通过改变电容C0、C1取值，就可以灵活设置输出与输入电压比例，产生精确的参考电压。
同时，如图1所示，运放输出连接至开关电容陷波滤波器的输出。在CLK1相位，陷波滤波器的TG18，TG19，TG21，TG24导通，TG17，TG20，TG22，TG23关断，C2_2和C2_3分别对运放输出VX3和VX4进行采样，C2_1和C2_4将上一个CLK2采样的运放输出VX3和VX4分别输出到VOP和VON；在CLK2相位，陷波滤波器的TG17，TG20，TG22，TG23导通，TG18，TG19，TG21，TG24关断，C2_1和C2_4分别对运放输出VX3和VX4进行采样，C2_2和C2_3将上一个CLK1采样的运放输出VX3和VX4分别输出到VOP和VON。因此，VOP的值总为运放VX3电压值，VON的值总为运放VX4电压值，最终陷波滤波器输出差分电压值为：
Figure BDA0003601661450000121
由于陷波滤波器的开关切换快于或等于基准产生电路中开关电容的切换，因此后者开关切换带来的毛刺不会出现在最终的输出，因此时钟毛刺被滤除。
综上，本发明提出的用于ADC的开关电容式差分参考电压产生电路通过两相不交叠时钟控制CMOS传输门，实现对差分输入电压精确比例的缩放，用于ADC的其他模块。该结构具有低功耗、小面积、高精度的技术优势，能够对输入电压进行灵活缩放，具有广泛的应用前景。

Claims (10)

1.用于ADC的开关电容式差分参考电压产生电路，其特征在于，包括依次连接的开关电容电路、高增益运算放大器和开关电容陷波滤波器；
开关电容电路包括两相不交叠时钟CLK1和CLK2，用于对输入差分电压进行按比例缩放，分别产生新的参考电压；高增益运算放大器用于对产生新的参考电压进行放大，输出和两相不交叠时钟相对应的差分信号；开关电容陷波滤波器用于对运放输出的差分信号进行滤波，去除输出参考信号随时钟跳变产生的毛刺。
2.根据权利要求1所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，开关电容电路包括16个CMOS传输门TG1～TG16、8个NMOS开关M0～M7、四个电容C0_1～C0_4和四个电容C1_1～C1_4；
CMOS传输门TG1的一端与输入信号正端VREFP连接，CMOS传输门TG1的另一端分别与电容C0_1的一端，以及CMOS传输门TG3的一端连接；电容C0_1的另一端、NMOS管M0的源端、NMOS管M2的源端与电容C1_1的一端连接；电容C1_1的另一端与CMOS传输门TG5一端，以及CMOS传输门TG7一端连接；
CMOS传输门TG2的一端与输入信号负端VREFN连接，CMOS传输门TG2的另一端与电容C0_2的一端，以及CMOS传输门TG4的一端连接；电容C0_2的另一端、NMOS管M1的漏端、NMOS管M3的源端与电容C1_2的一端连接；电容C1_2的另一端与CMOS传输门TG6一端，以及CMOS传输门TG8一端连接；
CMOS传输门TG9的一端与输入信号正端VREFP连接，CMOS传输门TG9的另一端与电容C0_3的一端，以及CMOS传输门TG11的一端连接；电容C0_3的另一端、NMOS管M4的源端、NMOS管M6的源端与电容C1_3的一端连接；电容C1_3的另一端与CMOS传输门TG13一端，以及CMOS传输门TG15一端连接；
CMOS传输门TG10的一端与输入信号负端VREFN连接，CMOS传输门TG10的另一端与电容C0_4的一端，以及CMOS传输门TG12一端连接；电容C0_4的另一端、NMOS管M5的漏端、NMOS管M7的源端与电容C1_4的一端连接；电容C1_4的另一端与CMOS传输门TG14一端，以及CMOS传输门TG16一端连接。
3.根据权利要求2所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，TG1的NMOS栅端与CLK1 D连接，TG1的PMOS栅端与CLK1 D连接；CMOS传输门TG3的另一端与运放的负输出端VX3连接；TG3的NMOS栅端与CLK2D连接，TG3的PMOS栅端与CLK2D连接；NMOS管M0的漏端与共模电压VCM连接，M0的栅端与CLK1连接；CMOS传输门TG5的另一端连接共模电压VCM，TG5的NMOS栅端与CLK1 D连接，TG5的PMOS栅端与CLK1 D连接；CMOS传输门TG7的另一端连接运放的负输出端VX3；TG7的NMOS栅端与CLK2D连接，TG7的PMOS栅端与CLK2D连接；NMOS开关管M2的漏端连接运放正输入端VX1，NMOS开关管M2的栅端连接CLK2。
4.根据权利要求2所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，TG2的NMOS栅端与CLK1 D连接，TG2的PMOS栅端与CLK1 D连接；CMOS传输门TG4的另一端与运放的正输出端VX4连接，TG4的NMOS栅端与CLK2D连接，TG4的PMOS栅端与CLK2D连接；NMOS管M1的源端与共模电压VCM连接，M1的栅端与CLK1连接；CMOS传输门TG6的另一端连接共模电压VCM，TG6的NMOS栅端与CLK1 D连接、PMOS栅端与CLK1 D连接；CMOS传输门TG8的另一端连接运放的正输出端VX4，TG8的NMOS栅端与CLK2D连接，TG8的PMOS栅端与CLK2D连接；NMOS开关管M3的漏端连接运放负输入端VX2，栅端连接CLK2。
5.根据权利要求2所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，TG9的NMOS栅端与CLK2D连接，TG9的PMOS栅端与CLK2D连接；CMOS传输门TG11的另一端与运放的负输出端VX3连接，TG11的NMOS栅端与CLK1 D连接，TG11的PMOS栅端与CLK1 D连接；NMOS管M4的漏端与共模电压VCM连接，M4的栅端与CLK2连接；CMOS传输门TG13的另一端连接共模电压VCM，TG13的NMOS栅端与CLK2D连接，TG13的PMOS栅端与CLK2D连接；CMOS传输门TG15的另一端连接运放的负输出端VX3，TG15的NMOS栅端与CLK1 D连接、PMOS栅端与CLK1 D连接；NMOS开关管M6的漏端连接运放正输入端VX1，栅端连接CLK1。
6.根据权利要求2所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，TG10的NMOS栅端与CLK2D连接，TG10的PMOS栅端与CLK2D连接；CMOS传输门TG12的另一端与运放的正输出端VX4连接，TG12的NMOS栅端与CLK1 D连接，TG12的PMOS栅端与CLK1 D连接；NMOS管M5的源端与共模电压VCM连接，M5的栅端与CLK2连接；CMOS传输门TG14的另一端连接共模电压VCM，TG14的NMOS栅端与CLK2D连接、PMOS栅端与CLK2D连接；CMOS传输门TG16的另一端连接运放的正输出端VX4，TG16的NMOS栅端与CLK1 D连接、PMOS栅端与CLK1 D连接；NMOS开关管M7的漏端连接运放负输入端VX2，NMOS开关管M7的栅端连接CLK1。
7.根据权利要求1所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，开关电容陷波滤波器包括8个传输门TG17～TG24、4个电容C2_1～C2_4；运放负输出端VX3与传输门TG17一端，以及传输门TG19一端连接；传输门TG17的另一端与电容C2_1的一端、传输门TG18一端连接；传输门TG18的另一端与模块输出端VOP连接；传输门TG19的另一端与电容C2_2的一端，以及传输门TG20的一端连接；传输门TG20的另一端与模块输出VOP连接；
运放正输出端VX4与传输门TG21一端，以及传输门TG23一端连接；传输门TG21的另一端与电容C2_3的一端，以及传输门TG22一端连接；传输门TG22的另一端与模块输出端VON连接；传输门TG23的另一端与电容C2_4的一端，以及传输门TG24的一端连接；传输门TG24的另一端与模块输出VON连接。
8.根据权利要求7所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，电容C2_1的另一端，电容C2_2的另一端，电容C2_3的另一端，电容C2_4的另一端与电源地连接。
9.根据权利要求1所述的用于ADC的开关电容式差分参考电压产生电路，其特征在于，高增益运算放大器为全差分结构，为折叠共源共栅结构。
10.用于ADC的开关电容式差分参考电压产生装置，其特征在于，该装置包括如权利要求1-9任意一项所述的用于ADC的开关电容式差分参考电压产生电路。
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