CN114725032A - 半导体封装体及其制造方法 - Google Patents

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semiconductor die
redistribution routing
semiconductor
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layer
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许佳桂
许峯诚
游明志
林柏尧
陈硕懋
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例提供一种半导体封装体及其制造方法。一种半导体封装体包括半导体管芯、重布线路结构、支撑结构和保护层。所述重布线路结构位于所述半导体管芯上并电耦合到所述半导体管芯。所述支撑结构位于所述重布线路结构的外表面上，其中所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁。所述保护层位于所述支撑结构上，其中所述支撑结构夹置在所述保护层与所述重布线路结构之间。

Description

半导体封装体及其制造方法
技术领域
本发明实施例提供一种半导体封装体及其制造方法。
背景技术
半导体器件及集成电路(integrated circuit，IC)通常是在单个半导体晶片上制造的。晶片的管芯可以晶片级(wafer level)来与其他半导体器件或管芯一起进行处理及封装，且已针对晶片级封装(wafer level packaging)开发了各种技术，用于确保半导体封装体的可靠性。
发明内容
本发明实施例提供一种半导体封装体包括半导体管芯、重布线路结构、支撑结构和保护层。所述重布线路结构位于所述半导体管芯上并电耦合到所述半导体管芯。所述支撑结构位于所述重布线路结构的外表面上，其中所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁。所述保护层位于所述支撑结构上，其中所述支撑结构夹置在所述保护层与所述重布线路结构之间。
本发明实施例提供一种半导体封装体包括重布线路结构、第一半导体管芯、第二半导体管芯、第一支撑结构、保护层和绝缘包封体。所述第一半导体管芯和所述第二半导体管芯位于所述重布线路结构上方并电耦合到所述重布线路结构。所述第一支撑结构位于所述重布线路结构上方，其中沿着所述重布线路结构与所述第一支撑结构的堆叠方向在所述重布线路结构上的垂直投影中，所述第一支撑结构位于所述第一半导体管芯与所述第二半导体管芯之间。所述保护层位于所述第一支撑结构上方，其中所述第一支撑结构被所述保护层和所述重布线路结构包围。所述绝缘包封体在侧向上包封所述第一半导体管芯和所述第二半导体管芯。
本发明实施例提供一种制造半导体封装体的方法包括以下步骤：形成重布线路结构；在所述重布线路结构上方提供半导体管芯；将所述半导体管芯接合到所述重布线路结构，以电耦合所述半导体管芯与所述重布线路结构；在所述重布线路结构上方形成支撑结构，所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁；以及在所述支撑结构上方沉积保护层，所述支撑结构被所述保护层和所述重布线路结构包围。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图14是根据本公开一些实施例的半导体封装体的制造方法中的各种阶段的示意性剖视图。
图15是示出根据本公开一些实施例的半导体封装体的半导体组件之间的相对位置的示意性俯视图。
图16A到图16I是示出根据本公开一些实施例的半导体封装体中的支撑结构的各种预定图案的示意性放大俯视图。
图17是根据本公开一些实施例的半导体封装体的示意性剖视图。
图18是根据本公开一些实施例的半导体封装体的示意性剖视图。
图19是根据本公开一些实施例的半导体封装体的示意性剖视图。
图20是根据本公开一些实施例的半导体封装体的示意性剖视图。
图21是根据本公开一些实施例的半导体封装体的示意性剖视图。
图22是根据本公开一些实施例的半导体封装体的示意性剖视图。
图23是根据本公开一些实施例的半导体封装体的示意性剖视图。
图24是根据本公开一些实施例的半导体封装体的示意性剖视图。
图25是示出根据本公开一些实施例的半导体封装体的半导体组件之间的相对位置的示意性俯视图。
图26是根据本公开一些实施例的半导体封装体的示意性剖视图。
图27是根据本公开一些实施例的半导体封装体的示意性剖视图。
图28是根据本公开一些实施例的半导体封装体的示意性剖视图。
图29是根据本公开一些实施例的半导体封装体的示意性剖视图。
图30是示出根据本公开一些实施例的半导体封装体的半导体组件之间的相对位置的示意性俯视图。
图31是根据本公开一些实施例的半导体封装体的示意性剖视图。
图32是根据本公开一些实施例的半导体封装体的示意性剖视图。
图33是根据本公开一些实施例的半导体封装体的示意性剖视图。
[符号的说明]
50A、50B、50C、50D、50E、50F、50G、50H、50I：图案
51A、51B、51C、51D、51E、51F、51G、51H、51I：实心板
52B、52D：框架
53A、53B：开孔
54C、54D：突起
55E、55F：狭槽
62：梳状轮廓
64：非梳状轮廓
102、106：载体
104、108：剥离层
110：重布线路结构
112、112a、112b、112c：介电层
114、114a、114b、114c：晶种层
114m：晶种层材料
116、116a、116b、116c：经图案化的导电层
118：介电层
122、124、126：凸块下金属(UBM)图案
130A、130B、132A、132B、134A、134B、134C、136：支撑结构
140A、140B：钝化层
150A、150B：导电端子
160：底部填充材料
160sw：底部填充材料的侧壁
160t：底部填充材料的表面
170、170m：绝缘包封体
170t：绝缘包封体的表面
180：导电柱
180sw：导电柱的侧壁
180t：导电柱的表面
190：导电端子
190t：导电端子的表面
230、240：半导体管芯
230a：有源表面
230b：接垫
230c：钝化层
230d：导通孔
230f：背侧表面
230s：管芯堆叠
230sw：半导体管芯的侧壁
231：载体管芯
232：介电膜
233：管芯
234：导通孔
235：包封体
240a：有源表面
240b：接垫
240c：钝化层
240d：导通孔
240e：保护层
240f：背侧表面
240s：半导体衬底
240sw：半导体管芯的侧壁
800：封装体
810：衬底
820a、820b：半导体管芯
830a、830b：接合线
840、850：导电接垫
860：绝缘包封体
AA’、BB’、CC’：线
C1：第一组件
C2：第二组件
CT：端子
D1、D2、D3、D4、D5、D6、D7、D8：距离
DA1、DA2：连接膜
ML1、ML2、ML3：金属化层
O1、O2、O3、O4、O5、O6、O7、O8：开口
P1a、P1a’、P1a”、P1b、P1c、P1d、P2a、P2b、P2c、P2d、P3a、P3b、P4a、P4b、P5：半导体封装体
R1、R2：区域
S1、S2、S4、S5、S7、S8：表面
S3、S6：侧壁
S110b、S110t：最外表面
S112a、S114a、S116a、S116b、S116c：表面
SC：组件组合件
UF：底部填充材料
X、Y、Z：方向
具体实施方式
以下公开提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列或类似物的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。预期存在其他组件、值、操作、材料、排列或类似物。例如，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目的，而其自身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在……下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”及类似用语等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。除图中所绘示的取向以外，所述空间相对性用语旨在涵盖器件在使用或操作中的不同取向。设备可被另外取向(旋转90度或其他取向)，且本文所使用的空间相对性描述语可同样相应地作出解释。
另外，为易于说明，本文中可使用例如“第一(first)”、“第二(second)”、“第三(third)”、“第四(fourth)”及类似用语等用语来阐述图中所示的相似或不同的元件或特征，且可依据存在的次序或说明的上下文而互换地使用。
本公开还可包括其他特征及工艺。例如，可包括测试结构，以帮助对三维(three-dimensional，3D)封装体或三维集成电路(three-dimensional integrated circuit，3DIC)器件进行验证测试。所述测试结构可例如包括在重布线层中或在衬底上形成的测试接垫，所述测试接垫使得能够对3D封装体或3DIC进行测试、对探针和/或探针卡(probecard)进行使用及类似操作。可对中间结构以及最终结构执行验证测试。另外，本文中所公开的结构及方法可结合包括对已知良好管芯(known good die)进行中间验证的测试方法来使用，以提高良率(yield)并降低成本。
图1到图14是根据本公开一些实施例的半导体封装体的制造方法中的各种阶段的示意性剖视图。图15是示出根据本公开一些实施例的半导体封装体的半导体组件之间的相对位置的示意性俯视图，其中图1到图14是沿着在图15中绘示的线AA’截取的剖视图。图16A到图16I是示出根据本公开一些实施例的半导体封装体中的支撑结构的各种预定图案的示意性放大俯视图。在一些实施例中，本公开制造方法是晶片级工艺的一部分。在图1到图14中，示出多个半导体管芯以代表晶片的多个半导体组件(管芯或芯片)，且示出一个半导体封装体以代表遵循(半导体)制造方法获得的多个半导体封装体，然而本公开不限于此。在其他实施例中，示出一个或多于一个半导体管芯以代表晶片的多个半导体组件(管芯或芯片)，且示出多个半导体封装体以代表遵循(半导体)制造方法获得的多个半导体封装体。
参照图1，在一些实施例中，提供载体102。在一些实施例中，载体102是用于承载半导体晶片的玻璃载体或任何合适的载体或者是用于半导体封装体的制造方法的重构晶片(reconstituted wafer)。在一些实施例中，载体102涂布有剥离层104(如图1所示)。剥离层104的材料可为适于将载体102与位于其上方的膜层或设置在其上的任何晶片用于接合和剥离的任何材料。
在一些实施例中，剥离层104包含由介电材料制成的介电材料层，所述介电材料包括任何合适的聚合物系介电材料(例如，苯并环丁烯(benzocyclobutene，BCB)、聚苯并恶唑(polybenzoxazole，PBO))。在替代实施例中，剥离层104包括在被加热时失去其粘合性质的由环氧系热释放材料制成的介电材料层，例如光-热转换(light-to-heat-conversion，LTHC)释放涂膜。在又一替代实施例中，剥离层104包括由紫外线(ultra-violet，UV)胶制成的介电材料层，所述介电材料层在暴露于UV光时失去其粘合性质。剥离层104可作为液体分配并固化，或者可为叠层在载体102上的叠层膜，或者可为类似物。举例来说，如图1所示，剥离层104的与接触载体102的所示底表面相对的所示顶表面是齐平的，并且具有高共面度。在某些实施例中，剥离层104是具有良好耐化学性的LTHC层，并且此种层能够实现通过应用激光照射在室温下从载体102剥离，然而本公开不限于此。
在替代实施例中，将缓冲层(未示出)涂布在剥离层104上，其中剥离层104夹置在缓冲层与载体102之间，并且缓冲层的顶表面可进一步提供高共面度。在一些实施例中，缓冲层可为介电材料层。在一些实施例中，缓冲层可为由聚酰亚胺(polyimide，PI)、PBO、BCB或任何其他合适的聚合物系介电材料制成的聚合物层。在一些实施例中，缓冲层可为味之素构成膜(Ajinomoto Buildup Film，ABF)、阻焊剂膜(Solder Resist film，SR)或类似物。换句话说，缓冲层是可选的介电层，并且可基于需求和设计布局而省略；本公开不限于此。
继续图1，在一些实施例中，在剥离层104上和载体102上方形成介电层112a。在一些实施例中，介电层112a是通过(但不限于)以下方式形成：在剥离层104的所示顶表面上方形成介电材料的毯覆层以完全覆盖剥离层104，并图案化所述介电材料毯覆层以形成具有多个开口O1的介电层112a，所述多个开口O1暴露出位于其下方的剥离层104的一些部分。
介电层112a的材料可为PI、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺硼磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、其组合或类似物，所述材料可使用光刻和/或刻蚀工艺来图案化。在一些实施例中，介电材料毯覆层通过例如旋涂、化学气相沉积(chemical vapor deposition，CVD)(例如，等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD))或类似工艺等合适的制作技术形成。
此后，在一些实施例中，在介电层112a上方形成晶种层材料114m，如图1所示。在一些实施例中，晶种层材料114m形成在介电层112a上，并延伸到形成在介电层112a中的开口O1中。换句话说，晶种层材料114m贯穿介电层112a，并且开口O1的侧壁被晶种层材料114m完全覆盖。
在一些实施例中，晶种层材料114m以由金属或金属合金材料制成的毯覆层的方式形成在剥离层104上和载体102上方，本公开不限于此。在一些实施例中，晶种层材料114m被称为金属层，其可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层材料114m包含钛、铜、钼、钨、氮化钛、钛钨、其组合或类似物。举例来说，晶种层材料114m可包括钛层和位于钛层上方的铜层。晶种层材料114m可使用例如溅镀、物理气相沉积(physical vapor deposition，PVD)或类似工艺来形成。在一些实施例中，晶种层材料114m可通过溅射共形地形成在介电层112a上，并且与介电层112a和由开口O1暴露出的剥离层104接触。在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜及含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆等元素的铜合金。
如图1所示，在一些实施例中，在形成晶种层材料114m之后，在晶种层材料114m上和介电层112a上方形成经图案化的导电层116a。在一些实施例中，经图案化的导电层116a可通过(但不限于)以下方式形式：在介电层112a上方形成导电材料的毯覆层以完全覆盖晶种层材料114m，并且图案化导电材料毯覆层以形成经图案化的导电层116a。在一个实施例中，经图案化的导电层116a可由通过电镀或沉积形成的导电材料(例如，铜、铜合金、铝、铝合金或其组合)制成，所述导电材料可使用光刻和刻蚀工艺被图案化以形成多个导电图案/片段。所述导电图案/片段各自可包括沿着水平方向(例如，方向X或Y)在晶种层材料114m上方延伸的线部分和/或除了沿着水平方向(例如，方向X或Y)在晶种层材料114m上方延伸的线部分外还包括连接到所述线部分并沿着垂直方向(例如，方向Z)延伸到相应的一个开孔O1中的通孔部分。方向X、Y和Z可能彼此不同。举例来说，如图1所示，方向X、Y和Z彼此垂直。在一些实施例中，经图案化的导电层116a可为经图案化的铜层或其他合适的经图案化的金属层。在一些实施例中，经图案化的导电层116a是经图案化的铜层或其他合适的经图案化的金属层。举例来说，经图案化的导电层116a的一些部分进一步延伸到开口O1中。
参照图2，在一些实施例中，将晶种层材料114m图案化以形成晶种层114a。在一些实施例中，使用经图案化的导电层116a作为刻蚀掩模来图案化晶种层材料114m，以形成晶种层114a。举例来说，刻蚀工艺可为干式刻蚀工艺、湿式刻蚀工艺或其组合；本公开不限于此。换句话说，例如，沿着方向Z在介电层112a上的垂直投影中，经图案化的导电层116a与晶种层114a完全交叠。也就是说，经图案化的导电层116a的侧壁与晶种层114a的侧壁对齐。在一些实施例中，如图2所示，经图案化的导电层116a电连接到分别位于其下方的晶种层114a。在一些实施例中，经图案化的导电层116a和晶种层114a一起被称为金属化层ML1(或重布线层)。
继续图2，在一些实施例中，在经图案化的导电层116a上方形成介电层112b。在一些实施例中，介电层112b具有多个开口O2，所述多个开口O2各自暴露出经图案化的导电层116a的一部分。如图2所示，举例来说，通过开口O2，经图案化的导电层116a的表面S116a被部分暴露出，用于电连接到稍后形成的连接件。介电层112b的形成和材料可与图1中所述的形成介电层112a的工艺和材料相同或类似，且因此为简洁起见，在本文中不再予以赘述。在一个实施例中，介电层112b的材料与介电层112a的材料相同。在替代实施例中，介电层112b的材料不同于介电层112a的材料；本公开不限于此。
参照图3，在一些实施例中，在图2所绘示的结构上依序形成晶种层114b、经图案化的导电层116b、介电层112c、晶种层114c、经图案化的导电层116c和介电层118，以在剥离层104上和载体102上方形成重布线路结构110。在一些实施例中，晶种层114b形成在介电层112b上，并延伸到形成在介电层112b中的开口O2中，以物理接触由开口O2暴露出的经图案化的导电层116a。换句话说，晶种层114b贯穿介电层112b，并且开口O2的侧壁被晶种层114b完全覆盖。在一些实施例中，经图案化的导电层116b形成在晶种层114b上(例如，与晶种层114b物理接触)，其中沿着方向Z在介电层112a上的垂直投影中，经图案化的导电层116b与晶种层114b交叠。也就是说，晶种层114b的侧壁与经图案化的导电层116b的侧壁对齐。举例来说，如图3所示，经图案化的导电层116b通过晶种层114b电连接到经图案化的导电层116a。在一些实施例中，经图案化的导电层116b和晶种层114b一起被称为金属化层ML2(或重布线层)。
在一些实施例中，具有多个开口O3的介电层112c形成在经图案化的导电层116b上，所述多个开口O3各自暴露出经图案化的导电层116b的一部分。如图3所示，通过开口O3，经图案化的导电层116b的表面S116b被部分暴露出，用于电连接到稍后形成的连接件。
在一些实施例中，晶种层114c形成在介电层112c上，并延伸到形成在介电层112c中的开口O3中，以物理接触由开口O3暴露出的经图案化的导电层116b。换句话说，晶种层114c贯穿介电层112c，并且开口O3的侧壁被晶种层114c完全覆盖。在一些实施例中，经图案化的导电层116c形成在晶种层114c上(例如，与晶种层114c物理接触)，其中沿着方向Z在介电层112a上的垂直投影中，经图案化的导电层116c与晶种层114c交叠。也就是说，晶种层114c的侧壁与经图案化的导电层116c的侧壁对齐。举例来说，如图3所示，经图案化的导电层116c通过晶种层114c电连接到经图案化的导电层116b。在一些实施例中，经图案化的导电层116c和晶种层114c一起被称为金属化层ML3(或重布线层)。
在一些实施例中，具有多个开口O4的介电层118形成在经图案化的导电层116c上，所述多个开口O4各自暴露出经图案化的导电层116c的一部分。如图3所示，通过开口O4，经图案化的导电层116c的表面S116c被部分暴露出，用于电连接到稍后形成的连接件。在此基础上，制造成重布线路结构110。
晶种层114b和114c的形成和材料可独立地与图1到图2中所述的形成晶种层114a的工艺和材料相同或类似，经图案化的导电层116b和116c的形成和材料可独立地与图1中所述的形成经图案化的导电层116a的工艺和材料相同或类似，并且介电层112b、112c和118的形成和材料可独立地与图1中所述的形成介电层112a的工艺和材料相同或类似，且因此在本文中不再对其予以赘述。在一个实施例中，晶种层114a、114b和114c的材料彼此相同。作为另外一种选择，晶种层114a、114b和114c的材料可部分或全部彼此不同。在一个实施例中，经图案化的导电层116a、116b和116c的材料彼此相同。作为另外一种选择，经图案化的导电层116a、116b和116c的材料可部分或全部独立地彼此不同。在一个实施例中，介电层112a、112b、112c和118的材料彼此相同。作为另外一种选择，介电层112a、112b、112c和118的材料可部分或全部彼此不同。
在一些实施例中，如图3所示，重布线路结构110形成在剥离层104上，并包括介电层112(例如，介电层112a到介电层112c)、晶种层114(例如，晶种层114a到晶种层114c)、经图案化的导电层116(例如，经图案化的导电层116a到经图案化的导电层116c)和介电层118。然而，在本公开中，介电层112的层数、晶种层114的层数和经图案化的导电层116的层数不限于图3的附图，其中介电层112、晶种层114和经图案化的导电层116中的每一者的层数可为一层或多于一层。在一些实施例中，介电层112、晶种层114和经图案化的导电层116夹置在剥离层104与介电层118之间，并且依序堆叠。
在本公开中，一组层(例如，介电层112a、晶种层114a和经图案化的导电层116a)、一组层(例如，介电层112b、晶种层114b和经图案化的导电层116b)、以及一组层(例如，介电层112c、晶种层114c和经图案化的导电层116c)可个别地被称为重布线路结构110的构成层(build-up layer)，而介电层118可被称为重布线路结构110的钝化层，用于为下方的构成层提供保护。出于说明目的，在图3的重布线路结构110中包括三个构成层；然而，本公开不限于此。在重布线路结构110中所包括的构成层的数量在本公开中不受限制，并且可基于需求和设计布局来选择。也就是说，在重布线路结构110中所包括的构成层的数量可为一或多于一，只要重布线路结构110能够向半导体管芯(例如，稍后将在图6中呈现的半导体管芯230和/或半导体管芯240)提供足够的布线功能即可。
继续图3，在一些实施例中，在形成重布线路结构110之后，在介电层118上形成多个凸块下金属(under-bump metallurgy，UBM)图案122，且所述多个UBM图案122延伸到形成在介电层118中的开口O4中，以物理接触由开口O4暴露出的经图案化的导电层116c，用于电连接重布线路结构110。在本公开中，UBM图案122有助于重布线路结构110与稍后形成的导电元件(例如：连接件，例如导电球或导电凸块；半导体组件，例如半导体无源元件；或类似物)之间的电连接。然而，本公开不限于此；作为另外一种选择，可基于设计布局和需求而省略UBM图案122。
UBM图案122的材料可包括铜、镍、钛、钨或其合金或类似物，并且可通过电镀工艺以多层方式(例如，在一个UBM图案122中的任意两个堆叠层中具有不同的材料)形成。UBM图案122的数量在本公开中不受限制，并且对应于稍后形成的导电元件的数量。
如图3所示，在一些实施例中，在重布线路结构110的介电层118上形成多个支撑结构(supporting structure)130A，并使所述多个支撑结构130A与所述介电层118物理接触。换句话说，例如，支撑结构130A与重布线路结构110电隔离。在一些实施例中，支撑结构130A和UBM图案122沿着方向Z位于重布线路结构110的一侧(例如，位于重布线路结构110的最外表面S110t处)。在一些实施例中，支撑结构130A和UBM图案122例如在X-Y平面上并排分布在重布线路结构110的最外表面S110t上方。如图3所示，举例来说，支撑结构130A和UBM图案122彼此电隔离并间隔开。在一个实施例中，支撑结构130A部分或全部彼此电隔离。在一个替代实施例中，支撑结构130A彼此电连接，其中该些支撑结构130A能够向重布线路结构110的金属化层(例如，用于提供布线功能的金属化层ML1到金属化层ML3)提供电屏蔽(electrical shielding)。
在一些实施例中，支撑结构130A独立地形成有带有或不带有开孔(opening hole)或狭槽(slit)(例如，沟槽(trench))的预定图案，以适应设计规则的图案密度控制(pattern density control)，同样结合图16A到图16I一起参见图3。也就是说，支撑结构130A中的一者可具有与支撑结构130A中的另一者不同的图案。参照图16A，举例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有梳状轮廓(或外形)62的图案50A，其中图案50A呈网格的形式。也就是说，例如，图案50A具有实心板51A以及形成于实心板51A中的多个开孔53A。在一些实施例中，实心板51A在X-Y平面上的投影被映射成实质上为四边形的形状，例如长方形或正方形。然而，本公开不限于此；作为另外一种选择，实心板51A在X-Y平面上的投影可实质上被映射成椭圆形、卵形、八边形或任何合适的多边形。另一方面，在俯视图中，开孔53A的形状不限于如图16A所示的四边形形状，且可依据需求和设计要求而为圆形、椭圆形、卵形、八边形或任何合适的多边形形状，本公开不限于此。开孔53A的数量不限于图16A的附图，并且可为排列成矩阵或随机排列的一个或多于一个。在一些实施例中，开孔53A的尺寸相同或者部分或全部不同。
参照图16B，举例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有非梳状轮廓(或外形)64的图案50B，其中图案50B呈网格的形式。举例来说，图案50B具有实心板51B、形成于实心板51B中的多个开孔53B以及框架52B，其中实心板51B由框架52B包围(enclose)。实心板51B和开孔53B的构造和形状与图16A中所述的实心板51A和开孔53A的构造和形状类似或相同，且因此为简洁起见，在本文中不再予以赘述。在一些实施例中，框架52B包括闭合的连续框架形状，其对应于图案50B映射到X-Y平面上的投影。
参照图16C，举例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有梳状轮廓(或外形)62的图案50C，其中图案50C具有实心板51C以及连接到实心板51C的边缘的多个突起(protrusion)54C。在一些实施例中，突起54C各自远离实心板51C的边缘延伸。实心板51C的构造和形状与图16A中所述的实心板51A的构造和形状类似或相同，且因此为简洁起见，在本文中不再予以赘述。在一些实施例中，在俯视图中，突起54C的形状不限于如图16C所示的四边形形状，并且可依据需求和设计要求而为圆形、椭圆形、卵形、八边形或任何合适的多边形形状，本公开不限于此。突起54C的数量不限于图16C的附图，并且可为一个或多于一个。如果考虑采用多个突起54C，那么突起54C以相等或不同的间隔彼此远离，本公开不限于此。
参照图16D，举例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有非梳状轮廓(或外形)64的图案50D，其中图案50D具有实心板51D、连接到实心板51D的边缘的多个突起54D以及框架52D，其中实心板51D由框架52D包围。实心板51D和突起54D的构造和形状与图16C中所述的实心板51C和突起54C的构造和形状类似或相同，且因此为简洁起见，在本文中不再予以赘述。在一些实施例中，框架52D包括闭合的连续框架形状，其对应于图案50D映射到X-Y平面上的投影。如图16D所示，举例来说，突起54D位于实心板51D与框架52D之间并连接到实心板51D和框架52D。
参照图16E，举例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有梳状轮廓(或外形)62的图案50E，其中图案50E具有其中形成有多个狭槽(或沟槽)55E的实心板51E。实心板51E的构造和形状与图16A中所述的实心板51A的构造和形状类似或相同，且因此为简洁起见，在本文中不再予以赘述。在一些实施例中，狭槽55E沿着方向X以平行的方式排列在实心板51E中，并且各自具有一个开口，其中两个紧邻的狭槽55E的开口分别位于实心板51E的沿着狭槽55E的延伸方向(例如，方向Y)的两个相对侧处。然而，本公开不限于此。
作为另外一种选择，对于图16F的实施例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有梳状轮廓(或外形)62的图案50F，其中图案50F具有其中形成有多个狭槽(或沟槽)55F的实心板51F。举例来说，狭槽55F沿着方向Y以平行的方式排列在实心板51F中，并且各自具有一个开口，其中两个紧邻的狭槽55F的开口分别位于实心板51F的沿着狭槽55F的延伸方向(例如，方向X)的两个相对侧处。换句话说，图案50E和图案50F各自可包括连续的蛇形线。
参照图16G，举例来说，在俯视图中(例如，在X-Y平面上)，在一个支撑结构130A中所包括的预定图案包括具有非梳状轮廓(或外形)64的图案50G，其中图案50G具有不带开孔或狭槽的实心板51G。如图16G所示，在一些实施例中，实心板51G呈四边形形状(例如，正方形、矩形、条纹图案等)的形式；然而，本公开不限于此，并且可依据需求和设计要求来选择或指定。举例来说，图案50G可由具有呈圆形形式的实心板51G的图案50H(图16H)、具有呈椭圆形形式的实心板51I的图案50I(图16I)或者具有呈卵形、八边形或任何合适的多边形形式的实心板的任何合适的图案来代替。
在本公开中，支撑结构130A各自包括金属化层，所述金属化层的(机械)硬度大于或实质上等于UBM图案122的(机械)硬度，并且大于或实质上等于金属化层ML1到ML3的(机械)硬度。支撑结构130A的材料可包括铜、镍、钛、钨或其合金或类似物，并且可通过电镀工艺以单层或多层方式(例如，在一个支撑结构130A中的任意两个堆叠层中具有不同的材料)形成。支撑结构130A的数量不限于本公开的附图，并且可基于需求和/或设计要求来选择。在一个实施例中，支撑结构130A和UBM图案122在同一步骤中形成。作为另外一种选择，支撑结构130A和UBM图案122在不同的步骤中形成。在一些实施例中，支撑结构130A被称为图15所绘示的半导体封装体P1a的加强结构。由于存在支撑结构130A，提高了半导体封装体P1a的可靠性。
参照图4，在一些实施例中，在重布线路结构110上方形成钝化层140A。在一些实施例中，钝化层140A形成在UBM图案122和支撑结构130A上，其中UBM图案122和支撑结构130A夹置在钝化层140A与重布线路结构110之间。在一些实施例中，钝化层140A完全覆盖支撑结构130A，并且支撑结构130A被重布线路结构110(例如，介电层118)和钝化层140A包围。举例来说，支撑结构130A中的每一者的表面S1与介电层118接触，并且支撑结构130A中的每一者的表面S2和侧壁S3与钝化层140A接触。侧壁S3连接表面S1与表面S2。另一方面，钝化层140A通过形成在钝化层140A中的多个开口O5以可触及的方式暴露出UBM图案122中的每一者，用于电连接到稍后形成的连接件。举例来说，UBM图案122各自被形成在钝化层140A中的开口O5完全暴露出，如图4所示。然而，本公开不限于此；作为另外一种选择，钝化层140A可通过形成在钝化层140A中的开口O5以可触及的方式暴露出UBM图案122中的每一者的至少一部分。
在本公开中，钝化层140A的(机械)硬度大于或实质上等于在重布线路结构110中所包括的介电层(介电层112和介电层118)的(机械)硬度。在一些实施例中，钝化层140A被称为支撑结构130A的保护层，用于向支撑结构130A提供保护。在一个实施例中，钝化层140A的材料与介电层112(例如，介电层112a、介电层112b或介电层112c)或介电层118的材料相同。在替代实施例中，钝化层140A的材料不同于介电层112(例如，介电层112a、介电层112b或介电层112c)或介电层118的材料。
在一些实施例中，钝化层140A通过(但不限于)以下方式形成：在重布线路结构110的最外表面S110t上方形成介电材料的毯覆层以完全覆盖UBM图案122和支撑结构130A，并且图案化介电材料毯覆层以形成具有开口O5的钝化层140A，开口O5暴露出位于其下方的UBM图案122的部分。钝化层140A的材料可为PI、PBO、BCB、例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG、其组合或类似物，所述材料可使用光刻和/或刻蚀工艺来图案化。在一些实施例中，介电材料毯覆层通过例如旋涂、CVD(例如，PECVD)或类似工艺等合适的制作技术形成。
参照图5，在一些实施例中，在UBM图案122上和重布线路结构110上方形成多个导电端子150A。在一些实施例中，导电端子150A通过UBM图案122电耦合到重布线路结构110，其中导电端子150A与支撑结构130A电隔离。由于存在UBM图案122，导电端子150A与重布线路结构110之间的粘合强度增强。
在一些实施例中，导电端子150A通过焊剂贴合到UBM图案122。在一些实施例中，导电端子150A可通过植球工艺或回焊工艺设置在UBM图案122上。在一些实施例中，导电端子150A例如为微凸块、芯片连接件(例如，受控塌陷芯片连接(controlled collapse chipconnection，C4)凸块)、球栅阵列(ball grid array，BGA)球、焊料球或其他连接件。导电端子150A的数量不限于本公开，并且可基于开口O5的数量(或者说由开口O5暴露出的UBM图案122的数量)来指定和选择。当使用焊料时，焊料可包括共晶焊料或非共晶焊料。焊料可包含铅或无铅，并且可包含Sn-Ag、Sn-Cu、Sn-Ag-Cu或类似物。
在一个实施例中，导电端子150A被称为用于与另一封装体或电路衬底(例如，有机衬底，例如印刷电路板(printed circuit board，PCB))连接的导电连接件。在替代实施例中，导电端子150A被称为用于输入/输出电信号和/或功率信号的导电端子。在又一替代实施例中，导电端子150A被称为用于与一个或多于一个半导体管芯连接的导电端子，所述一个或多于一个半导体管芯连接独立地包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器、电感器等)、其他组件(例如，一个或多于一个集成无源器件(integrated passive device，IPD))或其组合。本公开不限于此。
参照图6，在一些实施例中，提供了至少一个半导体管芯。举例来说，半导体管芯230和半导体管芯240在X-Y平面上彼此并排排列(同时参见图15)。在一些实施例中，如图6所示，半导体管芯230和半导体管芯240被拾取并放置在重布线路结构110(例如，重布线路结构110的最外表面S110t)上。在一些实施例中，半导体管芯230和半导体管芯240通过导电端子150A和UBM图案122接合到重布线路结构110。在本公开中，应理解，在所有附图中对半导体管芯230、半导体管芯240和其他组件的例示是示意性的，并且不是按比例的。
如图6所示，在一些实施例中，半导体管芯230包括具有有源表面230a和与有源表面230a相对的背侧表面230f的管芯堆叠230s、分布在有源表面230a上的多个接垫230b、覆盖有源表面230a和接垫230b的一部分的钝化层230c、以及连接到被钝化层230c暴露出的接垫230b的多个导通孔230d。接垫230b、钝化层230c和导通孔230d形成在管芯堆叠230s上。接垫230b被钝化层230c部分暴露出，并且导通孔230d分别设置在接垫230b上并电连接到接垫230b。
举例来说，接垫230b是铝接垫或其他合适的金属接垫。在一些实施例中，钝化层230c可为PBO层、PI层或其他合适的聚合物。在一些替代实施例中，钝化层230c可由例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料等无机材料制成。举例来说，导通孔230d是铜柱、铜合金柱或含有铜金属的其他合适的金属柱。
管芯堆叠230s可包括基础层级(base tier)和堆叠在其上的至少一个内部层级(inner tier)。如图6所示，举例来说，管芯堆叠230s包括载体管芯231、多个介电膜232、多个管芯233、多个导通孔234和包封体235，其中管芯233沿着方向Z依序地设置在载体管芯231上，并且导通孔234被分组成不同的多个组以电连接载体管芯231和管芯233中的两个相邻且交叠的管芯。在一些实施例中，不同组的导通孔234独立地被介电膜232中的相应一者覆盖，并且由介电膜232和管芯233暴露出的载体管芯231的表面、介电膜232的侧壁和管芯233的侧壁被包封体235覆盖。如图6所示，在一些实施例中，导通孔234通过介电膜232与包封体235分离。举例来说，载体管芯231被称为管芯堆叠230s的基础层级，而管芯233中的每一者被称为管芯堆叠230s的堆叠层级或内部层级。如图6所示，举例来说，管芯堆叠230s的载体管芯231(例如，基础层级)通过接垫230b电连接到导通孔230d，其中导通孔230d被称为半导体管芯230的导电端子，用于电连接到外部组件。在基础层级中所包括的载体管芯231的数量和在每个内部层级中所包括的管芯233的数量独立地不限于本公开，并且可基于需求和设计布局而为一个或多于一个。
应注意，载体管芯231和管芯233中的每一个还可包括内连结构(未示出)、导电接垫(未示出)、钝化层(未示出)和后钝化层(未示出)。在本文中所述的载体管芯231可被称为半导体芯片或集成电路(IC)。在一些实施例中，载体管芯231包括一个或多个数字芯片、模拟芯片或混合信号芯片，例如应用专用集成电路(application-specific integratedcircuit，“ASIC”)芯片、传感器芯片、无线和射频(wireless and radio frequency，RF)芯片、逻辑芯片或电压调节器芯片。逻辑芯片可为中央处理器(central processing unit，CPU)、图形处理单元(graphics processing unit，GPU)、系统芯片(system-on-a-chip，SoC)、微控制器或类似物。在一些实施例中，管芯233中的每一者包括存储器管芯(例如，动态随机存取存储器(dynamic random-access memory，DRAM)管芯、静态随机存取存储器(static random-access memory，SRAM)管芯、同步动态随机存取存储器(synchronousdynamic random-access memory，SDRAM)、与非(NAND)闪存存储器等)。也就是说，在一些实施例中，半导体管芯230包括混合存储器立方体(hybrid memory cube，HMC)模块、高带宽存储器(high bandwidth memory，HBM)模块或类似物。举例来说，半导体管芯230的管芯堆叠230s中的管芯233可为高带宽存储器(HBM)管芯，并且载体管芯231可为为该些存储器管芯提供控制功能的逻辑管芯。
在一些实施例中，介电膜232独立地包括PBO层、PI层或其他合适的聚合物。在一些替代实施例中，介电膜232的材料包括例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料等无机材料。介电膜232可通过例如旋涂、CVD(例如，PECVD)或类似工艺等合适的制作技术形成。作为另外一种选择，介电膜232各自例如为可通过叠层形成的非导电膜(non-conductive film，NCF)。举例来说，导通孔234是铜柱、铜合金柱或含有铜金属的其他合适的金属柱。
在一些实施例中，包封体235的材料包括模制化合物、模制底部填料、树脂(例如，环氧树脂)或类似物。在一些替代实施例中，包封体235的材料包括例如氮化硅等氮化物、例如氧化硅等氧化物、PSG、BSG、BPSG、其组合或类似物。在又一替代实施例中，每个包封体235的材料包括有机材料(例如，环氧树脂、PI、PBO或类似物)、或者无机材料与有机材料的混合物(例如，氧化硅和环氧树脂的混合物或类似物)。在一些实施例中，包封体235可通过例如压缩模制工艺等模制工艺形成。在一些替代实施例中，包封体235可通过例如CVD(例如，高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，HDPCVD)或PECVD)等合适的制作技术形成。如图6所示，举例来说，半导体管芯230的背侧表面230f包括包封体235的表面和在管芯堆叠230s中的内部层级的最外层级中所包括的管芯233的表面，其中在最外层级中所包括的管芯233的表面与包封体235的表面实质上彼此齐平并且共面。
如图6所示，在一些实施例中，半导体管芯240包括具有有源表面240a和与有源表面240a相对的背侧表面240f的半导体衬底240s、分布在有源表面240a上的多个接垫240b、覆盖有源表面240a和接垫240b的一部分的钝化层240c、连接到被钝化层240c暴露出的接垫240b的多个导通孔240d、以及设置在导通孔240d上的保护层240e。接垫240b、钝化层240c、导通孔240d和保护层240e形成在半导体衬底240s上。接垫240b被钝化层240c部分暴露出，导通孔240d分别设置在接垫240b上并电连接到接垫240b，并且保护层240e覆盖由导通孔240d暴露出的钝化层240c和导通孔240d。
然而，本公开可能不限于此。举例来说，可省略导通孔240d和保护层240e。在替代实施例中，半导体管芯240可包括具有有源表面240a和与有源表面240a相对的背侧表面240f的半导体衬底240s、分布在有源表面240a上的多个接垫240b、以及覆盖有源表面240a和接垫240b的一部分的钝化层240c。
半导体衬底240s的材料可包括硅衬底，所述硅衬底包括形成于其中的有源器件(例如，晶体管和/或存储器，例如N型金属氧化物半导体(N-type metal-oxidesemiconductor，NMOS)和/或P型金属氧化物半导体(P-type metal-oxide semiconductor，PMOS)器件或类似物)和/或无源器件(例如，电阻器、电容器、电感器或类似物)。在一些实施例中，可在工艺前端(front-end-of-line，FEOL)工艺中形成此种有源器件和无源器件。在替代实施例中，半导体衬底240s可为块状硅衬底(例如，块状单晶硅衬底)、经掺杂硅衬底、未经掺杂硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底，其中经掺杂硅衬底的掺杂剂可为N型掺杂剂、P型掺杂剂或其组合。本公开不限于此。
另外，半导体衬底240s还可包括设置在有源表面240a上的内连结构(未示出)。在某些实施例中，内连结构可包括交替堆叠以为嵌入半导体衬底240s中的有源器件和无源器件提供布线功能的一个或多个层间介电层及一个或多个经图案化的导电层，其中接垫240b可被称为经图案化的导电层的最外层。在一个实施例中，可在工艺后端(back-end-of-line，BEOL)工艺中形成内连结构。举例来说，层间介电层可为氧化硅层、氮化硅层、氮氧化硅层或由其他合适的介电材料形成的介电层，且可通过沉积或类似工艺形成层间介电层。举例来说，经图案化的导电层可为经图案化的铜层或其他合适的经图案化的金属层，且可通过电镀或沉积形成经图案化的导电层。然而，本公开不限于此。
举例来说，接垫240b是铝接垫或其他合适的金属接垫。举例来说，导通孔240d为铜柱、铜合金柱或含有铜金属的其他合适的金属柱。在一些实施例中，钝化层240c和保护层240e可为PBO层、PI层或其他合适的聚合物。在一些替代实施例中，钝化层240c和保护层240e可由例如氧化硅、氮化硅、氮氧化硅或任何合适的介电材料等无机材料制成。举例来说，钝化层240c的材料可与保护层240e的材料相同或不同。
半导体管芯240可被称为独立地包括数字芯片、模拟芯片或混合信号芯片的半导体管芯或芯片。在一些实施例中，半导体管芯240为：逻辑管芯，例如CPU、GPU、神经网络处理单元(neural network processing unit，NPU)、深度学习处理单元(deep learningprocessing unit，DPU)、张量处理单元(tensor processing unit，TPU)、SoC、应用处理器(application processor，AP)和微控制器；电源管理管芯，例如电源管理集成电路(powermanagement integrated circuit，PMIC)管芯；无线和射频(RF)管芯；基带(baseband，BB)管芯；传感器管芯，例如光/图像传感器芯片；微机电系统(micro-electro-mechanical-system，MEMS)管芯；信号处理管芯，例如数字信号处理(digital signal processing，DSP)管芯；前端管芯，例如模拟前端(analog front-end，AFE)管芯；应用专用管芯，例如应用专用集成电路(ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)等)；其组合；或类似物。在替代实施例中，半导体管芯240独立地为：人工智能(artificialintelligence，AI)引擎，例如AI加速器；计算系统，例如AI服务器、高性能计算(high-performance computing，HPC)系统、高功率计算器件、云计算系统、边缘计算系统等；其组合；或类似物。半导体管芯240的类型可基于需求和设计要求来选择和指定，且因此在本公开中不受具体限制。
如图6所示，出于说明目的，仅示出一个半导体管芯230和一个半导体管芯240，然而，应注意，半导体管芯230的数量和半导体管芯240的数量可独立地为一个或多于一个，本公开不限于此。也就是说，半导体管芯230可包括多个半导体管芯230，且/或半导体管芯240可包括多个半导体管芯240。在半导体管芯230的数量多于一个的实施例中，半导体管芯230可为相同的类型。作为另外一种选择，半导体管芯230可部分或全部为不同的类型。在半导体管芯240的数量多于一个的实施例中，半导体管芯240可为相同的类型。作为另外一种选择，半导体管芯240可部分或全部为不同的类型。
在某些实施例中，还提供除了半导体管芯230和半导体管芯240之外的一个或多于一个附加半导体管芯，其中与半导体管芯230和/或半导体管芯240的类型相比，所述附加半导体管芯可独立地为相同的类型或不同的类型。本公开不限于此。在本公开中，方向Z可被称为重布线路结构110与半导体管芯230、240的堆叠方向。
参照图7，在一些实施例中，在半导体管芯230、240与重布线路结构110之间形成底部填充材料(underfill material)160，并且将底部填充材料160分配在导电端子150A周围。在一些实施例中，底部填充材料160至少填充导电端子150A之间以及重布线路结构110、导电端子150A、半导体管芯230和半导体管芯240之间的间隙。如图7所示，举例来说，底部填充材料160设置在重布线路结构110上，并包裹导电端子150A的侧壁，以向导电端子150A提供结构支撑和保护。在一些实施例中，底部填充材料160覆盖半导体管芯230的侧壁230sw的至少一部分和半导体管芯240的侧壁240sw的一部分，并且进一步暴露出半导体管芯230的背侧表面230f和半导体管芯240的背侧表面240f，如图7所示。
然而，本公开不限于此。在替代实施例中(未示出)，底部填充材料160完全覆盖半导体管芯230和半导体管芯240的侧壁(例如，侧壁230sw、240sw)和背侧表面(例如，背侧表面230f、240f)。在又一替代实施例中(未示出)，底部填充材料160完全覆盖半导体管芯230、240的侧壁(例如，侧壁230sw、240sw)并以可触及的方式暴露出半导体管芯230、240的背侧表面(例如，背侧表面230f、240f)。在又一替代实施例中(未示出)，底部填充材料160完全且以可触及的方式暴露出半导体管芯230、240的侧壁(例如，侧壁230sw、240sw)和背侧表面(例如，背侧表面230f、240f)。
在一个实施例中，底部填充材料160可通过底部填充分配或任何其他合适的方法形成。在一些实施例中，底部填充材料160可为包括具有或不具有硬化剂的聚合物材料(例如，环氧树脂、树脂及类似物)、填料(例如，二氧化硅填料、玻璃填料、氧化铝、氧化硅及类似物)、粘合促进剂、其组合及类似物的模制化合物。
参照图8，在一些实施例中，将半导体管芯230、240包封在绝缘包封体170m中。在一些实施例中，绝缘包封体170m形成在底部填充材料160上和重布线路结构110上方。如图8所示，举例来说，绝缘包封体170m至少填满半导体管芯230与半导体管芯240之间以及底部填充材料160与半导体管芯230、240之间的间隙。在一些实施例中，绝缘包封体170m覆盖半导体管芯230、240、底部填充材料160以及由半导体管芯230、240和底部填充材料160暴露出的重布线路结构110。换句话说，例如，半导体管芯230、240不以可触及的方式被绝缘包封体170m暴露出并嵌入绝缘包封体170m中。
在一些实施例中，绝缘包封体170m是通过模制工艺形成的模制化合物。模制工艺可包括压缩模制工艺或传递模制工艺。绝缘包封体170m可包括聚合物(例如，环氧树脂、酚醛树脂、含硅树脂或其他合适的树脂)、介电材料或其他合适的材料。作为另外一种选择，绝缘包封体170m可包含可接受的绝缘包封体材料。在一些实施例中，绝缘包封体170m还包含可被添加到绝缘包封体170m中以优化绝缘包封体170m的热膨胀系数(CTE)系数的无机填料或无机化合物(例如，二氧化硅、粘土等)。本公开不限于此。
在一个实施例中，绝缘包封体170m的材料可不同于底部填充材料160的材料，其中在绝缘包封体170m与底部填充材料160之间存在清晰的界面，如图8所示。然而，本公开不限于此；绝缘包封体170m的材料可与底部填充材料160的材料相同，其中在绝缘包封体170m与底部填充材料160之间没有清晰的界面。
参照图9，在一些实施例中，将绝缘包封体170m平坦化以形成暴露出半导体管芯230和半导体管芯240的绝缘包封体170。在某些实施例中，如图9所示，在平坦化之后，半导体管芯230的背侧表面230f和半导体管芯240的背侧表面240f被绝缘包封体170的表面170t暴露出。也就是说，例如，半导体管芯230的背侧表面230f和半导体管芯240的背侧表面240f变得与绝缘包封体170的表面170t实质上齐平。换句话说，半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f和绝缘包封体170的表面170t实质上彼此共面。
举例来说，绝缘包封体170m可通过机械研磨或化学机械抛光(chemicalmechanical polishing，CMP)来平坦化。在平坦化步骤之后，可视情况执行清洁步骤，例如以清洁和移除由平坦化步骤产生的残留物。然而，本公开不限于此，且平坦化步骤可通过任何其他合适的方法来执行。在一些实施例中，在平坦化绝缘包封体170m期间，半导体管芯230和/或半导体管芯240也可被平坦化。在某些实施例中，可例如对过模制(over-molded)的绝缘包封体170m执行平坦化步骤，以使绝缘包封体170的表面170t、半导体管芯230的背侧表面230f和半导体管芯240的背侧表面240f齐平。
举例来说，半导体管芯230和半导体管芯240在侧向上被绝缘包封体170暴露出。在一些实施例中，如图9所示，半导体管芯230和半导体管芯240被绝缘包封体170以可触及的方式暴露出。由于存在此种构造，确保了半导体封装体的更好的散热。如图9所示，举例来说，底部填充材料160的表面160t低于绝缘包封体170的表面170t，然而本公开不限于此。在替代实施例中，底部填充材料160的表面160t实质上与绝缘包封体170的表面170t齐平并共面。
参照图10，在一些实施例中，将图9中所绘示的整个结构翻转(上下颠倒)并放置在涂布有剥离层108的载体106上，并且从重布线路结构110剥离载体102。在一些实施例中，重布线路结构110(例如，介电材料112a和晶种层114a)由于存在剥离层104而容易地与载体102分离，其中重布线路结构110(例如，介电层112a的表面S112a和晶种层114a的表面S114a)被暴露出。在一些实施例中，通过剥离工艺将载体102从重布线路结构110分离，并且移除载体102和剥离层104。在一个实施例中，剥离工艺为激光剥离工艺。
在一些实施例中，载体106的材料与载体102的材料可相同，然而本公开不限于此。在替代实施例中，载体106的材料可不同于载体102的材料。在一些实施例中，剥离层108的材料和形成可与剥离层104的材料和形成相同或不同，本公开不限于此。
参照图11，在一些实施例中，在重布线路结构110上和半导体管芯230、240上方形成多个支撑结构130B。在一些实施例中，支撑结构130B位于重布线路结构110的最外表面S110b上，其中最外表面S110b沿着方向Z与最外表面S110t相对。在一些实施例中，支撑结构130B与重布线路结构110的介电层112a接触，并且远离晶种层114a的被暴露出的部分。换句话说，例如，支撑结构130B与重布线路结构110电隔离。
在一些实施例中，支撑结构130A与支撑结构130B沿着方向Z位于重布线路结构110的不同的侧(例如，最外表面S110t、S110b)处。也就是说，重布线路结构110在方向Z上夹置在支撑结构130A与支撑结构130B之间。举例来说，如图11所示，在垂直剖面中，支撑结构130B各自与位于其下方的至少一个支撑结构130A的一部分部分交叠。然而，本公开不限于此；作为另外一种选择，支撑结构130B不与位于其下方的支撑结构130A交叠。
如图11所示，举例来说，支撑结构130B彼此间隔开。在一个实施例中，支撑结构130B部分或全部彼此电隔离。在一个替代实施例中，支撑结构130B彼此电连接。支撑结构130B的形成、材料和构造与先前在图3和图16A到图16I中所述的形成支撑结构130A的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。也就是说，在本公开中，支撑结构130B各自还具有的(机械)硬度是大于或实质上等于UBM图案122的(机械)硬度和金属化层ML1到ML3的(机械)硬度。在一些实施例中，支撑结构130B被称为图15中所绘示的半导体封装体P1a的加强结构。由于存在支撑结构130B，提高了半导体封装体P1a的可靠性。
举例来说，沿着重布线路结构110与支撑结构130A或支撑结构130B的堆叠方向(方向Z)的重布线路结构110上的垂直投影中，一个或多个支撑结构130A和/或支撑结构130B与半导体管芯230和/或半导体管芯240的一些部分交叠。在一些实施例中，半导体管芯230和/或半导体管芯240的边缘的一些部分与支撑结构130A和/或支撑结构130B交叠。换句话说，支撑结构130A或支撑结构130B的至少一部分在半导体管芯230或240下方，而支撑结构130A或支撑结构130B的其他部分突出在半导体管芯230或240外部。利用此种构造，所产生的机械/热应力的影响可被加强的支撑结构130A和支撑结构130B更好地抑制，从而防止重布线路结构110中的破裂。支撑结构130A和支撑结构130B的图案和位置不限于此，并且可根据半导体封装体(结构)来调整。
作为另外一种选择，支撑结构130A或支撑结构130B的边缘可水平地或垂直地与半导体管芯230或半导体管芯240的边缘齐平或对齐。举例来说，如在图32中所绘示的半导体封装体P1a’的剖面中所示，支撑结构130A的边缘和/或支撑结构130B的至少一个边缘实质上与上覆在其上的半导体管芯230或半导体管芯240的边缘对齐。进一步来说，作为另外一种选择，支撑结构130A或130B的边缘可水平地或垂直地偏离半导体管芯230或半导体管芯240的边缘。举例来说，如在图33中所绘示的半导体封装体P1a”的剖面中所示，支撑结构130A的边缘和/或支撑结构130B的至少一个边缘偏离上覆在其上的半导体管芯230或半导体管芯240的边缘，其中支撑结构130A和支撑结构130B不与半导体管芯230或半导体管芯240交叠。
参照图12，在一些实施例中，在支撑结构130B上和重布线路结构110上方形成钝化层140B。举例来说，支撑结构130B夹置在钝化层140B与重布线路结构110之间。在一些实施例中，钝化层140B完全覆盖支撑结构130B，并且支撑结构130B被重布线路结构110(例如，介电层112a)和钝化层140B包围。举例来说，支撑结构130B中的每一者的表面S4与介电层112a接触，并且支撑结构130B中的每一者的表面S5和侧壁S6与钝化层140B接触。侧壁S6连接表面S4与表面S5。另一方面，钝化层140B通过形成在钝化层140B中的多个开口O6以可触及的方式暴露出晶种层114a的被暴露出的部分的至少一部分，用于电连接到稍后形成的连接件。在一个实施例中，晶种层114a的被暴露出的部分被形成在钝化层140B中的开口O6以部分地且以可触及的方式暴露出。然而，本公开不限于此；作为另外一种选择，晶种层114a的被暴露出的部分各自可被形成在钝化层140B中的开口O6完全且以可触及的方式暴露出。
钝化层140B的形成、材料和构造与先前在图4中所述的形成钝化层140A的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。在本公开中，钝化层140B的(机械)硬度大于或实质上等于在重布线路结构110中所包括的介电层(介电层112和介电层118)的(机械)硬度。在一些实施例中，钝化层140B被称为支撑结构130B的保护层，用于向支撑结构130B提供保护。
参照图13，在一些实施例中，在钝化层140B上形成多个UBM图案124，并使所述多个UBM图案124延伸到形成在钝化层140B中的开口O6中，以物理接触由开口O6暴露出的晶种层114a，用于电连接重布线路结构110。在本公开中，UBM图案124有助于重布线路结构110与稍后形成的导电元件(例如：连接件，例如导电球或导电凸块；半导体组件，例如半导体无源元件；或类似物)之间的电连接。然而，本公开不限于此；作为另外一种选择，可基于设计布局和需求而省略UBM图案124。UBM图案124的形成、材料和构造与先前在图3中所述的形成UBM图案122的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。举例来说，如图13所示，支撑结构130B和UBM图案124并排排列在重布线路结构110上(例如，在X-Y平面上)，其中支撑结构130B远离UBM图案124并与UBM图案124电隔离。
此后，继续图13，在一些实施例中，在UBM图案124上和重布线路结构110上方形成多个导电端子150B。在一些实施例中，导电端子150B通过UBM图案124电耦合到重布线路结构110，其中导电端子150B与支撑结构130B电隔离。由于存在UBM图案124，导电端子150B与重布线路结构110之间的粘合强度增强。
在一个实施例中，导电端子150B被称为用于与另一封装体或电路衬底(例如，有机衬底，例如PCB)连接的导电连接件。在替代实施例中，导电端子150B被称为用于输入/输出电信号和/或功率信号的导电端子。在又一替代实施例中，导电端子150B被称为用于与一个或多于一个半导体管芯连接的导电端子，所述一个或多于一个半导体管芯独立地包括有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电容器、电阻器、电感器等)、其他组件(例如，一个或多于一个集成无源器件(IPD))或其组合的。本公开不限于此。导电端子150B的形成、材料和构造与先前在图5中所述的形成导电端子150A的工艺、材料和构造类似或相同，且因此为简洁起见，在本文中不再予以赘述。另外，半导体管芯230、240排列成阵列，导电端子150B可被分成对应于半导体管芯230、240的数量的多个组。
在一些实施例中，导电端子150B中的一些导电端子150B通过UBM图案124中的一些UBM图案124、重布线路结构110、UBM图案122中的一些UBM图案122和导电端子150A中的一些导电端子150A电连接到半导体管芯230。在一些实施例中，导电端子150B中的一些导电端子150B通过UBM图案124中的一些UBM图案124、重布线路结构110、UBM图案122中的一些UBM图案122和导电端子150A中的一些导电端子150A电连接到半导体管芯240。在某些实施例中，导电端子150B中的一些导电端子150B可电浮动或接地，本公开不限于此。
参照图14，在一些实施例中，将图13中所绘示的整个结构翻转(上下颠倒)，且然后从所述结构剥离载体106以形成半导体封装体P1a。在一些实施例中，通过剥离工艺从半导体管芯230、240和绝缘包封体170分离载体106，其中载体106和剥离层108被移除，并且半导体管芯230、240和绝缘包封体170被暴露出。在一个实施例中，剥离工艺是激光剥离工艺。在剥离步骤期间，采用夹持装置(holding device)(未示出)来夹持导电端子150B，用于在剥离载体106之前固定半导体封装体P1a。夹持装置可为胶带、粘合剂载体或吸盘。
在一些实施例中，从夹持装置释放导电端子150B以形成半导体封装体P1a。在一些实施例中，在从夹持装置释放导电端子150B之前，执行切割工艺以将彼此连接的多个半导体封装体P1a切割成个别且分离的半导体封装体P1a。在一个实施例中，切割工艺是包括机械锯片锯切或激光分割的晶片分割工艺。到此，完成半导体封装体P1a的制造。在一些实施例中，半导体封装体P1a被称为集成扇出型(integrated fan-out，InFO)封装体。半导体封装体P1a还可通过导电端子150B安装有电路衬底、中介层、附加封装体、芯片/管芯或其他电子器件，以形成堆叠封装结构，例如倒装芯片封装体或衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)封装体或层叠式封装(package-on-package，PoP)结构。
参照图14和图15，在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，对于半导体封装体P1a来说，在两个半导体管芯(例如，半导体管芯230与半导体管芯240)之间的位置处识别出至少一个区域R1，并且分别在半导体管芯(例如，半导体管芯230、240)的多个隅角上的位置处并且远离区域R1识别出多个区域R2。举例来说，区域R1在X-Y平面上与区域R2不交叠。在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，区域R1与半导体管芯230的一部分和半导体管芯240的一部分交叠，并且区域R2各自与半导体管芯230和240中的相应一者交叠，如图15所示。
在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，从区域R1的边缘到与其交叠的半导体管芯230的边缘所测量的距离D1是大于0微米(也称为微米(micron))，其中区域R1的所述边缘与半导体管芯230交叠。在一些实施例中，在垂直投影中，从区域R1的另一边缘到与其交叠的半导体管芯230的另一边缘所测量的距离D3是大于0微米，其中区域R1的所述另一边缘不与半导体管芯230和半导体管芯240交叠。
在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，从区域R1的边缘到与其交叠的半导体管芯240的边缘所测量的距离D2是大于0微米，其中区域R1的所述边缘与半导体管芯240交叠。在一些实施例中，在垂直投影中，从区域R1的另一边缘到与其交叠的半导体管芯240的另一边缘所测量的距离D4是大于0微米，其中区域R1的所述另一边缘不与半导体管芯230和半导体管芯240交叠。
在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，从一个区域R2的一个边缘到与其交叠的半导体管芯230的边缘所测量的距离D5大约为300微米或大于300微米，其中区域R2的所述边缘不与半导体管芯230的边缘交叠。在某些实施例中，在垂直投影中，区域R2的不与半导体管芯230的边缘交叠(相交)的边缘与绝缘包封体170交叠。在一些实施例中，在垂直投影中，从区域R2的一个隅角到与其交叠的半导体管芯230的隅角所测量的距离D7大约为424.3微米或大于424.3微米，其中区域R2的所述隅角被区域R2的不与半导体管芯230的边缘交叠(相交)的边缘限定。
在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，从一个区域R2的一个边缘到与其交叠的半导体管芯240的边缘所测量的距离D6大约为300微米或大于300微米，其中区域R2的所述边缘不与半导体管芯240的边缘交叠。在某些实施例中，在垂直投影中，区域R2的不与半导体管芯240的边缘交叠(相交)的边缘与绝缘包封体170交叠。在一些实施例中，在垂直投影中，从区域R2的一个隅角到与其交叠的半导体管芯240的隅角所测量的距离D8大约为424.3微米或大于424.3微米，其中区域R2的所述隅角被区域R2的不与半导体管芯240的边缘交叠(相交)的边缘限定。
在一些实施例中，一个或多个支撑结构130A或支撑结构130B对应于半导体管芯230和半导体管芯240的隅角。利用此种构造，所产生的机械/热应力的影响可被加强的支撑结构130A和130B更好地抑制，从而防止重布线路结构110中的破裂。
在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，区域R1的至少70％被支撑结构130A占据，且区域R2的至少70％被支撑结构130B占据。利用此种构造，在半导体封装体P1a中产生的机械/热应力的影响可被附加的加强结构(例如，支撑结构130A和支撑结构130B)及其保护层(例如，钝化层140A和钝化层140B)抑制，从而防止破裂(例如，在重布线路结构110内)；提高了半导体封装体P1a的电性能的可靠性。
然而，本公开不限于此。在替代实施例中(未示出)，可省略支撑结构130B。在此种替代实施例中，沿着方向Z在X-Y平面上的垂直投影中，区域R1和区域R2各自具有其70％或大于70％被支撑结构130A单独占据的总面积。在又一替代实施例(未示出)中，可省略支撑结构130A。在此又一替代实施例中，沿着方向Z在X-Y平面上的垂直投影中，区域R1和区域R2各自具有其70％或大于70％被支撑结构130B单独占据的总面积。
然而，本公开不限于此。图17到图19是分别示出根据本公开一些实施例的半导体封装体的示意性剖视图。与先前所述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，材料、形成工艺、定位构造等)在本文中将不再予以赘述。
在替代实施例中，可包括附加的支撑结构以使其位于重布线路结构110的一侧(例如，最外表面S110b和/或最外表面S110t)。在图17中所绘示的半导体封装体P1b类似于在图14和图15中所绘示的半导体封装体P1a，不同之处在于，半导体封装体P1b还包括位于重布线路结构110的最外表面S110t上的多个支撑结构132A、以及位于重布线路结构110的最外表面S110b上的多个支撑结构132B。在一些实施例中，在形成支撑结构130A的工艺中形成支撑结构132A，其中支撑结构132A的形成和材料与图3中所述的支撑结构130A的形成和材料相同，且因此为简单起见，在本文中不再予以赘述。类似地，举例来说，在形成支撑结构130B的工艺中形成支撑结构132B，其中支撑结构132B的形成和材料与图1中所述的支撑结构130B的形成和材料相同，且因此在本文中不再对其予以赘述。
在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，支撑结构132A和支撑结构132B位于在图15中所绘示的区域R1和区域R2之外。在一些实施例中，支撑结构132A和支撑结构132B彼此电隔离，例如如图17所示。在一些替代实施例中，支撑结构132A和支撑结构132B个别地部分或全部彼此电连接。在一些实施例中，支撑结构132A和支撑结构132B与重布线路结构110和支撑结构130A、130B电隔离。在本公开中，支撑结构132A和支撑结构132B各自具有大于或实质上等于UBM图案122、124的(机械)硬度并且大于或实质上等于金属化层ML1到ML3的(机械)硬度的(机械)硬度。在一些实施例中，支撑结构132A和支撑结构132B独立地被称为半导体封装体P1b的附加加强结构。由于存在支撑结构132A和支撑结构132B，半导体封装体P1b的可靠性进一步增强。
然而，本公开不限于此。在某些实施例中，省略支撑结构132A。作为另外一种选择，省略支撑结构132B。举例来说，在重布线路结构110外部包括的附加支撑结构可为支撑结构132A、支撑结构132B或支撑结构132A以及支撑结构132B。
在又一替代实施例中，所包括附加的支撑结构可位于重布线路结构110中。在图18中所绘示的半导体封装体P1c类似于在图14和图15中所绘示的半导体封装体P1a，不同之处在于，半导体封装体P1c还包括多个支撑结构134A、多个支撑结构134B和多个支撑结构134C，其中支撑结构134A、134B和134C嵌入重布线路结构110中并与重布线路结构110电隔离。在一些实施例中，在形成金属化层ML1的工艺中形成支撑结构134A，在形成金属化层ML2的工艺中形成支撑结构134B，在形成金属化层ML3的工艺中形成支撑结构134C，其中支撑结构134A、134B和134C中的每一者的形成和材料与图1到图3中所述的金属化层ML1、ML2和ML3中的每一者的形成和材料相同，且因此为简单起见，在本文中不再予以赘述。
沿着方向Z在X-Y平面上的垂直投影中，支撑结构134A、134B和134C可位于区域R1和区域R2内部、区域R1和区域R2外部、或其组合。在一些实施例中，支撑结构134A、134B和134C彼此电隔离，例如如图18所示。在一些替代实施例中，支撑结构134A、134B和134C部分或全部彼此电连接。在一些实施例中，支撑结构134A到支撑结构134C与重布线路结构110和支撑结构130A到支撑结构130B电隔离。在本公开中，支撑结构134A、134B和134C各自具有大于或实质上等于UBM图案122、124的(机械)硬度并且大于或实质上等于金属化层ML1到ML3的(机械)硬度的(机械)硬度。在一些实施例中，支撑结构134A、134B和134C独立地被称为半导体封装体P1c的附加加强结构。由于存在支撑结构134A、134B和134C，机械/热应力可分散在附加的加强结构(例如，支撑结构134A、134B和134C)上方，从而防止金属化层ML1到ML3中的破裂；半导体封装体P1c的电性能的可靠性进一步提高。半导体封装体P1c的可靠性进一步增强。
然而，本公开不限于此。作为另外一种选择，可省略支撑结构134A、支撑结构134B和支撑结构134C中的至少一者。举例来说，在重布线路结构110中所包括的附加支撑结构可为支撑结构134A、支撑结构134B、支撑结构134C、支撑结构134A和134B、支撑结构134A和134C、支撑结构134B和134C或支撑结构134A到支撑结构134C。
在又一替代实施例中，可在重布线路结构110的一侧(例如，最外表面S110b和/或S110t)包括第一附加支撑结构，并且可在重布线路结构110中包括第二附加支撑结构。在图19中所绘示的半导体封装体P1d类似于在图14和图15中所绘示的半导体封装体P1a，不同之处在于，半导体封装体P1d还包括在重布线路结构110的最外表面S110t上的多个支撑结构132A、以及在重布线路结构110的最外表面S110b上的多个支撑结构132B，其中支撑结构132A和132B位于重布线路结构110的外部并且与重布线路结构110电隔离。在一些实施例中，半导体封装体P1d还包括多个支撑结构134A、多个支撑结构134B和多个支撑结构134C，其中支撑结构134A、134B和134C嵌入在重布线路结构110的不同层中并与重布线路结构110电隔离。支撑结构132A和132B的形成、材料和构造先前在图17中进行了阐述，支撑结构134A、134B和134C的形成、材料和构造先前在图18中进行了阐述，且因此为简洁起见，在本文中不再予以赘述。由于存在支撑结构132A到支撑结构132B和支撑结构134A到支撑结构134C，半导体封装体P1d的可靠性进一步增强。
然而，本公开不限于此。作为另外一种选择，可省略支撑结构132A到支撑结构132B中的至少一者和支撑结构134A到支撑结构134C中的至少一者。举例来说，位于重布线路结构110外部的第一附加支撑结构可为支撑结构132A、支撑结构132B或支撑结构132A到支撑结构132B；并且位于重布线路结构110内部的第二附加支撑结构可为支撑结构134A、支撑结构134B、支撑结构134C、支撑结构134A和134B、支撑结构134A和134C、支撑结构134B和134C、或者支撑结构134A到支撑结构134C。
在以上实施例中，由于支撑结构(例如，130A和130B；132A和132B；以及134A、134B和134C)与重布线路结构110之间存在电隔离，支撑结构(例如，130A和130B；132A和132B；以及134A、134B和134C)与半导体管芯230和240电隔离，支撑结构130A和支撑结构130B的图案可不需考虑与其他组件(例如，在本公开的半导体封装体中所包括的重布线路结构110和/或半导体管芯230、240)的电连接的情况下为更加可调节的。举例来说，支撑结构(例如，130A和130B；132A和132B；以及134A、134B和134C)电接地。作为另一实例，支撑结构(例如，130A和130B；132A和132B；以及134A、134B和134C)电浮动。或者作为另外一种选择，举例来说，支撑结构(例如，130A和130B；132A和132B；以及134A、134B和134C)基于需求或设计布局被分组成几个独立地电接地或电浮动的集合。
然而，本公开不限于此；可还包括电连接到重布线路结构110和半导体管芯230、240的附加的支撑结构。图20到图23分别示出根据本公开一些实施例的半导体封装体的示意性剖视图。与先前所述元件类似或实质上相同的元件将使用相同的参考编号，并且相同元件的某些细节或描述(例如，材料、形成工艺、定位构造等)在本文中将不再予以赘述。在一些实施例中，与分别在图14、图17、图18和图19中所绘示的半导体封装体P1a到半导体封装体P1d相比，在分别在图20到图23中所绘示的半导体封装体P2a到半导体封装体P2d中还包括支撑结构136。
在一些实施例中，在图20中所绘示的半导体封装体P2a类似于在图14中所绘示的半导体封装体P1a，不同之处在于，在半导体封装体P2a中，除了支撑结构130A之外，在重布线路结构110的最外表面S110t上的区域R1中还包括支撑结构136。换句话说，支撑结构130A和支撑结构136两者都存在在重布线路结构110的最外表面S110t上。在一些实施例中，支撑结构136通过位于支撑结构136与半导体管芯230和240之间的一些导电端子150A电耦合到半导体管芯230和240，其中半导体管芯230和240通过位于其间的支撑结构136和导电端子150A彼此电连通。另一方面，在一些实施例中，通过穿过贯穿介电层118的开口O4，支撑结构136电连接到重布线路结构110。作为另外一种选择，支撑结构136可通过重布线路结构110电浮动或电接地。
在一些实施例中，支撑结构136在形成支撑结构130A的工艺和/或形成UBM图案122的工艺中形成，其中支撑结构136的形成、材料和构造与图3中所述的支撑结构130A和/或UBM图案122的形成、材料和构造类似或相同，且因此为简洁起见，在本文中不再对其予以赘述。举例来说，支撑结构136形成在介电层118上，并且延伸到形成在介电层118中的开口O4中，以与经图案化的导电层116c的由开口O4暴露出的表面S116c直接物理接触，并且被钝化层140A部分覆盖以防止损坏。在一些实施例中，如图20所示，支撑结构136的一些部分被形成在钝化层140A中用于与导电端子150A连接的开口O5暴露出，其中半导体管芯230和240通过导电端子150A电连接到支撑结构136。尽管出于说明目的在图20中仅示出一个支撑结构136，但本公开不限于此。依据需求或设计布局，支撑结构136的数量可为一个或多于一个。类似于支撑结构130A，在本公开中，支撑结构136包括金属化层，所述金属化层的(机械)硬度大于或实质上等于UBM图案122的(机械)硬度，并且大于或实质上等于金属化层ML1到ML3的(机械)硬度。在本公开中，支撑结构136可被称为半导体封装体P2a的增强结构。由于存在加强的结构(例如，支撑结构130A、130B和136)及其保护层(例如，钝化层140A和140B)，可抑制在半导体封装体P2a中产生的机械/热应力的影响，从而防止破裂(例如，在重布线路结构110内)；提高了半导体封装体P2a的电性能的可靠性。
类似地，前述支撑结构136还可进一步包括在半导体封装体P1b、P1c和P1d中，以分别形成在图21中所绘示的半导体封装体P2b、在图22中所绘示的半导体封装体P2c和在图23中所绘示的半导体封装体P2b。在一些实施例中，对于半导体封装体P2a到半导体封装体P2d中的任一者来说，在区域R1中，支撑结构130A的一部分至少被支撑结构136替代。在替代实施例中，对于半导体封装体P2a到半导体封装体P2d中的任一者来说，在区域R1中，支撑结构130A被支撑结构136完全替代。在又一替代实施例中，对于半导体封装体P2a到半导体封装体P2d中的任一者来说，在区域R1中，支撑结构130A的数量保持相同，并且支撑结构136被视为额外的元件。
在上述任一实施例中，沿着方向Z在X-Y平面上的垂直投影中，区域R1具有其70％或大于70％被支撑结构130A到130B和/或支撑结构136占据的总面积。例如支撑结构136等额外的元件可部分或全部与其余的加强结构(例如，支撑结构130A到支撑结构130B、支撑结构132A到支撑结构132B和支撑结构134A到支撑结构134C)电隔离。
可进一步在具有堆叠结构(例如，PoP)的半导体封装体中包括导电柱和导电端子。图24是根据本公开一些实施例的半导体封装体的示意性剖视图。图25示出根据本公开一些实施例的半导体封装体的半导体组件之间的相对位置的示意性俯视图，其中图24是沿图25中所绘示的线BB’截取的剖视图。图26是根据本公开一些实施例的半导体封装体的示意性剖视图。在一些实施例中，在图24和图25中所绘示的半导体封装体P3a类似于在图14和图15中所绘示的半导体封装体P1a，不同之处在于，在半导体封装体P3a中，多个导电柱180和多个导电端子190被包括并包封在绝缘包封体170中，以将半导体管芯230和半导体管芯240与封装体800电连接。为便于理解，相同的元件用相同的参考编号指示，且在本文中不再对其予以赘述。
参照图24，在一些实施例中，导电柱180形成在重布线路结构110上(例如，在最外表面S110t所在的一侧)。在一些实施例中，导电柱180可为集成扇出型(InFO)穿孔。如图24所示，导电柱180通过形成在介电层118上并延伸到形成在介电层118中的开口O7中的UBM图案126物理连接到重布线路结构110的金属化层ML3，使得导电柱180电连接到重布线路结构110。在一些实施例中，UBM图案126由钝化层140A通过形成在其中的开口O8暴露出。UBM图案126的形成和材料与图3中所述的UBM图案122的形成和材料类似或相同，开口O7和开口O8的形成分别与图1到图4中所述的开口O4和开口O5的形成类似或相同，且因此在本文中不再对其予以赘述。在一些实施例中，导电柱180排列在半导体管芯230和半导体管芯240的旁边，并且沿着半导体封装体P3a的外围定位，如图24和图25所示。导电柱180的数量不限于图24和图25的附图，并且可基于需求和设计要求通过改变开口O7和开口O8的数量来调整。
在一些实施例中，导电柱180通过光刻、镀覆、光刻胶剥离工艺或任何其他合适的方法形成。举例来说，镀覆工艺可包括电镀、化学镀(electroless plating)或类似工艺。举例来说，导电柱180可通过以下方式形成：形成覆盖重布线路结构110的掩模图案(未示出)，所述掩模图案具有暴露出由形成在钝化层140A中的开口O8暴露出的UBM图案126的开口，通过电镀或沉积形成填充形成在掩模图案中的开口和开口O8的金属材料以形成导电柱180，且然后移除掩模图案。在一个实施例中，掩模图案可例如使用氧等离子体或类似物通过可接受的灰化工艺和/或光刻胶剥离工艺来移除。在一些实施例中，导电柱180的材料可包括金属材料，例如铜或铜合金或类似物。
然而，本公开不限于此。在替代实施例中，导电柱180可为可通过拾取和放置而设置在重布线路结构110上的预先制作(pre-fabricated)的导电柱。作为另外一种选择，可省略UBM图案126。
此后，在一些实施例中，分别在导电柱180的表面180t上形成多个导电端子190。举例来说，导电端子190通过焊接工艺接合到导电柱180。导电端子190的材料可包括焊料球或BGA球。在一些实施例中，如图24所示，导电端子190通过导电柱180和UBM图案126电连接到重布线路结构110。也就是说，例如，导电端子190中的一些导电端子190通过重布线路结构110、相应的导电柱180和相应的UBM图案126电连接到半导体管芯230，并且导电端子190中的一些导电端子190通过重布线路结构110、相应的导电柱180和相应的UBM图案126电连接到半导体管芯240。
在一些实施例中，在将半导体管芯230和半导体管芯240设置在重布线路结构110上方之前，在重布线路结构110上形成导电柱180和导电端子190。在替代实施例中，在将半导体管芯230和半导体管芯240设置在重布线路结构110上方之后，在重布线路结构110上形成导电柱180和导电端子190。在一些实施例中，绝缘包封体170通过压缩模制工艺形成。
如图24所示，例如，导电柱180和导电端子190嵌入绝缘包封体170内部，其中导电端子190的表面190t被绝缘包封体170暴露出。在一些实施例中，底部填充材料160、导电柱180、导电端子190和半导体管芯230、240被包封在绝缘包封体170中，并且底部填充材料160的表面160t和侧壁160sw、导电柱180的表面180t和侧壁180sw以及半导体管芯230、240的侧壁(例如，侧壁230sw、240sw)位于绝缘包封体170内部，其中导电端子190的表面190t、半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f实质上与绝缘包封体170的表面170t齐平并共面。换句话说，例如，导电端子190的表面190t、半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f被绝缘包封体170以可触及的方式暴露出。
在一些实施例中，设置封装体800并通过由绝缘包封体170暴露出的导电端子190将封装体800接合到导电柱180，用于形成半导体封装体P3a。在一些实施例中，封装体800具有衬底810、半导体管芯820a和半导体管芯820b、接合线830a和接合线830b、导电接垫840、导电接垫850、绝缘包封体860和接合焊料球(未示出)。如图24所示，举例来说，设置有连接膜DA1的半导体管芯820a和设置有连接膜DA2的半导体管芯820b被提供并设置在衬底810上。在一些实施例中，连接膜DA1位于半导体管芯820a与衬底810之间，且连接膜DA2位于半导体管芯820a与半导体管芯820b之间。在一些实施例中，由于存在分别设置在半导体管芯820a与衬底810之间以及半导体管芯820a与820b之间的连接膜DA1和连接膜DA2，半导体管芯820a、820b稳定地粘合到衬底810。在一些实施例中，连接膜DA1、DA2可为例如管芯贴合膜、由粘合剂或环氧树脂制成的层、或类似物。
举例来说，半导体管芯820a和半导体管芯820b安装在衬底810的一侧(例如，表面S7)上。在一些实施例中，半导体管芯820a和半导体管芯820b可为逻辑芯片(例如，中央处理器、微控制器等)、存储器芯片(例如，动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片等)、电源管理芯片(例如，电源管理集成电路(PMIC)芯片)、射频(RF)芯片、传感器芯片、信号处理芯片(例如，数字信号处理(DSP)芯片)、前端芯片(例如，模拟前端(AFE)芯片、类似物或其组合)。举例来说，半导体管芯820a和半导体管芯820b是DRAM芯片，如图24所示。在一个实施例中，半导体管芯820a和半导体管芯820b可为相同的。然而，本公开不限于此；在替代实施例中，半导体管芯820a和半导体管芯820b可彼此不同。半导体管芯820a和半导体管芯820b中的每一者的数量可为一个或多于一个，本公开不特别受限于此。
在一些实施例中，接合线830a和接合线830b分别用于在半导体管芯820a、820b与位于衬底810的表面S7上的一些导电接垫840(例如，接合接垫)之间提供电连接。由于存在接合线830a和接合线830b，半导体管芯820a和半导体管芯820b电连接到衬底810。
在一些实施例中，绝缘包封体860形成在衬底810的表面S7上，以包封半导体管芯820a、820b、接合线830a、830b和导电接垫840，从而保护该些组件。在一些实施例中，绝缘包封体860的材料与绝缘包封体170m/170或包封体235相同，且因此在本文中不再对其予以赘述。在一个实施例中，绝缘包封体860的材料不同于绝缘包封体170m/170或包封体235，本公开不限于此。
在一些实施例中，嵌入在衬底810中的内连件(interconnect)(未示出)或绝缘体穿孔(through insulator via)(未示出)可用于在导电接垫840与位于衬底810的另一表面(例如，沿着方向Z与表面S7相对的表面S8)上的导电接垫850(例如，接合接垫)之间提供电连接。在某些实施例中，除了通过导电接垫840中的一些导电接垫840和接合线830a、830b之外，导电接垫850中的一些导电接垫850也通过该些绝缘体穿孔或内连件(未示出)电连接到半导体管芯820a和半导体管芯820b。
在一些实施例中，封装体800的导电接垫850通过夹置在导电接垫850与导电柱180之间的导电端子190电连接到导电柱180。在一些实施例中，重布线路结构110通过导电柱180、导电端子190和导电接垫850电连接到封装体800的衬底810。在一些实施例中，导电端子150A中的一些导电端子150A通过重布线路结构110、导电柱180、导电端子190和导电接垫850电连接到封装体800的衬底810。在一些实施例中，半导体管芯230、240通过重布线路结构110、导电柱180、导电端子190、导电接垫850、导电接垫840和接合线830a、830b独立地电连接到封装体800的半导体管芯820a、820b。换句话说，例如，半导体管芯820a、820b与半导体管芯230、240电连通。在本公开中，半导体封装体P3a可被称为具有PoP结构的InFO封装体。
然而，本公开不限于此；作为另外一种选择，可在半导体封装体P3a中采用如图14、图17到图19所述的支撑结构130A到支撑结构130B、支撑结构132A到支撑结构132B、支撑结构134A到支撑结构134C和支撑结构136的修改，参见图26中所绘示的半导体封装体P3b。举例来说，与半导体封装体P3a相比，另外包括支撑结构136，参见在图26中所绘示的半导体结构P3b。在一些实施例中，在图26中所绘示的半导体封装体P3b类似于在图24中所绘示的半导体封装体P3a，不同之处在于，在半导体封装体P3b中，还包括支撑结构136，以电连接到半导体管芯230、240和重布线路结构110。支撑结构136的形成、材料和构造已在图20中进行了阐述，且因此在本文中不再对其予以赘述。
在替代实施例中，连接到封装体800的导电端子190可不接触绝缘包封体170，参见在图27中所绘示的半导体封装体P4a。图27是根据本公开一些实施例的半导体封装体的示意性剖视图。图28是根据本公开一些实施例的半导体封装体的示意性剖视图。在图27中所绘示的半导体封装体P4a类似于在图24中所绘示的半导体封装体P3a，不同之处在于，在半导体封装体P4a中，将封装体800电连接到导电柱180的导电端子190未被绝缘包封体170覆盖。也就是说，例如，在导电柱180与绝缘包封体170之间存在间隙GP。由于存在此种间隙GP，改善了半导体封装体P4a的散热。在一些实施例中，如在图27中所绘示的半导体封装体P4a中所示，导电柱180的表面180t、半导体管芯230的背侧表面230f、半导体管芯240的背侧表面240f和绝缘包封体170的表面170t实质上彼此齐平并共面。换句话说，导电柱180的表面180t和半导体管芯230、240的背侧表面(背侧表面230f、背侧表面240f)被绝缘包封体170以可触及的方式暴露出。在一些实施例中，绝缘包封体170通过传递模制工艺形成。
此外，如图27所示，底部填充材料(未示出)可视情况填充封装体800与绝缘包封体170之间的间隙GP。在一个实施例中，底部填充材料可通过底部填充分配或任何其他合适的方法形成。在一些实施例中，底部填充材料的材料可与底部填充材料160的材料、绝缘包封体170m/170的材料和/或包封体235的材料相同或不同，本公开不限于此。由于存在填充间隙GP的底部填充材料，通过半导体封装体P4a中的导电端子190达成的封装体800与导电柱180之间的接合强度增强。
然而，本公开不限于此；作为另外一种选择，可在半导体封装体P4a中采用如图14、图17到图19所述的支撑结构130A到支撑结构130B、支撑结构132A到支撑结构132B、支撑结构134A到支撑结构134C和支撑结构136的修改，参见在图28中所绘示的半导体封装体P4b。举例来说，与半导体封装体P4a相比，另外包括支撑结构136，参见在图28中所绘示的半导体结构P4b。在一些实施例中，在图28中所绘示的半导体封装体P4b类似于在图27中所绘示的半导体封装体P4a，不同之处在于，在半导体封装体P4b中，还包括支撑结构136以电连接到半导体管芯230、240和重布线路结构110。支撑结构136的形成、材料和构造已在图20中进行了阐述，且因此在本文中不再对其予以赘述。
图29是根据本公开一些实施例的半导体封装体的示意性剖视图。图30示出根据本公开一些实施例的半导体封装体的半导体组件之间的相对位置的示意性俯视图，其中图29是沿着在图30中所绘示的线CC’截取的剖视图。在一些实施例中，在图29和图30中所绘示的半导体封装体P5类似于在图14和图15中所绘示的半导体封装体P1a，不同之处在于，在半导体封装体P5中，多个半导体管芯230和多个半导体管芯240被包括并包封在绝缘包封体170中。为便于理解，相同的元件用相同的参考编号指示，且在本文中不再对其予以赘述。半导体管芯230和半导体管芯240可沿着方向X彼此并排排列。半导体管芯230和半导体管芯240可沿着方向Y彼此并排排列。
在一些实施例中，半导体管芯240以矩阵的形式排列(例如，N×N阵列或N×M阵列(N、M>0，N可等于或可不等于M))，而半导体管芯230排列成围绕半导体管芯240(经排列成阵列/矩阵)。半导体管芯240的阵列的尺寸可基于需求来指定和选择，并且不限于本公开。举例来说，如图29和图30所示，半导体管芯240在X-Y平面上被排列成一行(例如，1×2阵列)。然而，本公开不限于此，作为另外一种选择，半导体管芯230和半导体管芯240在X-Y平面上随机排列。在又一些实施例中，半导体管芯230和半导体管芯240一起以矩阵的形式排列，例如，N’×N’阵列或N’×M’阵列(N’、M’>0，N’可等于或可不等于M’)。在又一些实施例中，半导体管芯230以矩阵的形式排列(例如，N”×N”阵列或N”×M”阵列(N”、M”>0，N”可等于或可不等于M”))，而半导体管芯240被排列成围绕半导体管芯230(经排列成阵列/矩阵)。半导体管芯230的阵列的尺寸可基于需求来指定和选择，并且不限于本公开。如图29所示，在一些实施例中，半导体管芯230和半导体管芯240通过重布线路结构110和导电端子150A彼此电连接和电连通。
在一些实施例中，如图29和图30所示，包括多个区域R1和多个区域R2，其中区域R1独立地存在于相邻的半导体管芯(例如，半导体管芯230和/或半导体管芯240)之间，并且区域R2独立地存在于半导体管芯(例如，半导体管芯230或半导体管芯240)的隅角上的位置处并且远离区域R1。区域R1和R2的构造已在图15中进行了阐述，且因此为简洁起见，在本文中不再对其予以赘述。如图30所示，举例来说，区域R1相互交叠，并且区域R2相互间隔开。在一些实施例中，区域R1独立地位于两个相邻的半导体管芯230之间、相邻的半导体管芯230与240之间、以及两个相邻的半导体管芯240之间。在一些实施例中，沿着方向Z在X-Y平面上的垂直投影中，区域R1和区域R2各自具有其70％或大于70％被支撑结构130A和支撑结构130B占据的总面积。利用此种构造，在半导体封装体P5中产生的机械/热应力的影响可被附加的加强结构(例如，支撑结构130A和支撑结构130B)及其保护层(例如，钝化层140A和钝化层140B)抑制，从而防止破裂(例如，在重布线路结构110内)；提高了半导体封装体P5的电性能的可靠性。此外，在半导体封装体P5中可采用如图14、图17到图19所述的支撑结构130A到支撑结构130B、支撑结构132A到支撑结构132B、支撑结构134A到支撑结构134C和支撑结构136的修改，本公开不限于此。
图31是根据本公开一些实施例的半导体封装体的示意性剖视图。为便于理解，相同的元件用相同的参考编号指示，且在本文中不再对其予以赘述。参照图31，举例来说，提供包括第一组件C1和设置在第一组件C1上方的第二组件C2的组件组合件SC。第一组件C1可为或可包括中介层、封装衬底(例如，PCB或印刷配线板)、安装在封装衬底上的中介层和/或能够承载第二组件C2的其他载体，其中安装在第一组件C1上的第二组件C2可类似于上述半导体封装体P1a到P1d、P2a到P2d、P3a到P3b、P4a到P4b和P5中的一者。在一些实施例中，第二组件C2通过多个端子CT电耦合到第一组件C1。端子CT可为导电端子150B。一个或多于一个第二组件C2可通过端子CT电耦合到第一组件C1。
在一些实施例中，底部填充材料UF形成在第一组件C1与第二组件C2的间隙之间，以至少在侧向上覆盖端子CT。作为另外一种选择，省略底部填充材料UF。在一个实施例中，底部填充材料UF可通过底部填充分配或任何其他合适的方法形成。在一些实施例中，底部填充材料UF的材料可与底部填充材料160的材料和/或绝缘包封体170m、170和/或包封体235的材料相同或不同，本公开不限于此。由于存在底部填充材料UF，第一组件C1与第二组件C2之间的接合强度增强。
可使用其他封装技术来形成组件组合件SC，此在本公开中不受限制。举例来说，使用晶片级封装(wafer level packaging，WLP)、衬底上晶片上芯片(CoWoS)工艺、衬底上芯片上芯片(chip-on-chip-on-substrate，CoCos)工艺、倒装芯片工艺等来形成组件组合件SC。作为另外一种选择，附加端子(未示出)可与端子CT相对地与第一组件C1物理和电接触，用于电连接到任何其他外部组件。
根据一些实施例，一种半导体封装体包括半导体管芯、重布线路结构、支撑结构和保护层。所述重布线路结构位于所述半导体管芯上并电耦合到所述半导体管芯。所述支撑结构位于所述重布线路结构的外表面上，其中所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁。所述保护层位于所述支撑结构上，其中所述支撑结构夹置在所述保护层与所述重布线路结构之间。
根据一些实施例，在所述的半导体封装体中，所述支撑结构包括多个第一支撑结构，其中所述多个第一支撑结构和所述半导体管芯位于所述重布线路结构的同一侧。根据一些实施例，在所述的半导体封装体中，所述支撑结构包括多个第一支撑结构，所述多个第一支撑结构位于所述重布线路结构的第一侧，并且所述半导体管芯位于所述重布线路结构的第二侧，其中沿着所述堆叠方向，所述第一侧与所述第二侧相对。根据一些实施例，在所述的半导体封装体中，所述保护层包括第一保护层和与所述第一保护层分离的第二保护层，并且所述支撑结构包括：多个第一支撑结构，被所述第一保护层覆盖，其中所述多个第一支撑结构和所述半导体管芯位于所述重布线路结构的第一侧；以及多个第二支撑结构，被所述第二保护层覆盖，其中所述多个第二支撑结构位于所述重布线路结构的第二侧，其中沿着所述堆叠方向，所述第一侧与所述第二侧相对，所述多个第一支撑结构位于所述第一保护层与所述重布线路结构之间，且所述多个第二支撑结构位于所述第二保护层与所述重布线路结构之间。根据一些实施例，所述的半导体封装体还包括：第一辅助支撑结构，嵌入在所述重布线路结构中，其中所述第一辅助支撑结构与所述重布线路结构电隔离。根据一些实施例，在所述的半导体封装体中，沿着所述堆叠方向在所述重布线路结构上的所述垂直投影中，所述第一辅助支撑结构与所述支撑结构的至少一部分交叠。根据一些实施例，所述的半导体封装体还包括：第二辅助支撑结构，位于所述重布线路结构上并与所述重布线路结构电隔离，并且被所述保护层覆盖，所述第二辅助支撑结构沿着所述堆叠方向在所述重布线路结构的所述垂直投影中位于所述支撑结构的旁边。根据一些实施例，在所述的半导体封装体中，所述第二辅助支撑结构包括多个第二辅助支撑结构，其中所述多个第二辅助支撑结构和所述半导体管芯位于所述重布线路结构的同一侧；其中所述第二辅助支撑结构包括多个第二辅助支撑结构，所述多个第二辅助支撑结构位于所述重布线路结构的第一侧，且所述半导体管芯位于所述重布线路结构的第二侧，其中沿着所述堆叠方向，所述第一侧与所述第二侧相对；或者其中所述保护层包括第一保护层和与所述第一保护层分离的第二保护层，并且所述第二辅助支撑结构包括：第一多个第二辅助支撑结构，被所述第一保护层覆盖，其中所述第一多个第二辅助支撑结构和所述半导体管芯位于所述重布线路结构的第一侧；以及第二多个第二辅助支撑结构，被所述第二保护层覆盖，其中所述第二多个第二辅助支撑结构位于所述重布线路结构的第二侧，其中沿着所述堆叠方向，所述第一侧与所述第二侧相对，所述第一多个第二辅助支撑结构位于所述第一保护层与所述重布线路结构之间，且所述第二多个第二辅助支撑结构位于所述第二保护层与所述重布线路结构之间。根据一些实施例，在所述的半导体封装体中，所述重布线路结构包括介电层和位于所述介电层上的金属化层，其中：所述支撑结构的硬度大于或实质上等于所述金属化层的硬度；且所述保护层的硬度大于或实质上等于所述介电层的硬度。根据一些实施例，所述的半导体封装体还包括：多个第一导电端子，位于所述重布线路结构与所述半导体管芯之间，其中所述半导体管芯通过所述多个第一导电端子电连接到所述重布线路结构；以及多个第二导电端子，位于所述重布线路结构上并电连接到所述重布线路结构，其中所述重布线路结构位于所述多个第一导电端子与所述多个第二导电端子之间，其中：在所述多个第一导电端子沿着垂直于所述堆叠方向的水平方向与布置在所述第一导电端子旁边的所述支撑结构之间存在第一偏移；且在所述多个第二导电端子沿着垂直于所述堆叠方向的所述水平方向与布置在所述多个第二导电端子旁边的所述支撑结构之间存在第二偏移。
根据一些实施例，一种半导体封装体包括重布线路结构、第一半导体管芯、第二半导体管芯、第一支撑结构、保护层和绝缘包封体。所述第一半导体管芯和所述第二半导体管芯位于所述重布线路结构上方并电耦合到所述重布线路结构。所述第一支撑结构位于所述重布线路结构上方，其中沿着所述重布线路结构与所述第一支撑结构的堆叠方向在所述重布线路结构上的垂直投影中，所述第一支撑结构位于所述第一半导体管芯与所述第二半导体管芯之间。所述保护层位于所述第一支撑结构上方，其中所述第一支撑结构被所述保护层和所述重布线路结构包围。所述绝缘包封体在侧向上包封所述第一半导体管芯和所述第二半导体管芯。
根据一些实施例，在所述的半导体封装体中，所述第一半导体管芯与所述第二半导体管芯通过所述第一支撑结构和所述重布线路结构彼此电连通。根据一些实施例，在所述的半导体封装体中，所述第一半导体管芯与所述第二半导体管芯通过所述重布线路结构彼此电连通，并且所述第一支撑结构与所述第一半导体管芯和所述第二半导体管芯电隔离。根据一些实施例，所述的半导体封装体还包括：第二支撑结构，位于所述重布线路结构中，其中所述第二支撑结构与所述重布线路结构电绝缘。根据一些实施例，所述的半导体封装体还包括：第三支撑结构，沿着所述堆叠方向位于所述重布线路结构的最外表面上，其中所述第三支撑结构与所述重布线路结构电隔离并且被所述保护层覆盖。根据一些实施例，所述的半导体封装体还包括：第四支撑结构，位于所述重布线路结构中，其中所述第四支撑结构与所述重布线路结构电隔离。根据一些实施例，所述的半导体封装体还包括：多个贯穿柱，贯穿所述绝缘包封体，其中所述多个贯穿柱通过所述重布线路结构电耦合到所述第一半导体管芯和所述第二半导体管芯；以及子封装体，包括存储器器件并接合到所述多个贯穿柱，所述子封装体通过所述多个贯穿柱和所述重布线路结构电耦合到所述第一半导体管芯和所述第二半导体管芯。
根据一些实施例，一种制造半导体封装体的方法包括以下步骤：形成重布线路结构；在所述重布线路结构上方提供半导体管芯；将所述半导体管芯接合到所述重布线路结构，以电耦合所述半导体管芯与所述重布线路结构；在所述重布线路结构上方形成支撑结构，所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁；以及在所述支撑结构上方沉积保护层，所述支撑结构被所述保护层和所述重布线路结构包围。
根据一些实施例，所述的方法还包括：形成辅助支撑结构，其中形成所述辅助支撑结构包括以下中的至少一者：形成多个第一辅助支撑结构，所述多个第一辅助支撑结构嵌入在所述重布线路结构中并且与所述重布线路结构电隔离；以及形成多个第二辅助支撑结构，所述多个第二辅助支撑结构位于所述重布线路结构上并与所述重布线路结构电隔离，其中所述多个第二辅助支撑结构沿着所述堆叠方向在所述重布线路结构的所述垂直投影中位于所述支撑结构的旁边，并且所述多个第二辅助支撑结构被所述保护层和所述重布线路结构包围。根据一些实施例，所述的方法还包括：在所述重布线路结构上设置多个导电端子以与所述重布线路结构电连接，其中在所述多个导电端子沿着垂直于所述堆叠方向的水平方向与布置在所述多个导电端子旁边的所述支撑结构之间存在偏移。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、取代及变更。

Claims (10)

1.一种半导体封装体，包括：
半导体管芯；
重布线路结构，位于所述半导体管芯上并电耦合到所述半导体管芯；
支撑结构，位于所述重布线路结构的表面上，其中所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁；以及
保护层，位于所述支撑结构上，其中所述支撑结构夹置在所述保护层与所述重布线路结构之间。
2.根据权利要求1所述的半导体封装体，其中所述支撑结构包括多个第一支撑结构，其中所述多个第一支撑结构和所述半导体管芯位于所述重布线路结构的同一侧。
3.根据权利要求1所述的半导体封装体，其中所述支撑结构包括多个第一支撑结构，所述多个第一支撑结构位于所述重布线路结构的第一侧，并且所述半导体管芯位于所述重布线路结构的第二侧，
其中沿着所述堆叠方向，所述第一侧与所述第二侧相对。
4.根据权利要求1所述的半导体封装体，其中所述保护层包括第一保护层和与所述第一保护层分离的第二保护层，并且所述支撑结构包括：
多个第一支撑结构，被所述第一保护层覆盖，其中所述多个第一支撑结构和所述半导体管芯位于所述重布线路结构的第一侧；以及
多个第二支撑结构，被所述第二保护层覆盖，其中所述多个第二支撑结构位于所述重布线路结构的第二侧，
其中沿着所述堆叠方向，所述第一侧与所述第二侧相对，所述多个第一支撑结构位于所述第一保护层与所述重布线路结构之间，且所述多个第二支撑结构位于所述第二保护层与所述重布线路结构之间。
5.根据权利要求1所述的半导体封装体，还包括：
第一辅助支撑结构，嵌入在所述重布线路结构中，其中所述第一辅助支撑结构与所述重布线路结构电隔离。
6.根据权利要求1所述的半导体封装体，还包括：
第二辅助支撑结构，位于所述重布线路结构上并与所述重布线路结构电隔离，并且被所述保护层覆盖，所述第二辅助支撑结构沿着所述堆叠方向在所述重布线路结构的所述垂直投影中位于所述支撑结构的旁边。
7.一种半导体封装体，包括：
重布线路结构；
第一半导体管芯和第二半导体管芯，位于所述重布线路结构上方并电耦合到所述重布线路结构；
第一支撑结构，位于所述重布线路结构上方，其中沿着所述重布线路结构与所述第一支撑结构的堆叠方向在所述重布线路结构上的垂直投影中，所述第一支撑结构位于所述第一半导体管芯与所述第二半导体管芯之间；
保护层，位于所述第一支撑结构上方，其中所述第一支撑结构被所述保护层和所述重布线路结构包围；以及
绝缘包封体，在侧向上包封所述第一半导体管芯和所述第二半导体管芯。
8.根据权利要求7所述的半导体封装体，还包括：
多个贯穿柱，贯穿所述绝缘包封体，其中所述多个贯穿柱通过所述重布线路结构电耦合到所述第一半导体管芯和所述第二半导体管芯；以及
子封装体，包括存储器器件并接合到所述多个贯穿柱，所述子封装体通过所述多个贯穿柱和所述重布线路结构电耦合到所述第一半导体管芯和所述第二半导体管芯。
9.一种制造半导体封装体的方法，包括：
形成重布线路结构；
在所述重布线路结构上提供半导体管芯；
将所述半导体管芯接合到所述重布线路结构，以电耦合所述半导体管芯与所述重布线路结构；
在所述重布线路结构上方形成支撑结构，所述支撑结构沿着所述重布线路结构与所述支撑结构的堆叠方向在所述重布线路结构上的垂直投影中是与所述半导体管芯的至少一部分交叠或者是具有与所述半导体管芯的侧壁实质上对齐的侧壁；以及
在所述支撑结构上方沉积保护层，所述支撑结构被所述保护层和所述重布线路结构包围。
10.根据权利要求9所述的方法，还包括：
形成辅助支撑结构，其中形成所述辅助支撑结构包括以下中的至少一者：
形成多个第一辅助支撑结构，所述多个第一辅助支撑结构嵌入在所述重布线路结构中并且与所述重布线路结构电隔离；以及
形成多个第二辅助支撑结构，所述多个第二辅助支撑结构位于所述重布线路结构上并与所述重布线路结构电隔离，其中所述多个第二辅助支撑结构沿着所述堆叠方向在所述重布线路结构的所述垂直投影中位于所述支撑结构的旁边，并且所述多个第二辅助支撑结构被所述保护层和所述重布线路结构包围。
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